KR100832008B1 - Semiconductor memory device having dqs-signal supplyer - Google Patents

Semiconductor memory device having dqs-signal supplyer Download PDF

Info

Publication number
KR100832008B1
KR100832008B1 KR1020060134318A KR20060134318A KR100832008B1 KR 100832008 B1 KR100832008 B1 KR 100832008B1 KR 1020060134318 A KR1020060134318 A KR 1020060134318A KR 20060134318 A KR20060134318 A KR 20060134318A KR 100832008 B1 KR100832008 B1 KR 100832008B1
Authority
KR
South Korea
Prior art keywords
signal
output
data
internal
data strobe
Prior art date
Application number
KR1020060134318A
Other languages
Korean (ko)
Inventor
김광현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060134318A priority Critical patent/KR100832008B1/en
Application granted granted Critical
Publication of KR100832008B1 publication Critical patent/KR100832008B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

A semiconductor memory device having a data strobe signal supplying device is provided to supply a data strobe signal stably regardless of the variation of PVT(Process, Voltage, Temperature). An input buffer(100) receives an external data strobe signal applied to synchronize data. A signal output unit(200) is controlled by an output control signal, and outputs an output signal of the input buffer as an internal data strobe signal. An output control signal generation unit(400) generates the output control signal by sensing an edge of the internal data strobe signal at the end time of applying data. A data end time informing unit(300) generates a data end flag informing the end of applying data by counting delay corresponding to write latency and burst length by referring to an internal clock, from the enable of an internal write signal. The output control signal generation unit includes a falling edge sensing part generating a falling informing signal synchronized with a falling edge of the internal data strobe signal, and a signal generation part outputting the output control signal by sensing a rising edge of the falling informing signal during the enabling of the data end flag.

Description

데이터스트로브신호 공급장치를 구비하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE HAVING DQS-SIGNAL SUPPLYER}Semiconductor memory device having a data strobe signal supply device {Semiconductor memory memory device DQS-SIGNAL SUPPLYER}

도 1은 종래기술에 따른 반도체메모리소자의 데이터스트로브신호 공급장치의 블록 구성도.1 is a block diagram of a data strobe signal supply apparatus of a semiconductor memory device according to the prior art.

도 2는 도 1의 레벨 감지부의 내부 회로도.FIG. 2 is an internal circuit diagram of the level detector of FIG. 1. FIG.

도 3은 종래기술이 내부 DQS신호를 생성하는 과정에서 PVT 변동에 의해 갖는 문제점을 도시한 도면.3 is a diagram illustrating a problem caused by PVT variation in the process of generating an internal DQS signal in the prior art.

도 4는 본 발명의 일 실시 예에 따른 반도체메모리소자의 데이터스트로브 공급장치의 블록 구성도.4 is a block diagram of a data strobe supply apparatus of a semiconductor memory device according to an embodiment of the present invention.

도 5는 도 4의 폴링에지 감지부의 내부 회로도.5 is an internal circuit diagram of the falling edge detector of FIG. 4.

도 6은 도 4의 신호 생성부의 내부 회로도.6 is an internal circuit diagram of the signal generator of FIG. 4.

도 7은 본 발명에 따른 데이터스트로브신호 공급장치의 동작 파형도.7 is an operation waveform diagram of a data strobe signal supply device according to the present invention.

도 8은 본 발명이 내부 DQS신호를 생성하는 과정에서 PVT 변동 시에도 안정적으로 구동하는 것을 도시한 도면.8 is a diagram showing that the present invention is stably driven even when PVT fluctuations in the process of generating an internal DQS signal.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

400 : 출력 제어신호 생성부400: output control signal generator

본 발명은 반도체 설계 기술에 관한 것으로, 특히 PVT 변동 시에도 안정적으로 데이터스트로브신호를 공급하기 위한 데이터스토르브신호 공급장치를 포함하는 반도체메모리소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a semiconductor memory device including a data strobe signal supply device for stably supplying a data strobe signal even when PVT fluctuations occur.

일반적인, DDR DRAM은 쓰기 구동 시 데이터 스트로브신호인 DQS신호에 동기된 데이터를 인가받는다. 따라서, DRAM은 데이터 입력 버퍼를 거친 직렬 데이터를 병렬로 정렬할 때, 내부 전압 레벨로 변환된 내부 DQS신호를 사용한다. 이후, 쓰기 구동이 끝나면, DQS신호가 하이-Z 레벨로 천이하는데, 이때 링잉-노이즈가 내부 DQS신호에 유입될 수 있다. 이러한 노이즈가 유입되면, 잘못된 라이징과 폴링 성분이 생기게 되어 노이즈가 데이터로 인식되어 인가되는 문제점이 발생된다. 이러한 오동작을 방지하기 위해, 내부 DQS신호를 공급하는 블록 내 이러한 노이즈를 제거하기 위한 제어블록이 추가된다.In general, DDR DRAMs receive data synchronized with a DQS signal, which is a data strobe signal during write driving. Thus, DRAMs use internal DQS signals converted to internal voltage levels when sorting serial data in parallel across the data input buffer. Thereafter, when the write driving is completed, the DQS signal transitions to the high-Z level, where ringing-noise may flow into the internal DQS signal. If such noise is introduced, an incorrect rising and polling component is generated, which causes noise to be recognized and applied as data. To prevent such a malfunction, a control block for removing such noise in the block for supplying the internal DQS signal is added.

한편, 다음에서는 도면을 참조하여 반도체메모리소자 내 데이터스트로브신호 공급장치를 구체적으로 살펴보도록 한다.Meanwhile, the data strobe signal supply apparatus in the semiconductor memory device will be described in detail with reference to the accompanying drawings.

도 1은 종래기술에 따른 반도체메모리소자의 데이터스트로브신호 공급장치의 블록 구성도이다.1 is a block diagram of a data strobe signal supply apparatus of a semiconductor memory device according to the prior art.

도 1을 참조하면, 종래기술에 따른 데이터스트로브신호 공급장치는 외부 DQS신호(DQS, DQSB)를 외부로부터 인가받기 위한 DQS 입력 버퍼(10)와, 출력 제어신호(DISDSP2B)에 제어받아 DQS 입력버퍼(10)의 출력신호(DQS_IN)를 내부 DQS신호(DQS_IR)로 출력하기 위한 내부 DQS 신호 출력부(20)와, 내부쓰기신호(CASPWT)와 쓰기구동 플래그(ENDINDS)를 인가받아 데이터종료 플래그(DISDSP2)를 생성하기 위한 데이터 종료시점 알림부(30)와, 데이터종료 플래그(DISDSP2)와 내부 DQS신호(DQS_IR)를 인가받아 출력 제어신호(DISDSP2B)를 생성하기 위한 출력 제어신호 생성부(40)를 포함한다.Referring to FIG. 1, a data strobe signal supply apparatus according to the related art is controlled by a DQS input buffer 10 and an output control signal DISDSP2B for receiving external DQS signals DQS and DQSB from the outside. An internal DQS signal output unit 20, an internal write signal CASPWT, and a write drive flag ENDINDS are applied to output the output signal DQS_IN as the internal DQS signal DQS_IR. An output control signal generator 40 for generating an output control signal DISDSP2B by receiving a data end point notification unit 30 for generating DISDSP2, a data end flag DISDSP2, and an internal DQS signal DQS_IR. It includes.

그리고 출력 제어신호 생성부(40)는 내부 DQS신호(DQS_IR)를 반전시켜 펄스신호를 생성하기 위한 펄스생성부(42)와, 데이터종료 플래그(DISDSP2)의 활성화 동안 펄스생성부의 출력신호(F4)의 레벨을 감지하여 출력 제어신호(DISDSP2B)를 출력하기 위한 레벨 감지부(44)를 포함한다.The output control signal generator 40 inverts the internal DQS signal DQS_IR to generate a pulse signal, and an output signal F4 of the pulse generator during activation of the data end flag DISDSP2. And a level detector 44 for detecting the level of the output signal and outputting the output control signal DISDSP2B.

도 2는 도 1의 레벨 감지부(44)의 내부 회로도이다.FIG. 2 is an internal circuit diagram of the level detector 44 of FIG. 1.

도 2를 참조하면, 레벨 감지부(44)는 쓰기구동 플래그(ENDINDS)와 내부쓰기신호(CASPWT)에 응답하여 출력신호를 비활성화하고, 데이터종료 플래그(DISDSP2)의 활성화 동안 폴링 알림신호(F4)의 레벨이 논리레벨 'H'를 가지면 출력신호를 활성화하기 위한 신호 생성부(44A)와, 신호 생성부(44A)의 출력신호를 래치하고 지연시켜 출력 제어신호(DISDSP2B)로 출력하기 위한 래치부(44B)를 포함한다.Referring to FIG. 2, the level detector 44 deactivates the output signal in response to the write driving flag ENDINDS and the internal write signal CASPWT, and polling notification signal F4 during activation of the data end flag DISDSP2. Has a logic level 'H', the signal generator 44A for activating the output signal, and the latch unit for latching and delaying the output signal of the signal generator 44A to output the output control signal DISDSP2B. (44B).

한편, 다음에서는 도 1 및 도 2에 도시된 종래기술에 따른 데이터스트로브신호 공급장치의 동작을 살펴보도록 한다.Meanwhile, the operation of the data strobe signal supply device according to the related art shown in FIGS. 1 and 2 will now be described.

먼저, 외부에서 쓰기커맨드(WT)가 인가되면, 이에 대응되는 내부쓰기신호(CASPWT)와 쓰기구동 플래그(ENDINDS)가 논리레벨 'H'로 활성화된다. 이어, 쓰기커맨드(WT)의 인가로부터 쓰기레이턴시에 대응되는 지연시간 이후, 외부에서 데이터가 DQS신호(DQS)의 에지에 동기되어 인가된다.First, when the write command WT is applied from the outside, the internal write signal CASPWT and the write driving flag ENDINDS corresponding to the write command WT are activated to the logic level 'H'. Subsequently, after a delay time corresponding to the write latency from the application of the write command WT, data is externally applied in synchronization with the edge of the DQS signal DQS.

이어, DQS 입력버퍼(10)는 외부 DQS신호(DQS)를 입력받아 출력하며, 내부 DQS신호 출력부(20)는 출력 제어신호(DISDSP2B)의 논리레벨 'H', 비활성화에 응답하여 DQS 입력버퍼(10)의 출력신호(DQS_IN)를 내부 DQS신호(DQS_IR)로 출력한다. 참고적으로, 레벨 감지부(44)는 이전 내부쓰기신호(CASPWT)의 비활성화에 응답하여 출력 제어신호(DISDSP2B)를 비활성화하므로서, 새로운 쓰기커맨드(WT)의 인가에 따른 새로운 DQS신호가 인가될 수 있도록 한다.Subsequently, the DQS input buffer 10 receives and outputs an external DQS signal DQS, and the internal DQS signal output unit 20 responds to the logic level 'H' of the output control signal DISDSP2B, and in response to deactivation of the DQS input buffer 10. The output signal DQS_IN of (10) is output as the internal DQS signal DQS_IR. For reference, the level detector 44 deactivates the output control signal DISDSP2B in response to the deactivation of the previous internal write signal CASPWT, so that a new DQS signal may be applied according to the application of the new write command WT. Make sure

이어, 펄스생성부(42)는 내부 DQS신호(DQS_IR)를 반전시켜 펄스형태의 출력신호를 생성한다.Subsequently, the pulse generator 42 inverts the internal DQS signal DQS_IR to generate an output signal in the form of a pulse.

이후, 데이터 종료시점 알림부(40)는 쓰기구동 플래그(ENDINDS)와 내부쓰기신호(CASPWT)의 활성화에 응답하여 데이터종료 플래그(DISDSP2)를 활성화한다.Thereafter, the data end time notification unit 40 activates the data end flag DISDSP2 in response to the activation of the write drive flag ENDINDS and the internal write signal CASPWT.

이어, 레벨 감지부(44)는 데이터종료 플래그(DISDSP2)가 논리레벨 'H'로 활성화된 동안에, 펄스생성부의 출력신호(F4)의 논리레벨 'H'를 감지하여 출력 제어신호(DISDSP2B)를 논리레벨 'L'로 활성화한다. 참고적으로, 출력 제어신호(DISDSP2B)의 비활성화는 앞서 언급한 바와 같이, 해당 내부쓰기신호(CASPWT)의 비활성화에 동기 되어 이뤄진다.Then, the level detector 44 detects the logic level 'H' of the output signal F4 of the pulse generator and detects the output control signal DISDSP2B while the data end flag DISDSP2 is activated at the logic level 'H'. Activate at logic level 'L'. For reference, as described above, the deactivation of the output control signal DISDSP2B is performed in synchronization with the deactivation of the corresponding internal write signal CASPWT.

이어, 내부 DQS신호 출력부(20)는 출력 제어신호(DISDSP2B)의 활성화에 응답 하여 내부 DQS신호(DQS_IR)를 출력하지 않는다.Subsequently, the internal DQS signal output unit 20 does not output the internal DQS signal DQS_IR in response to the activation of the output control signal DISDSP2B.

이와 같이, 종래기술에 따른 데이터스트로브신호 공급장치는 데이터 인가의 종료시점에서 내부 DQS신호(DQS_IR)의 폴링에지에 동기된 신호의 레벨을 감지함으로써, DQS신호가 하이-Z레벨로 천이하는 동안에 발생하는 링잉-에러를 제거한다.As described above, the data strobe signal supply device according to the prior art detects the level of the signal synchronized with the polling edge of the internal DQS signal DQS_IR at the end of data application, thereby generating the DQS signal during the transition to the high-Z level. Eliminate ringing errors.

그런데, DQS신호는 스펙 규정 상 ±0.25tck의 변동을 가질 수 있다. 데이터종료 플래그(DISDSP2)는 1tck의 폭을 갖는 신호로서, DQS신호의 0.25tck 변동을 커버하는데 어려움을 갖는다. 이에 대해서 도면을 참조하여 구체적으로 살펴보도록 한다.However, the DQS signal may have a variation of ± 0.25 tck in accordance with the specification. The data end flag DISDSP2 is a signal having a width of 1 tck and has difficulty in covering 0.25 tck variation of the DQS signal. This will be described in detail with reference to the accompanying drawings.

도 3은 종래기술이 내부 DQS신호(DQS_IR)를 생성하는 과정에서 PVT(Process, Voltage, Temperature) 변동에 의해 갖는 문제점을 도시한 도면이다.FIG. 3 is a diagram illustrating a problem caused by PVT (Process, Voltage, Temperature) variation in the process of generating the internal DQS signal DQS_IR.

도 3을 참조하면, 내부 DQS신호(DQS_IR)가 노말(Normal)한 경우와, 최소(Min), 최대(Max)의 변동을 갖는 경우에 따른 펄스생성부(42)의 출력신호(F4)가 도시되었다.Referring to FIG. 3, the output signal F4 of the pulse generator 42 according to the case where the internal DQS signal DQS_IR is normal and the case where the minimum and the maximum fluctuations are varied is Has been shown.

먼저, 노말한 경우에는 데이터종료 플래그(DISDSP2)의 활성화 동안에, 펄스생성부(42)의 출력신호(F4)의 논리레벨 'H'가 안정적으로 위치하는 것을 알 수 있다.First, in the normal case, it can be seen that the logic level 'H' of the output signal F4 of the pulse generator 42 is stably positioned during the activation of the data end flag DISDSP2.

반면, 최소 변동값을 갖는 경우의 펄스생성부(42)의 출력신호(F4)는 라이징 시점이 데이터종료 플래그(DISDSP2)의 활성화 구간 안에 안정적으로 위치하기 어려운 것을 알 수 있다. 더욱이, 최대 변동값을 갖는 경우의 펄스생성부(42)의 출력신호(F4)는 마지막 이전 신호가 데이터종래 플래그(DISDSP2)의 활성화 구간 안에 위 치하여, 출력 제어신호(DISDSP2B)가 빨리 활성화되는 문제점이 발생 된다. 따라서, 출력 제어신호(DISDSP2B)가 빨리 활성화되므로, 정상적인 마지막 내부 DQS신호(DQS_IR)가 출력되지 못하는 오동작이 발생한다.On the other hand, the output signal F4 of the pulse generator 42 in the case of having the minimum fluctuation value can be seen that it is difficult to stably position the rising point in the activation period of the data end flag DISDSP2. Further, the output signal F4 of the pulse generator 42 in the case of having the maximum variation value is positioned so that the last previous signal is within the activation period of the data conventional flag DISDSP2, so that the output control signal DISDSP2B is quickly activated. Problems arise. Therefore, since the output control signal DISDSP2B is activated quickly, a malfunction occurs in which the normal last internal DQS signal DQS_IR is not output.

전술한 바와 같이, 종래기술에 따른 데이터스트로브신호 공급장치를 포함하는 반도체메모리소자는 PVT 변동에 따라 내부 DQS신호를 공급하지 못하는 오동작을 갖는다.As described above, the semiconductor memory device including the data strobe signal supply device according to the prior art has a malfunction in which the internal DQS signal cannot be supplied due to PVT fluctuations.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, PVT 변동 하에서도 안정적으로 데이터스트로브신호를 공급할 수 있는 반도체메모리소자의 데이터스트로브 공급장치를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a data strobe supply apparatus for a semiconductor memory device capable of stably supplying a data strobe signal even under PVT fluctuations.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자의 데이터스트로브 공급장치는 데이터를 동기시키기 위해 인가되는 외부 데이터스트로브신호를 인가받기 위한 입력 버퍼; 출력 제어신호에 제어받아 상기 입력버퍼의 출력신호를 내부 데이터스트로브신호로 출력하기 위한 신호 출력수단; 및 상기 데이터 인가의 종료시점에 상기 내부 데이터스트로브신호의 에지를 감지하여 상기 출력 제어신호를 생성하기 위한 출력 제어신호 생성수단을 구비한다.According to an aspect of the present invention, there is provided a data strobe supply apparatus for a semiconductor memory device, including: an input buffer for receiving an external data strobe signal applied to synchronize data; Signal output means for being controlled by an output control signal and outputting an output signal of the input buffer as an internal data strobe signal; And output control signal generating means for generating an output control signal by detecting an edge of the internal data strobe signal at the end of the data application.

본 발명은 외부 데이터를 동기시키는 외부 데이터스트로브신호를 내부 데이 터스트로브신호로 변환하는 과정을 갖는 반도체메모리소자에 있어서, 상기 외부 데이터의 인가 종료 시점에 상기 내부 데이터스트로브신호의 폴링 에지를 감지하는 단계; 및 상기 폴링 에지의 감지 시 상기 내부 데이터스트로브신호의 출력을 제한하는 단계를 포함한다.The present invention provides a semiconductor memory device having a process of converting an external data strobe signal for synchronizing external data into an internal data strobe signal, the method comprising: detecting a falling edge of the internal data strobe signal at the end of application of the external data; ; And limiting the output of the internal data strobe signal upon detection of the falling edge.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 4는 본 발명의 일 실시 예에 따른 반도체메모리소자의 데이터스트로브 공급장치의 블록 구성도이다.4 is a block diagram of a data strobe supply apparatus of a semiconductor memory device according to an embodiment of the present invention.

도 4를 참조하면, 본 발명에 따른 데이터스트로브 공급장치는 외부에서 인가되는 데이터를 동기시키는 외부 DQS신호(DQS, DQSB)를 인가받기 위한 DQS 입력 버퍼(100)와, 출력 제어신호(DISDSP2B)에 제어받아 DQS 입력버퍼(100)의 출력신호(DQS_IN)를 내부 DQS신호(DQS_IR)로 출력하기 위한 내부 DQS 신호 출력부(200)와, 외부 데이터 인가의 종료시점에 내부 DQS신호(DQS_IR)의 에지를 감지하여 출력 제어신호(DISDSP2B)를 생성하기 위한 출력 제어신호 생성부(400)를 구비한다.Referring to FIG. 4, the data strobe supply apparatus according to the present invention includes a DQS input buffer 100 and an output control signal DISDSP2B for receiving external DQS signals DQS and DQSB for synchronizing externally applied data. The internal DQS signal output unit 200 for controlling the output signal DQS_IN of the DQS input buffer 100 as the internal DQS signal DQS_IR, and the edge of the internal DQS signal DQS_IR at the end of external data application. And an output control signal generation unit 400 for detecting and generating an output control signal DISDSP2B.

또한, 반도체메모리소자는 외부 데이터 인가의 종료시점을 알리는 데이터 종료 시점 알림부(300)를 더 포함한다. 데이터 종료 시점 알림부(300)는 내부쓰기신호(CASPWT)의 활성화로부터 쓰기레이턴시(Write Latency)와 버스트랭스(Burst Length)에 대응되는 지연시간을 내부클럭(BCLK)을 기준으로 카운팅하여 데이터종료 플래그(DISDSP2)를 생성한다.In addition, the semiconductor memory device further includes a data end time notification unit 300 for notifying the end of the external data application. The data end time notification unit 300 counts the delay time corresponding to the write latency and the burst length from the activation of the internal write signal CASPWT based on the internal clock BCLK, and thus the data end flag. Create (DISDSP2).

그리고 출력 제어신호 생성부(400)는 내부 DQS신호(DQS_IR)의 폴링 에지에 동기된 폴링 알림신호(F4)를 생성하기 위한 폴링에지 감지부(420)와, 데이터종료 플래그(DISDSP2)의 활성화 동안 폴링 알림신호(F4)의 라이징 에지를 감지하여 출력 제어신호(DISDSP2B)를 출력하기 위한 신호 생성부(440)를 포함한다.In addition, the output control signal generator 400 generates a polling edge detector 420 for generating a polling notification signal F4 synchronized with the polling edge of the internal DQS signal DQS_IR, and during activation of the data end flag DISDSP2. And a signal generator 440 for detecting the rising edge of the polling notification signal F4 and outputting the output control signal DISDSP2B.

도 5는 도 4의 폴링에지 감지부(420)의 내부 회로도이다.FIG. 5 is an internal circuit diagram of the falling edge detector 420 of FIG. 4.

도 5를 참조하면, 폴링에지 감지부(420)는 내부 DQS신호(DQS_IR)를 반전 및 지연시키기 위한 반전-지연부(422)와, 반전-지연부(422)의 출력신호와 내부 DQS신호(DQS_IR)를 입력으로 갖는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호를 지연시켜 폴링 알림신호(F4)로 출력하기 위한 지연부(424)를 포함한다.Referring to FIG. 5, the falling edge detector 420 may include an inversion-delay unit 422 for inverting and delaying an internal DQS signal DQS_IR, an output signal of the inversion-delay unit 422, and an internal DQS signal ( NOR gate NR1 having DQS_IR as an input, and a delay unit 424 for delaying an output signal of NOR gate NR1 and outputting it as a polling notification signal F4.

도 6은 도 4의 신호 생성부(440)의 내부 회로도이다.6 is an internal circuit diagram of the signal generator 440 of FIG. 4.

도 6을 참조하면, 신호 생성부(440)는 폴링 알림신호(F4)와 쓰기구동 플래그(ENDINDS)를 인가받아 구동신호(EN)를 생성하기 위한 구동 제어부(442)와, 구동신호(EN)에 응답하여 데이터종료 플래그(DISDSP2)의 레벨을 감지 및 증폭하여 출력하기 위한 차동증폭기(444)와, 내부쓰기신호(CASPWT)에 응답하여 차동증폭기(444)의 출력단을 프리차지하기 위한 출력단 프리차지부(446)와, 차동증폭기(444)의 출력신호를 반전 및 래치하여 출력 제어신호(DISDSP2B)로 출력하기 위한 래치(448)를 포함한다.Referring to FIG. 6, the signal generator 440 receives the polling notification signal F4 and the write driving flag ENDINDS, and generates a driving control unit 442 for generating a driving signal EN, and a driving signal EN. A differential amplifier 444 for detecting, amplifying and outputting the level of the data termination flag DISDSP2 in response to the signal, and an output terminal precharge for precharging the output terminal of the differential amplifier 444 in response to the internal write signal CASPWT. A branch 446 and a latch 448 for inverting and latching the output signal of the differential amplifier 444 to output the output control signal DISDSP2B.

그리고 구동 제어부(442)는 폴링 알림신호(F4)와 쓰기구동 플래그(ENDINDS)를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시켜 구 동신호(EN)로 출력하기 위한 인버터(I1)를 포함한다.The driving controller 442 inverts the NAND gate ND1 having the polling notification signal F4 and the write driving flag ENDINDS as an input, and inverts the output signal of the NAND gate ND1 as a driving signal EN. Inverter I1 is included.

출력단 프리차지부(446)는 내부쓰기신호(CASPWT)를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호를 게이트 입력으로 가지며 차동증폭기(444)의 출력노드와 접지단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)를 포함한다.The output stage precharge unit 446 has an inverter I2 for inverting the internal write signal CASPWT and an output signal of the inverter I2 as a gate input, and is drained between the output node of the differential amplifier 444 and the ground terminal. An NMOS transistor NM1 having a source path.

참고적으로, 출력 제어신호 생성부(400)는 폴링에지 감지부(420) 없이 신호 생성부만(440)을 포함하여 구현될 수 있으며, 동일한 구동을 갖는다. 이러한 경우 구동 제어부(442)는 폴링 알림신호(F4)을 대신하여 내부 DQS신호(DQS_IR)를 반전시켜 인가받는다.For reference, the output control signal generator 400 may be implemented including the signal generator 440 without the falling edge detector 420 and may have the same driving. In this case, the driving controller 442 inverts the internal DQS signal DQS_IR and is applied instead of the polling notification signal F4.

다음에서는 도 4 내지 도 6에 도시된 본 발명에 따른 데이터스트로브신호 공급장치의 동작을 살펴보도록 한다.Next, an operation of the data strobe signal supply device according to the present invention shown in FIGS. 4 to 6 will be described.

도 7은 본 발명에 따른 데이터스트로브신호 공급장치의 동작 파형도이다. 참고적으로, 쓰기 레이턴시는 2이며, 버스트랭스 4인 것으로 가정한다. 여기서, 쓰기 레이턴시는 외부 쓰기커맨드(WT)의 인가로부터 데이터가 입력되는 시점까지의 시간을 의미한다. 그리고 버스트랭스는 연속적으로 인가되는 데이터의 비트 수를 의미한다. 외부 DQS신호(DQS)가 비활성화되면서 하이-Z 레벨로 상승할 때, 내부 DQS신호(DQS_IR)에서 발생되는 링잉-노이즈(Ring Noise)를 점선으로 표시하였다.7 is an operational waveform diagram of a data strobe signal supply device according to the present invention. For reference, it is assumed that the write latency is 2 and the bus transistor is 4. Here, the write latency refers to the time from the application of the external write command WT to the time point at which data is input. In addition, the bustrans refers to the number of bits of data continuously applied. When the external DQS signal DQS is deactivated and rises to the high-Z level, ringing noise generated in the internal DQS signal DQS_IR is indicated by a dotted line.

도 7에 도시된 바와 같이, 먼저, 외부에서 쓰기커맨드(WT)가 인가되면, 이에 대응되는 내부쓰기신호(CASPWT)와 쓰기구동 플래그(ENDINDS)가 논리레벨 'H'로 활성화된다. 이어, 쓰기커맨드(WT)의 인가로부터 쓰기레이턴시에 대응되는 지연시 간 이후, 외부에서 데이터(DQ)가 DQS신호(DQS)의 에지에 동기되어 인가된다.As shown in FIG. 7, when the write command WT is applied from the outside, the internal write signal CASPWT and the write driving flag ENDINDS corresponding to the write command WT are activated to a logic level 'H'. Subsequently, after the delay time corresponding to the write latency from the application of the write command WT, the data DQ is externally applied in synchronization with the edge of the DQS signal DQS.

이어, DQS 입력버퍼(100)는 외부 DQS신호(DQS)를 입력받아 출력하며, 내부 DQS신호 출력부(200)는 출력 제어신호(DISDSP2B)의 논리레벨 'H', 비활성화에 응답하여 DQS 입력버퍼(100)의 출력신호(DQS_IN)를 내부 DQS신호(DQS_IR)로 출력한다. 참고적으로, 신호 생성부(440) 내 출력단 프리차지부(446)는 이전 내부쓰기신호(CASPWT)의 비활성화에 응답하여 출력 제어신호(DISDSP2B)를 비활성화하므로서, 새로운 쓰기커맨드(WT)의 인가에 따른 새로운 DQS신호가 인가될 수 있도록 한다.Subsequently, the DQS input buffer 100 receives and outputs an external DQS signal DQS, and the internal DQS signal output unit 200 responds to the logic level 'H' of the output control signal DISDSP2B, and in response to deactivation of the DQS input buffer 100. The output signal DQS_IN of 100 is output as an internal DQS signal DQS_IR. For reference, the output stage precharge unit 446 in the signal generator 440 deactivates the output control signal DISDSP2B in response to deactivation of the previous internal write signal CASPWT, thereby applying a new write command WT. So that a new DQS signal can be applied.

이어, 폴링 에지 감지부(420)는 내부 DQS신호(DQS_IR)의 폴링 에지에 동기된 폴링알림신호(F4)를 지속적으로 생성한다.Next, the falling edge detector 420 continuously generates the falling notification signal F4 synchronized with the falling edge of the internal DQS signal DQS_IR.

이후, 데이터 종료시점 알림부(300)는 쓰기구동 플래그(ENDINDS)의 활성화동안 액티브되어, 내부쓰기신호(CASPWT)의 활성화로부터 내부클럭(BCLK)을 기준으로 쓰기레이턴시와 버스트랭스에 대응되는 지연시간을 카운팅하여 데이터종료 플래그(DISDSP2)를 활성화한다.Thereafter, the data end time notification unit 300 is activated during the activation of the write driving flag ENDINDS, and corresponds to the write latency and the bus trend based on the internal clock BCLK from the activation of the internal write signal CASPWT. Count to activate the data termination flag (DISDSP2).

이어, 차동증폭기(444)는 데이터종료 플래그(DISDSP2)가 논리레벨 'H'로 활성화된 이후에 구동신호(EN)가 논리레벨 'H'로 활성화되므로, 구동신호(EN)의 라이징 에지에 동기되어 출력신호를 논리레벨 'H'로 활성화한다. 여기서, 구동신호(EN)는 쓰기구동 플래그(ENDINDS)와 폴링 알림신호(F4)가 논리레벨 'H'를 갖는 경우 구동 제어부(442)에 의해 액티브되는 신호이다. 그리고 래치(448)가 차동증폭기(444)의 출력단에 걸린 전압을 반전 및 래치하여 출력 제어신호(DISDSP2B)를 출력한다. 즉, 출력 제어신호(DISDSP2B)가 논리레벨 'L'로 활성화되어 출력된다.Subsequently, the differential amplifier 444 synchronizes with the rising edge of the driving signal EN since the driving signal EN is activated to the logic level 'H' after the data termination flag DISDSP2 is activated to the logic level 'H'. Activates the output signal to logic level 'H'. Here, the driving signal EN is a signal that is activated by the driving controller 442 when the write driving flag ENDINDS and the polling notification signal F4 have a logic level 'H'. The latch 448 inverts and latches the voltage applied to the output terminal of the differential amplifier 444 to output the output control signal DISDSP2B. That is, the output control signal DISDSP2B is activated at the logic level 'L' and output.

이어, 내부 DQS신호 출력부(200)는 출력 제어신호(DISDSP2B)의 활성화에 응답하여 내부 DQS신호(DQS_IR)를 출력하지 않는다. 따라서, DQS신호가 하이-Z 레벨로 천이하는 과정에서, 내부 DQS신호(DQS_IR)에 실리는 링잉-노이즈가 제거되는 것을 알 수 있다.Subsequently, the internal DQS signal output unit 200 does not output the internal DQS signal DQS_IR in response to the activation of the output control signal DISDSP2B. Accordingly, it can be seen that the ringing-noise carried on the internal DQS signal DQS_IR is removed in the process of the DQS signal transitioning to the high-Z level.

이와 같이, 본 발명에 따른 데이터스트로브신호 공급장치는 데이터 인가의 종료시점에서 내부 DQS신호(DQS_IR)의 폴링 에지를 감지하므로서, DQS신호가 하이-Z레벨로 천이하는 동안에 발생하는 링잉-에러를 제거한다. 특히, 본 발명에서는 내부 DQS신호(DQS_IR)의 폴링 에지에 동기된 폴링 알림신호(F4)를 생성하고, 폴링 알림신호(F4)의 라이징을 감지하므로서, 내부 DQS신호(DQS_IR)의 폴링 에지를 감지한다. 또한, 폴링 알림신호(F4)를 생성하지 않고, 직접적으로 내부 DQS신호(DQS_IR)의 폴링 에지를 감지할 수도 있으며, 동일한 효과를 갖는다.As such, the data strobe signal supply device according to the present invention detects the falling edge of the internal DQS signal DQS_IR at the end of data application, thereby eliminating ringing errors that occur while the DQS signal transitions to the high-Z level. do. In particular, the present invention generates a polling notification signal F4 synchronized to the polling edge of the internal DQS signal DQS_IR, and detects the falling edge of the internal DQS signal DQS_IR by detecting the rising of the polling notification signal F4. do. In addition, the polling edge of the internal DQS signal DQS_IR may be directly detected without generating the polling notification signal F4, and has the same effect.

도 8은 본 발명이 내부 DQS신호(DQS_IR)를 생성하는 과정에서 PVT 변동 시에도 안정적으로 구동하는 것을 도시한 도면이다. 즉, 내부 DQS신호(DQS_IR)가 노말한 경우와, 최소, 최대의 변동을 갖는 경우에 따른 폴링 알림신호(F4)가 도시되었다.FIG. 8 illustrates that the present invention can stably drive even when PVT fluctuates while generating an internal DQS signal DQS_IR. That is, the polling notification signal F4 according to the case where the internal DQS signal DQS_IR is normal and when there is a minimum and maximum variation is illustrated.

도 8에 도시된, 본 발명은 tDQSS가 최대의 변동을 갖는 경우를 보면, n-1번째 폴링 알림신호(F4)(여기서, n은 버스트랭스를 의미함.)와 데이터종료 플래그(DISDSP2)가 만나는 경우에도 출력 제어신호(DISDSP2B)가 활성화되지 않는 것을 알 수 있다. 이는 본 발명이 데이터종료 플래그(DISDSP2)의 활성화 동안, 폴링 알림신호(F4)가 갖는 레벨이 아니라, 라이징 에지를 감지하여 출력 제어신 호(DISDSP2B)를 논리레벨 'L'로 활성화하기 때문이다.Referring to FIG. 8, when the tDQSS has the maximum variation, the n−1 th polling notification signal F4 (where n denotes a bus trend) and the data termination flag DISDSP2 are shown in FIG. 8. Even when it meets, it can be seen that the output control signal DISDSP2B is not activated. This is because the present invention detects the rising edge and activates the output control signal DISDSP2B to a logic level 'L', not the level of the polling notification signal F4, during activation of the data end flag DISDSP2.

이와 같이, 폴링 알림신호(F4)의 라이징 에지에 의해서 출력 제어신호(DISDSP2B)가 생성되기 때문에, PVT 변동에 대한 회로의 타이밍 마진을 종래 보다 많이 확보할 수 있다. 다시 언급하면, tDQSS가 최소의 변동을 갖는 경우에 안정적인 동작을 위해 데이터종료 플래그(DISDSP2)의 활성화 시점을 앞당기더라도, tDQSS의 최대 변동 시 n-1번째 폴링 알림신호(F4)의 라이징 에지가 데이터종료 플래그(DISDSP2)의 활성화 영역 내에 위치하지 않기 때문에, 큰 마진을 확보할 수 있다.In this way, since the output control signal DISDSP2B is generated by the rising edge of the polling notification signal F4, the timing margin of the circuit with respect to the PVT variation can be ensured more than before. In other words, even when the tDQSS has a minimum variation, the rising edge of the n-1th polling notification signal F4 is increased at the maximum variation of the tDQSS even if the data termination flag DISDSP2 is activated earlier. Since it is not located in the activation area of the end flag DISDSP2, a large margin can be secured.

그러므로, 전술한 본 발명에 따른 데이터스트로브신호 공급장치는 데이터의 인가가 종료되는 시점에서 내부 DQS신호의 에지를 감지하여, 내부 DQS신호에 인가되는 링잉-노이즈를 제거한다. 이와 같이, 에지를 감지하여 내부 DQS신호의 공급 여부를 제어하므로, PVT 변동에 의한 tDQSS의 최소 및 최대의 변동 시에도 종래 보다 큰 타이밍 마진을 확보할 수 있어 반도체메모리소자가 안정적으로 구동되도록 한다.Therefore, the above-described data strobe signal supply apparatus according to the present invention detects the edge of the internal DQS signal at the time when the application of data is terminated, and eliminates ringing-noise applied to the internal DQS signal. As described above, since the edge is sensed to control the supply of the internal DQS signal, even when the tDQSS fluctuates due to the PVT fluctuation, a larger timing margin can be obtained than the conventional one, thereby stably driving the semiconductor memory device.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 PVT 변동 시에도 안정적으로 데이터스트로브신호를 공급하므로서, 링잉-노이즈에 의한 반도체메모리소자의 오동작을 방지한다.The present invention as described above stably supplies the data strobe signal even during PVT fluctuations, thereby preventing malfunction of the semiconductor memory device due to ringing-noise.

Claims (10)

삭제delete 삭제delete 데이터를 동기시키기 위해 인가되는 외부 데이터스트로브신호를 인가받기 위한 입력 버퍼;An input buffer for receiving an external data strobe signal applied to synchronize data; 출력 제어신호에 제어받아 상기 입력버퍼의 출력신호를 내부 데이터스트로브신호로 출력하기 위한 신호 출력수단;Signal output means for being controlled by an output control signal and outputting an output signal of the input buffer as an internal data strobe signal; 데이터 인가의 종료시점에 상기 내부 데이터스트로브신호의 에지를 감지하여 상기 출력 제어신호를 생성하기 위한 출력 제어신호 생성수단; 및Output control signal generating means for generating an output control signal by detecting an edge of the internal data strobe signal at the end of data application; And 내부쓰기신호의 활성화로부터, 내부클럭을 기준으로 쓰기레이턴시와 버스트랭스에 대응되는 지연을 카운팅하여 데이터 인가의 종료를 알리는 데이터종료 플래그를 생성하기 위한 데이터 종료시점 알림수단을 구비하며,And a data end point notification means for generating a data end flag for notifying completion of data application by counting a delay corresponding to the write latency and the bus trend on the basis of the internal clock from the activation of the internal write signal, 상기 출력 제어신호 생성수단은,The output control signal generating means, 상기 내부 데이터스트로브신호의 폴링 에지에 동기된 폴링 알림신호를 생성하기 위한 폴링에지 감지부와, 상기 데이터종료 플래그의 활성화 동안 상기 폴링 알림신호의 라이징 에지를 감지하여 상기 출력 제어신호를 출력하기 위한 신호 생성부를 포함하는 것을 특징으로 하는 반도체메모리소자.A polling edge detector for generating a polling notification signal synchronized with a polling edge of the internal data strobe signal, a signal for sensing the rising edge of the polling notification signal during the activation of the data end flag and outputting the output control signal; A semiconductor memory device comprising a generation unit. 제3항에 있어서,The method of claim 3, 신호 생성부는,The signal generator, 상기 폴링 알림신호와 쓰기구동 플래그를 인가받아 구동신호를 생성하기 위한 구동 제어부와,A driving controller configured to generate a driving signal by receiving the polling notification signal and a write driving flag; 상기 구동신호에 응답하여 상기 데이터종료 플래그의 레벨을 감지 및 증폭하여 출력하기 위한 차동증폭기와,A differential amplifier for detecting, amplifying and outputting the level of the data end flag in response to the driving signal; 상기 내부쓰기신호에 응답하여 상기 차동증폭기의 출력단을 프리차지하기 위한 출력단 프리차지부와,An output stage precharge section for precharging the output stage of the differential amplifier in response to the internal write signal; 상기 차동증폭기의 출력신호를 반전 및 래치하여 상기 출력 제어신호로 출력하기 위한 래치를 포함하는 것And a latch for inverting and latching an output signal of the differential amplifier to output the output control signal. 을 특징으로 하는 반도체메모리소자.A semiconductor memory device characterized in that. 데이터를 동기시키기 위해 인가되는 외부 데이터스트로브신호를 인가받기 위한 입력 버퍼;An input buffer for receiving an external data strobe signal applied to synchronize data; 출력 제어신호에 제어받아 상기 입력버퍼의 출력신호를 내부 데이터스트로브신호로 출력하기 위한 신호 출력수단;Signal output means for being controlled by an output control signal and outputting an output signal of the input buffer as an internal data strobe signal; 데이터 인가의 종료시점에 상기 내부 데이터스트로브신호의 에지를 감지하여 상기 출력 제어신호를 생성하기 위한 출력 제어신호 생성수단; 및Output control signal generating means for generating an output control signal by detecting an edge of the internal data strobe signal at the end of data application; And 내부쓰기신호의 활성화로부터, 내부클럭을 기준으로 쓰기레이턴시와 버스트랭스에 대응되는 지연을 카운팅하여 데이터 인가의 종료를 알리는 데이터종료 플래그를 생성하기 위한 데이터 종료시점 알림수단을 구비하며,And a data end point notification means for generating a data end flag for notifying completion of data application by counting a delay corresponding to the write latency and the bus trend on the basis of the internal clock from the activation of the internal write signal, 상기 출력 제어신호 생성수단은,The output control signal generating means, 상기 내부 데이터스트로브신호를 반전한 신호와 쓰기구동 플래그를 인가받아 구동신호를 생성하기 위한 구동 제어부와, 상기 구동신호에 응답하여 상기 데이터종료 플래그의 레벨을 감지 및 증폭하여 출력하기 위한 차동증폭기와, 상기 내부쓰기신호에 응답하여 상기 차동증폭기의 출력단을 프리차지하기 위한 출력단 프리차지부와, 상기 차동증폭기의 출력신호를 반전 및 래치하여 상기 출력 제어신호로 출력하기 위한 래치를 포함하는 것을 특징으로 하는 반도체메모리소자.A drive controller for receiving a signal inverting the internal data strobe signal and a write drive flag to generate a drive signal, a differential amplifier for detecting, amplifying and outputting the level of the data end flag in response to the drive signal; And an output stage precharge unit for precharging the output stage of the differential amplifier in response to the internal write signal, and a latch for inverting and latching the output signal of the differential amplifier and outputting the output control signal. Semiconductor memory device. 제5항에 있어서,The method of claim 5, 상기 구동 제어부는,The drive control unit, 상기 내부 데이터스트로브신호를 반전한 신호와 상기 쓰기구동 플래그를 인가받는 낸드게이트와,A NAND gate receiving the signal inverting the internal data strobe signal and the write driving flag; 상기 낸드게이트의 출력신호를 반전시켜 상기 구동신호로 출력하기 제1 인버터를 포함하는 것을 특징으로 하는 반도체메모리소자.And inverting the output signal of the NAND gate to output the driving signal as the driving signal. 제6항에 있어서,The method of claim 6, 상기 출력단 프리차지부는,The output stage precharge unit, 상기 내부쓰기신호를 반전시키기 위한 제2 인버터와,A second inverter for inverting the internal write signal; 상기 제2 인버터의 출력신호를 게이트 입력으로 가지며 상기 차동증폭기의 출력단과 접지단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체메모리소자.And an NMOS transistor having an output signal of the second inverter as a gate input and having a drain-source path between the output terminal and the ground terminal of the differential amplifier. 삭제delete 외부 데이터를 동기시키는 외부 데이터스트로브신호를 내부 데이터스트로브신호로 변환하는 과정을 갖는 반도체메모리소자에 있어서,A semiconductor memory device having a process of converting an external data strobe signal for synchronizing external data into an internal data strobe signal, 상기 외부 데이터의 인가 종료 시점에 상기 내부 데이터스트로브신호의 폴링 에지를 감지하는 단계; 및Detecting a falling edge of the internal data strobe signal at the end of the application of the external data; And 상기 폴링 에지의 감지 시 상기 내부 데이터스트로브신호의 출력을 제한하는 단계를 포함하며,Limiting the output of the internal data strobe signal upon detection of the falling edge; 상기 폴링 에지의 감지 단계는,Detecting the falling edge, 상기 내부 데이터스트로브신호의 폴링에지에 동기된 폴링에지 알림신호를 생성하는 단계와,Generating a falling edge notification signal synchronized with a falling edge of the internal data strobe signal; 상기 외부 데이터 인가의 종료시점에 상기 폴링에지 알림신호의 라이징 에지를 감지하는 단계를 포함하는 것을 특징으로 하는 반도체메모리소자의 구동방법.And detecting a rising edge of the falling edge notification signal at the end of the external data application. 제9항에 있어서,The method of claim 9, 상기 외부 데이터의 인가 종료 시점은 쓰기커맨드의 인가로부터 쓰기레이턴시와 버스트랭스에 대응되는 지연시간 이후인 것을 특징으로 하는 반도체메모리소자의 구동방법.And the time point at which the external data is applied is terminated after a delay time corresponding to a write latency and a bus trend from the application of the write command.
KR1020060134318A 2006-12-27 2006-12-27 Semiconductor memory device having dqs-signal supplyer KR100832008B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060134318A KR100832008B1 (en) 2006-12-27 2006-12-27 Semiconductor memory device having dqs-signal supplyer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060134318A KR100832008B1 (en) 2006-12-27 2006-12-27 Semiconductor memory device having dqs-signal supplyer

Publications (1)

Publication Number Publication Date
KR100832008B1 true KR100832008B1 (en) 2008-05-26

Family

ID=39665098

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060134318A KR100832008B1 (en) 2006-12-27 2006-12-27 Semiconductor memory device having dqs-signal supplyer

Country Status (1)

Country Link
KR (1) KR100832008B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000034830A (en) * 1998-11-19 2000-06-26 아끼구사 나오유끼 Semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000034830A (en) * 1998-11-19 2000-06-26 아끼구사 나오유끼 Semiconductor device

Similar Documents

Publication Publication Date Title
KR100303775B1 (en) Method and apparatus for controlling data strobe signal in DISD DRAM
US6292410B1 (en) Apparatus for buffering data strobe signal in high-speed memory device
KR100518608B1 (en) Data strobe input buffer and synchronous semiconductor memory device having the same
KR100670731B1 (en) Semiconductor memory device
US20080062810A1 (en) Apparatus and method for controlling clock signal in semiconductor memory device
JP2005210716A (en) Delay signal generator circuit and memory system including the same
KR100911923B1 (en) Memory and memory ic with reset function, method for memory reset
US7230466B2 (en) Data strobe signal generating circuit and data strobe signal generating method
JP2009093778A (en) Semiconductor storage device
US8331173B2 (en) Data strobe clock buffer in semiconductor memory apparatus, method of controlling the same, and semiconductor apparatus having the same
JP2006190433A (en) Circuit for generating data strobe signal of semiconductor memory device
US6519188B2 (en) Circuit and method for controlling buffers in semiconductor memory device
US20090059700A1 (en) Precharge control circuit in semiconductor memory apparatus
KR100748461B1 (en) Circuit and method for inputting data in semiconductor memory apparatus
KR20130050853A (en) Semiconductor memory device comprising initialization signal generation circuit
KR100832008B1 (en) Semiconductor memory device having dqs-signal supplyer
US7768866B2 (en) Method and system for preventing noise disturbance in high speed, low power memory
KR100925389B1 (en) Apparatus and method for outputting data of semiconductor integrated circuit
KR100477838B1 (en) Semiconductor memory device
KR20080051847A (en) Circuit for generating sense amp control signal of semiconductor memory apparatus
KR101782921B1 (en) Semiconductor memory device and operating method thereof
KR100616493B1 (en) Device and method for controlling input buffer of DDR SDRAM
US7263025B2 (en) Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof
KR100721187B1 (en) Circuit for Input-Output Buffer of Register Delay locked loop
KR100596837B1 (en) Data output controller

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee