KR100825753B1 - 전도성 고분자를 포함하는 도전 패턴 형성 방법 및 이를이용한 분자 전자소자의 제조 방법 - Google Patents

전도성 고분자를 포함하는 도전 패턴 형성 방법 및 이를이용한 분자 전자소자의 제조 방법 Download PDF

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최낙진
이정현
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한국전자통신연구원
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Abstract

희생 몰드 패턴을 이용하여 전도성 고분자를 포함하는 도전 패턴 형성 방법과 이를 이용하여 분자 전자소자를 제조하는 방법에 관하여 개시한다. 본 발명에 따른 방법에서는 기판상에 희생몰드 패턴을 형성하고, 기판 및 희생몰드 패턴 위에 각각 금속 박막, 유기분자층 및 전도성 고분자층을 차례로 형성한다. 그 후, 기판상에 금속 박막, 유기분자층 및 전도성 고분자층으로 구성되는 도전 패턴만 남도록 희생몰드 패턴을 제거한다. 희생몰드 패턴을 나노임프린트 공정에 의해 형성함으로써 기판상에 나노사이즈의 선폭을 가지는 도전 패턴이 형성된다.
전도성 고분자, 나노임프린트, 희생몰드, 유기분자층, 자기조립, 전자소자

Description

전도성 고분자를 포함하는 도전 패턴 형성 방법 및 이를 이용한 분자 전자소자의 제조 방법 {Method of forming conductive pattern including conductive polymer and mothod of manufacturing molecular electronic device using the same}
도 1은 본 발명의 바람직한 실시예에 따른 도전 패턴 형성 방법을 이용하여 기판상에 구현하고자 하는 도전 패턴의 형상을 예시한 레이아웃(layout)이다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 도전 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3은 본 발명의 바람직한 실시예에 따른 분자 전자소자의 예시적인 구조를 보여주는 레이아웃이다.
도 4는 도 3의 IV - IV'선 단면도이다.
도 5a 내지 도 5d는 본 발명의 바람직한 실시예에 따른 도전 패턴 형성 방법에서 사용될 수 있는 스탬프의 제조 과정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 바람직한 실시예에 따른 도전 패턴 형성 방법중 희생몰드 패턴 형성 과정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7은 본 발명에 따른 분자 전자소자의 스위칭 특성을 보여주는 전류(I) - 전압(V) 특성 그래프이다.
도 8은 본 발명에 따른 분자 전자소자의 메모리 특성을 보여주는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판, 100a: 제1 영역. 100b: 제2 영역, 102: 절연막, 110: 희생몰드 패턴, 120: 금속 박막, 130: 유기분자층, 140: 전도성 고분자층, 150: 도전 패턴, 160: 도전패턴간 절연막, 162: 갭 영역, 170: 콘택 영역, 180: 상부 전극, 190: 분자 전자소자, 200: 석영 기판, 200a: 스탬프, 210: 크롬막, 220: 포토레지스트 패턴, 300: 실리콘 기판, 310: SiO2막, 320: PMMA 레지스트막, 320a: 희생몰드 패턴, 330: 광경화성 수지, 330a: 경화된 수지 패턴.
본 발명은 도전 패턴 형성 방법 및 이를 이용한 분자 전자소자의 제조 방법에 관한 것으로, 전도성 고분자를 포함하는 미세 사이즈의 도전 패턴 형성 방법 및 이를 이용한 분자 전자소자의 제조 방법에 관한 것이다.
최근, 공액성 고분자를 기초로 하는 LED (light emitting diode), 광다이오드, 트랜지스터, 태양전지, 이미지 센서 등 다양한 종류의 유기 전자소자에 대한 개발이 이루어지고 있다. 유기 전자 소자는 구리(Cu) 또는 실리콘(Si)과 같은 무기 전도체에 의존하던 종래의 전자 소자에 비해 공정이 단순하다는 장점이 있다.
특히, 고분자의 전체 백본(backbones)에 걸친 공명 안정화 (resonance stabilization) 및 파이(π) 전자의 비편재화 (delocalization)와 관련된 전도 메카니즘 (conduction mechanisms)을 가지는 전도성 고분자는 무기 전도체에 비해 가볍고 가요성(flexibility)이 우수하며 비용 측면에서 유리하여, 다양한 응용 분야에서 기존의 재료를 대체하거나 새로운 응용 분야에 적용하기 위한 많은 연구가 이루어지고 있다.
종래 기술에서는 전도성 고분자를 유기 전자소자에 도입하는 데 있어서, 전도성 고분자를 패터닝하기 위하여 스핀 코팅 (spin coating), 롤 코팅 (roll coating), 스크린 프린팅 (screen printing), 라인 패터닝 (line patterning), 플렉스 프린팅 (flex printing), 잉크젯 프린팅 (inkjet printing) 등과 같은 습식 코팅 공정을 주로 이용하였다. 그러나, 이와 같은 습식 코팅 공정은 해상도 한계 및 치수 정밀도의 한계로 인해 수 내지 수 백 나노미터(nanometer) 또는 그 이하의 사이즈 (이하, "나노 사이즈"라 함)를 가지는 미세 패턴을 형성하는 데 한계가 있다.
상기한 습식 코팅 공정에서의 문제를 해결하기 위하여 전도성 고분자를 스핀 코팅한 후, 포토마스크를 이용하여 선택적으로 빛에너지를 조사하는 방법으로 전도성 고분자 패턴을 형성하는 방법이 제안되었다 (대한민국 공개특허공보 제2003-44562호). 그러나, 이 기술에 따르면, 빛의 반사 회절 세기의 변화 등으로 인해 전 도성 고분자 패턴에서의 선폭의 산포가 불량해진다. 그 결과, 충분한 패턴 얼라인 마진 (align margin)을 확보하기 어려운 미세 패턴 형성 공정에 적용하는 데에는 한계가 있다.
또한, 다른 종래 기술에서 나노 사이즈의 패턴을 가지는 나노 전자소자 소자 제조에 필요한 전도성 고분자 패턴을 형성하기 위하여, EBL (electron beam lithography), μCP (microcontact printing), DPN (dip-pen nanolithography) 등의 방법이 이용되었다. 그러나, EBL 방법은 50 nm 이하의 패턴을 형성하는데 이용될 수 있으나, 대면적 처리에는 한계가 있다. 그리고, μCP 방법에서는 PDMS (poly(dimethyl siloxane)) 스탬프를 이용하여 원하는 패턴을 형성하는 기술로서, 형성 가능한 최소 패턴 사이즈가 100 nm까지 제한되어 있으며, 스탬프를 구성하는 PDMS의 탄성이 커서 외부의 힘에 의해 스탬프 형상의 변형 가능성이 높아 정확한 패턴을 구현하기 어렵다. 또한, AFM (atomic force microscope)의 팁(tip)을 이용하여 나노 패터닝을 행하는 DPN 방법에서는 정확한 위치 제어가 어렵고, 한 번에 여러 개의 패턴을 동시에 얻기 위하여는 많은 수의 팁으로 이루어지는 멀티팁 어레이 (multi-tip array)가 장착된 고밀도의 캔틸레버(cantilever)를 사용하여야 하므로 제조 단가가 높아지는 문제가 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점들을 해결하고자 하는 것으로, 낮은 공정 단가로 나노 사이즈의 전도성 고분자 패턴을 용이하게 형성할 수 있으며 대면적 처리시에도 단순화된 공정에 의해 높은 해상도를 제공할 수 있는 도전 패턴 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 전도성 고분자를 포함하는 나노 사이즈의 도전 패턴을 용이하게 형성함으로써 분자 전자소자의 제조 공정을 단순화시킬 수 있으며, 도전층간 단락을 방지할 수 있는 분자 전자소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 도전 패턴 형성 방법에서는 기판상에 상기 기판 상면의 제1 영역을 덮는 희생몰드(sacrificial mold) 패턴을 형성한다. 상기 기판 상면중 상기 희생몰드 패턴으로 덮이지 않는 제2 영역과 상기 희생몰드 패턴의 상면에 각각 금속 박막을 형성한다. 상기 금속 박막 위에 유기분자층을 형성한다. 상기 유기분자층 위에 전도성 고분자층을 형성한다. 상기 제1 영역에서 상기 희생몰드 패턴을 제거하여 상기 제2 영역에만 남아 있는 금속 박막, 유기분자층 및 전도성 고분자층으로 각각 구성되는 복수의 도전 패턴을 형성한다.
상기 희생몰드 패턴은 스텝-앤-플래시 임프린트 리소그래피 (step-and-flash imprint lithography: SFIL) 공정에 의해 형성될 수 있다. 예를 들면, 상기 희생몰드 패턴을 형성하는 단계는 상기 기판상에 포토레지스트막을 형성하는 단계와, 상기 포토레지스트막 위에 광경화성 수지막을 형성하는 단계와, 소정의 패턴이 형성되어 있는 광투과성 스탬프를 이용하여 상기 광경화성 수지막으로부터 경화된 수지 패턴을 형성하는 단계와, 상기 경화된 수지 패턴의 패턴 형상을 상기 포토레지스트막에 전사하여 상기 포토레지스트막의 일부로 이루어지는 상기 희생몰드 패턴을 형성하는 단계를 포함할 수 있다.
상기 유기분자층은 -SH 정착기에 의해 상기 금속 박막 위에 자기조립되는 자기조립 분자막으로 이루어질 수 있다. 또한, 상기 유기분자층은 -OH, -SH, -SCOCH3, -COOH, 및 -NH로 이루어지는 군에서 선택되는 적어도 하나의 기를 포함하는 물질을 사용하여 형성될 수 있다.
상기 전도성 고분자층은 상기 유기분자층과의 사이에 형성되는 극성기간 결합에 의해 상기 유기분자층 위에 형성될 수 있다. 상기 전도성 고분자층을 형성하는 단계는 전도성 고분자가 소정의 용매에 희석된 전도성 고분자 용액을 상기 유기분자층 위에 스핀코팅(spin coating)하는 단계와, 상기 스핀코팅된 전도성 고분자 용액을 건조시키는 단계를 포함할 수 있다.
본 발명에 따른 도전 패턴 형성 방법에서, 상기 제1 영역에서 상기 희생몰드 패턴을 제거한 후, 상기 제1 영역에서 노출된 기판 위에 상기 도전패턴의 측벽을 덮는 도전패턴간 절연막을 형성하는 단계를 더 포함할 수 있다. 상기 도전패턴간 절연막을 형성하기 위하여 상기 기판의 상면에 비극성 유기화합물을 자기조립시킬 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 분자 전자소자의 제조 방법에서는 기판상에 제1 절연막을 형성한다. 상기 제1 절연막 상면의 일부인 제1 영역을 덮는 희생몰드 패턴을 형성한다. 상기 제1 절연막 상면중 상기 희생몰드 패턴으로 덮이지 않는 제2 영역과 상기 희생몰드 패턴의 상면에 각각 금속 박막을 형성한다. 상기 금속 박막 위에 유기분자층을 형성한다. 상기 유기분자층 위에 전도 성 고분자층을 형성한다. 상기 제1 영역에서 상기 희생몰드 패턴을 제거하여, 상기 제2 영역에만 남아 있는 금속 박막, 유기분자층 및 전도성 고분자층으로 각각 구성되고 제1 방향으로 각각 연장되는 복수의 하부 도전 패턴을 형성한다. 상기 복수의 하부 도전 패턴 위에 상부 도전층을 형성한다.
본 발명에 따르면, 도전 패턴들을 형성한 후, 이들 사이의 스페이스 영역에 상기 도전 패턴들 사이의 크로스토크 및 횡방향 누설 전류를 야기할 수 있는 잔류물이 남아 있지 않게 된다. 또한, 라인 에지 러프니스 없는 양호한 수직 측벽을 가지는 단면 프로파일 형상을 가지는 도전 패턴을 형성할 수 있다. 그리고, 도전 패턴 형성시 이용되는 희생몰드 패턴을 나노임프린트 공정에 의해 형성함으로써 나노 사이즈의 미세한 도전 패턴 구현이 가능하며, 대면적 처리시에도 단순화된 공정에 의해 높은 해상도를 제공할 수 있다. 본 발명에 따른 도전 패턴 형성 방법에 의해 제조된 분자 전자소자는 도전 패턴들 사이의 크로스토크 및 횡방향 누설 전류의 발생 가능성이 최소화되고 유기분자층의 열화가 최소화되어 신뢰성있는 스위치 소자 및 메모리 소자의 구현이 가능하다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 본 명세서에서 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막 또는 기판의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다. 첨부 도면에서, 막들 및 영역들의 두께 및 크기는 명세서의 명확성을 위해 과장되어진 것이다. 따라서, 본 발명은 첨부 도면에 도시된 상대적인 크기나 간격에 의해 제한되지 않는다. 첨부 도면에서 동일한 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 바람직한 실시예에 따른 도전 패턴 형성 방법을 이용하여 기판(100)상에 구현하고자 하는 도전 패턴(150)의 형상을 예시한 레이아웃(layout)이다. 도 1에는 라인 앤드 스페이스 패턴 (line and space pattern) 형태의 도전 패턴(150)이 예시되어 있다. 상기 기판(100)은 각각의 도전 패턴(150)이 형성되지 않는 스페이스 영역에 해당하는 제1 영역(100a)과, 상기 도전 패턴(150)이 형성되는 제2 영역(100b)을 포함한다. 도 1에는 라인 앤드 스페이스 패턴 형상을 가지는 도전 패턴(150)이 예시되어 있으나, 이는 본 발명에 따른 도전 패턴 형성 방법을 설명하기 위한 하나의 예시에 불과한 것으로, 본 발명에 따른 도전 패턴 형성 방법이 도 1에 예시된 패턴 형상에만 한정되는 것은 아니다. 본 명세서에는 예시되어 있지 않으나, 복수의 아일랜드(islands) 형상의 도트 패턴(dot pattern), 상호 직교하는 복수의 라인들로 이루어지는 격자 패턴 등 원하는 바에 따라 다양한 형상의 도전 패턴을 형성할 수 있다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 도전 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 2a 내지 도 2f는 도 1의 II - II'선 단면에 대응하는 부분에서의 해당 공정시의 단면 형태를 보여준 다.
도 2a를 참조하면, 상기 기판(100)상에 절연막(102)을 형성하고, 상기 절연막(102) 위에 상기 기판(100) 상면의 제1 영역(100a)을 덮는 희생몰드 패턴(110)을 형성한다.
상기 기판(100)은 예를 들면 실리콘 기판, 유리 기판, 석영 기판, 또는 가요성 고분자 기판으로 이루어질 수 있다.
상기 절연막(102)은 예를 들면 실리콘 산화막, 실리콘 질화막 또는 이들의 조합으로 이루어질 수 있다. 상기 절연막(102) 형성 공정은 경우에 따라 생략 가능하다.
상기 희생몰드 패턴(110)은 후속 공정에서 상기 기판(100)의 제1 영역(100a)의 상면에 다른 물질이 증착되거나 잔류하는 것을 방지하기 위한 블록킹층(blocking layer) 역할을 한다. 상기 희생몰드 패턴(110)의 구성 물질은 특별히 제한되는 것은 아니다. 상기 희생몰드 패턴(110)은 예를 들면, PMMA (poly(methyl methacrylate)) 등과 같은 포토레지스트 물질로 이루어질 수 있다.
상기 희생몰드 패턴(110)은 나노임프린트 공정 또는 포토리소그래피 공정을 통해 형성될 수 있다. 특히 나노 사이즈의 미세한 도전 패턴(150)을 형성하고자 하는 경우, 스텝-앤-플래시 임프린트 리소그래피 (step-and-flash imprint lithography: SFIL) 공정을 이용할 수 있다. 이에 대한 보다 상세한 설명은 후술한다.
도 2b를 참조하면, 상기 기판(100)의 상면중 상기 희생몰드 패턴(110)으로 덮이지 않는 제2 영역(100b)과 상기 희생몰드 패턴(110)의 상면에 각각 금속 박막(120)을 형성한다.
상기 금속 박막(120)은 Au막, 또는 Ti막 및 Au막이 차례로 적층된 Ti/Au막으로 이루어질 수 있다. 상기 금속 박막(120)을 형성하기 위하여 예를 들면 E-빔 증착 공정을 이용할 수 있다.
도 2c를 참조하면, 상기 금속 박막(120) 위에 유기분자층(130)을 형성한다.
상기 유기분자층(130)은 예를 들면 상기 금속 박막(120) 위에 -SH 정착기에 의해 자기조립되는 자기조립 분자막으로 이루어질 수 있다. 이 경우, 상기 유기분자층(130)을 형성하기 위하여, 기판(100)상에 상기 금속 박막(120)이 형성되어 있는 결과물을 유기분자가 용해된 유기 용액 내에 소정 시간 동안 딥핑(dipping)하는 공정을 이용할 수 있다. 상기 유기 분자는 양 말단에 극성 작용기가 있는 분자 구조를 가진다. 상기 금속 박막(120)의 상면이 Au막인 경우, 상기 유기 분자로서 일단에는 -SH 정착기를 가지고 타단에는 -OH, -SH, -SCOCH3, -COOH, 및 -NH로 이루어지는 군에서 선택되는 하나의 극성기를 가지는 유기 분자를 사용할 수 있다. 상기 극성기는 후속 공정에서 상기 유기분자층(130) 위에 코팅되는 전도성 고분자를 고정화시키는역할을 한다. 예를 들면, 상기 유기분자층(130)은 -COOH로 종결된 C1 ∼ C20의 알칸티올레이트(alkanethiolates), C1 ∼ C20의 알칸디티올 (alkanedithiol), 2-메르캅토이미다졸 (2-mercaptoimidazole), 2-메르캅토피리미딘 (2-mercaptopyrimidine), 시스테인 (cysteine) 또는 4-메르캅토피리딘 (4- mercaptopyridine)을 사용하여 형성될 수 있다.
또는, 상기 유기분자층(130)은 양 말단에 -SH기를 가지며 캐리어(carrier) 운반 능력이 있는 기능성 분자로 이루어질 수 있다. 예를 들면, 상기 유기분자층(130)은 화학식 1 및 2로 표시되는 화합물로 이루어질 수 있다.
Figure 112006085402975-pat00001
Figure 112006085402975-pat00002
화학식 1 및 화학식 2에서, Ac는 -COCH3이다.
도 2d를 참조하면, 상기 유기분자층(130) 위에 전도성 고분자층(140)을 형성한다.
상기 전도성 고분자층(140)은 상기 유기분자층(120)과의 사이에 극성기간 결합이 존재하는 형태로 형성될 수 있다.
상기 전도성 고분자층(140)은 예를 들면 PEDOT/PSS (poly(3,4-ethylenedioxythiophene) doped with poly(4-styrenesulonate)); 폴리아닐린(polyaniline); 술폰산으로 도핑된 폴리아닐린; 폴리피롤(polypyrrole); 폴리티오펜 (polythiophene); 폴리(3,4-에틸렌티오펜) (poly(3,4-ethylenethiophene)); 폴리포르피린 (polyporphyrins); 폴리페로센 (polyferrocenes), 폴리프탈로시아닌 (polyphthalocyanines) 등과 같은 폴리메탈로센 등의 전도성 고분자로 이루어질 수 있다.
상기 전도성 고분자층(140)을 형성하기 위하여 스핀 코팅 공정을 이용할 수 있다. 스핀 코팅 공정에 의해 상기 전도성 고분자층(140)을 형성하기 위한 예시적인 한 방법에서는 상기 예시된 전도성 고분자들 중에서 선택되는 어느 하나의 전도성 고분자를 물과 같은 용매에 희석시켜 얻어지는 전도성 고분자 용액을 이용할 수 있다. 상기 전도성 고분자 용액을 상기 유기분자층 위에 스핀코팅한 후, 상기 스핀코팅된 전도성 고분자 용액을 건조시켜 상기 전도성 고분자층(140)을 형성할 수 있다.
도 2e를 참조하면, 상기 기판(100)의 제1 영역(100a)에서 상기 희생몰드 패턴(110)를 제거한다.
상기 희생몰드 패턴(110)를 제거하기 위하여 상기 희생몰드 패턴(110)을 용해시킬 수 있는 유기 용액을 사용하는 습식 공정을 이용할 수 있다.
상기 희생몰드 패턴(110)의 제거 후, 상기 기판(100)의 제1 영역(100a)에서는 상기 희생몰드 패턴(110) 뿐 만 아니라 그 위에 적층되어 있는 막들도 함께 제거되어 상기 절연막(102)이 노출된다. 그리고, 상기 기판(100)의 제2 영역(100b)에만 각각 금속 박막(120), 유기분자층(130), 및 전도성 고분자층(140)이 남아 있게 된다. 상기 기판(100)의 제2 영역(100b) 위에 차례로 적층되어 있는 상기 금속 박막(120), 유기분자층(130), 및 전도성 고분자층(140)은 각각 라인 패턴 형상을 가 지는 복수의 도전 패턴(150)을 구성한다.
상기 기판(100)의 제1 영역(100a)은 상기 도전 패턴(150)이 형성되는 동안 상기 희생몰드 패턴(110)에 의해 덮어 있었으므로, 상기 희생몰드 패턴(110)이 제거된 후 상기 기판(100)의 제1 영역(100a)에서 노출되는 상기 절연막(102)의 상면에는 상기 도전 패턴(150) 사이의 크로스토크 (cross talk) 및 횡방향 누설 전류 (lateral leakage current)를 야기할 수 있는 잔류물이 남아 있지 않게 된다. 또한, 상기 각 도전 패턴(150)은 상기 희생몰드 패턴(110)에 의해 자기정렬(self-alighn)되는 방식으로 형성되므로 상기 도전 패턴(150)의 라인 에지(edge)에서는 러프니스(roughness) 없는 수직의 양호한 단면 프로파일 형상이 제공될 수 있다.
도 2f를 참조하면, 상기 복수의 도전 패턴(150) 각각의 사이를 절연시키기 위하여, 상기 기판(100)의 제1 영역(100a)에서 노출된 상기 절연막(102) 표면에 도전패턴간 절연막(160)을 형성한다. 상기 도전패턴간 절연막(160)은 상기 복수의 도전 패턴(150)의 측벽중 적어도 일부를 덮도록 형성된다.
상기 도전패턴간 절연막(160)을 형성하기 위하여 상기 절연막(102) 표면에 절연 물질을 자기조립시키는 방법을 이용할 수 있다. 상기 도전패턴간 절연막(160)은 상기 기판(100)의 제1 영역(100a)에서 노출되어 있는 상기 절연막(102) 표면에 자기조립되는 비극성 유기화합물로 이루어질 수 있다.
상기 도전패턴간 절연막(160)을 형성하기 위하여, 상기 절연막(102) 표면에 비극성 분자, 예들 들면 C1 ∼ C20의 알킬트리클로로실란 (alkyltrichlorosilane)을 자기조립시킬 수 있다. 상기 도전패턴간 절연막(160)을 자기조립 방법에 의해 형성하기 위하여, 상기 기판(100)상에 도전 패턴(150)이 형성되어 있는 결과물을 OTS (octadecyltrichlorosilane)과 같은 비극성 분자가 용해된 유기 용액 내에 소정 시간 동안 딥핑하는 방법을 이용할 수 있다.
그 후, 도시하지는 않았으나, 상기 복수의 도전 패턴(150) 사이의 갭(gap) 영역(162)을 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 완전히 매립할 수 있다.
상기 복수의 도전 패턴(150) 각각의 사이의 스페이스 영역에 상기 도전패턴간 절연막(160)을 형성함으로써 상기 도전 패턴(150) 사이의 크로스토크 및 횡방향 누설 전류 발생을 방지할 수 있다.
다음에, 본 발명의 바람직한 실시예에 따른 분자 전자소자의 제조 방법에 대하여 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 분자 전자소자(190)의 예시적인 구조를 보여주는 레이아웃이다. 도 4는 도 3의 IV - IV'선 단면도이다.
도 3 및 도 4에 있어서, 도 2a 내지 도 2f에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 이들에 대한 상세한 설명은 생략한다.
도 3 및 도 4를 참조하면, 도 2a 내지 도 2e를 참조하여 설명한 바와 같은 방법으로 기판(100)상에 라인 앤드 스페이스 패턴 형상의 도전 패턴(150)을 형성한다. 상기 도전 패턴(150)의 금속 박막(120)은 본 발명에 따른 분자 전자소자(190)의 하부 전극을 구성한다. 그 후, 도 2f를 참조하여 설명한 바와 같은 방법으로 상 기 도전 패턴(150) 각각의 사이에서 노출되는 절연막(102) 표면에 도전패턴간 절연막(160)을 형성한다.
그 후, 상기 도전 패턴(150) 및 도전패턴간 절연막(160)을 덮는 상부 도전층을 형성한 후, 이를 패터닝하여 상부 전극(180)을 형성한다. 상기 상부 도전층은 E-빔 증착 공정을 이용하여 형성될 수 있으며, 예를 들면 Au막, 또는 Ti막 및 Au막이 차례로 적층된 Ti/Au막으로 이루어질 수 있다.
상기 상부 전극(180)은 도 3에 예시한 바와 같이 콘택 영역(170)에서 상기 도전 패턴(150)과 상호 교차하도록 상기 도전 패턴(150)의 연장 방향에 수직인 방향으로 반복적으로 연장되는 복수의 라인 패턴으로 형성될 수 있다.
다음에, 본 발명에 따른 도전패턴 형성 방법 및 분자 전자소자의 제조 방법에 관한 구체적인 실험예를 설명한다. 다음에 설명하는 예들은 이 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로, 본 발명의 범위가 아래에서 상술하는 예들에 한정되는 것으로 해석되어져서는 안된다.
예 1
희생몰드 패턴 형성을 위한 스탬프 제조
본 예에서는 본 발명에 따른 도전 패턴 형성 방법에 이용되는 희생몰드 패턴(110)(도 2a 참조)을 형성하기 위하여 SFIL 공정을 이용하였다.
먼저, SFIL 공정에 의해 나노 사이즈를 가지는 미세한 도전 패턴(150)을 구현하기 위하여 나노 사이즈의 선폭을 가지는 라인 앤드 스페이스 패턴이 형성된 스 탬프를 제조하였다.
도 5a 내지 도 5d를 참조하여 본 예에 따른 스탬프(200a) 제조 과정을 설명한다.
먼저 도 5a에 도시한 바와 같이, 광투과성 투명 재질인 석영 기판(200) 상에 접착층인 크롬막(210)을 형성하였다.
그 후, 도 5b에 도시한 바와 같이, 상기 크롬막(210) 위에 포토레지스트막을 코팅한 후, E-빔 리소그래피 공정을 이용하여 라인 앤드 스페이스 패턴 형상의 포토레지스트 패턴(220)을 형성하였다.
그리고, 도 5c에 도시한 바와 같이, 상기 포토레지스트 패턴(220)을 식각 마스크로 하여 상기 크롬막(210) 및 석영 기판(200)을 식각하여 원하는 라인 앤드 스페이스 패턴이 형성된 스탬프(200a)를 제조하였다.
도 5d에 도시한 바와 같이, 상기 스탬프(200a) 위에 남아 있는 상기 크롬막(210) 및 포토레지스트 패턴(220)을 완전히 제거하여 스탬프(200a)를 완성하였다.
본 예에서는 라인의 폭이 50 nm이고 스페이스 폭이 75 nm인 패턴 샘플과, 라인의 폭이 40 nm이고 스페이스 폭이 75 nm인 패턴 샘플을 각각 형성하였다.
예 2
희생몰드 패턴 형성
예 1에서 제조한 스탬프(200a)를 사용하여 임프린트(imprint) 공정을 행하기 전에 상기 스탬프(200a)로부터 유기물을 제거하기 위하여 상기 스탬프(200a)를 황 산 및 과산화수소의 혼합액 (H2SO4:H2O2 = 3:1 vol.%)으로 30 분 동안 처리하였다. 스탬프(200a)와 희생몰드 패턴 형성용 막과의 접착력을 없애기 위하여 기상에서 스탬프(200a) 표면에 트리데카플루오로-1,1,2,2-테트라히드로옥틸 트리클로로실란 (tridecafluoro-1,1,2,2-tetrahydrooctyl trichlorosilane: CH3-(CH2)5-CH2-CH2SiCl3)을 자기조립 방법으로 코팅하였다.
도 6a 내지 도 6c를 참조하여 본 예에 따른 희생몰드 패턴 형성 과정을 설명한다.
먼저 도 6a에 도시한 바와 같이, 실리콘 기판(300) 위에 SiO2막(310)을 약 3000 Å의 두께로 형성하고, 그 위에 PMMA 레지스트막(320)을 스핀 코팅 방법에 의해 약 100 nm의 두께로 형성하였다. 여기서, 상기 PMMA의 분자량은 950,000이었다.
스탬프(200a)의 패턴이 상기 PMMA 레지스트막(320)에 전달되도록 하기 위하여 상기 PMMA 레지스트막(320) 위에 광경화성 수지(330)를 디스펜싱(dispensing) 하였다. 이를 위하여, 상기 광경화성 수지(330)로서 아크릴레이트 모노머와 광개시제가 혼합되어 있는 수지를 사용하였으며, 이 수지를 상기 PMMA 레지스트막(320) 위에 100 피코리터(picoliter) 씩 36 개의 지점에 디스펜싱하였다.
예 1에서 제조한 상기 스탬프(200a)를 상기 광경화성 수지(330)가 디스펜싱된 PMMA 레지스트막(320) 위에 압착하여 상기 스탬프(200a)의 돌출부에 의해 압착되는 상기 광경화성 수지(330)가 표면 장력에 의해 상기 스탬프(200a)의 요부(凹部) 내로 충전되도록 하였다. 충전이 완료된 후 상기 스탬프(200a)를 상기 PMMA 레 지스트막(320)에 압착하여 상기 PMMA 레지스트막(320)중 상기 스탬프(200a)의 돌출부에 의해 압착되는 부분이 상기 스탬프(200a)의 요부 내로 밀려 들어가도록 하였다. 그 후, UV (ultraviolet)(365 nm)를 120 초 동안 상기 스탬프(200a)를 통해 조사하였다.
상기 스탬프(200a)의 요부 내에 충전된 광경화성 수지(330)의 경화가 완료된 후, 스탬프(200a)를 분리하여 도 6b에 도시한 바와 같이 경화된 수지 패턴(330a)이 형성된 결과물을 얻었다.
상기 경화된 수지 패턴(330a) 사이에 잔존하는 경화된 수지 잔류물과 상기 PMMA 레지스트막(320)을 ICP (inductively coupled plasma) 에칭 장비를 이용하는 이방성 건식 식각 공정에 의해 제거하였다. 이 때, RF 파워(power)는 50W, 압력은 30 mtorr, O2 유량은 20 sccm인 조건하에서 PMMA 레지스트막(320)의 잔존하는 두께에 따라 에칭 처리 시간을 가변적으로 설정하였다.
그 결과, 도 6c에 도시한 바와 같이 PMMA 레지스트로 이루어지는 희생몰드 패턴(320a)이 얻어졌다.
예 3
전도성 고분자를 포함하는 도전 패턴 형성
적어도 2 × 10-7 torr의 압력을 유지하는 고진공 조건하에 E-빔 증착기를 이용하여 예 2에서 제조한 희생몰드 패턴(320a)이 형성된 결과물(도 6c 참조)상에 50 Å의 Ti막 및 100 Å의 Au막을 차례로 증착하여 Ti/Au막으로 이루어지는 금속 박막을 형성하였다. 그 후, 얻어진 결과물 위에 다양한 물질의 극성 유기분자층이 형성된 각각 샘플들을 형성하였다. 각 샘플은 11-운머캡토-1-운데칸올 (11-unmercapto-1-undecanol)을 사용하여 상기 극성 유기분자층을 형성한 제1 샘플과, 화학식 1의 분자를 사용하여 상기 극성 유기분자층을 형성한 제2 샘플과, 화학식 2의 분자를 사용하여 상기 극성 유기분자층을 형성한 제3 샘플을 포함하였다. 상기 제1 샘플을 얻기 위하여, 상기 Ti/Au막으로 이루어지는 금속 박막이 형성된 결과물을 11-운머캡토-1-운데칸올 용액 (1 mmol in ethanol)에 24 시간 동안 딥핑하여 Au막 위에 11-운머캡토-1-운데칸올을 자기조립시켰다. 상기 제2 샘플 및 제3 샘플도 상기 제1 샘플과 유사한 방법으로 형성하였다.
상기 제1 샘플, 제2 샘플 및 제3 샘플 각각의 극성 유기분자층 위에 전도성 고분자층인 PEDOT/PSS층을 각각 형성하였다. 상기 PEDOT/PSS층을 형성하기 위하여, 본 예에서는 물과 중량비로 1:1 희석된 전도성 고분자 물질 PEDOT/PSS (1:2.5의 중량비)을 상기 유기분자층이 형성된 결과물의 표면에 2500 rpm으로 35 초 동안 스핀 코팅한 후, 70 ℃로 유지되는 핫플레이트에서 30 분 동안 건조시켰다. PEDOT/PSS 가 공기 중에서 수분을 잘 흡수하는 성질을 가지고 있으므로, 10-1 ∼ 10-3 토르(torr)가 유지되는 진공 오븐에서 건조시켰다.
PEDOT/PSS는 PEDOT에 도판트(dopant)로서 도입된 PSS가 PEDOT 주위를 둘러싸는 도메인(domain)을 형성하고 있으며, PSS는 물에 대해 높은 용해도를 가지고 있다. 따라서 PEDOT/PSS가 상기 유기분자층 표면에 코팅될 때 PSS의 관능기인 -SO3H기 또는 -SO3Na기가 상기 유기분자층의 극성 말단기인 친수성(hydrophilic) -OH기 또는 -SAc기와 서로 극성기간 결합에 의해 고정화되는 형태를 갖게 된다. 또한, PEDOT/PSS는 상기 유기분자층을 구성하는 양 말단기 사이의 체인 구조와는 표면에너지 차이가 커서 상기 유기분자층과 상기 PEDOT/PSS층 각각의 분자 내부간의 혼합은 이루어지지 않는 성질을 가지고 있다. 따라서, 이들 상기 유기분자층과 상기 PEDOT/PSS층을 통한 단락 현상이 방지된다.
PEDOT/PSS층을 형성한 후, 아세톤을 사용하여 초음파를 인가하면서 5 분 동안 상기 희생몰드 패턴(320a)을 리프트오프시켰다. 그 결과, Ti/Au막, 유기분자층 및 PEDOT/PSS층이 차례로 적층된 라인 패턴들로 이루어지는 라인 앤드 스페이스 패턴이 얻어졌다. 상기 라인 패턴들은 각각 예 1에서 제조한 스탬프(200a)의 라인 앤 스페이스 패턴의 라인 폭에 각각 대응하는 50 nm 및 40 nm의 미세한 선폭을 가지는 도전 라인 패턴의 형태를 가졌다. 상기 희생몰드 패턴(320a)이 제거된 후 기판상에서 상기 각 도전 패턴들 사이에 노출되는 SiO2막(310) 표면에는 도전 물질 형성시의 잔류물이 전혀 남아 있지 않았으며, 상기 도전 패턴들의 각 측벽에서 라인 에지 러프니스(line edge roughness) 없는 양호한 수직 측벽을 가지는 단면(斷面) 프로파일 형상이 얻어졌다.
예 4
도전패턴간 절연막 형성
예 3에서 형성한 전도성 고분자를 포함하는 제1 샘플, 제2 샘플 및 제3 샘플 각각의 도전 패턴들간의 크로스토크를 방지하기 위하여, 각 도전 패턴들 사이에 노출된 SiO2막(310) 위에 도전패턴간 절연막을 자기조립 방법에 의하여 형성하였다. 상기 도전패턴간 절연막을 형성하기 위하여, 상기 도전 패턴들 사이에 상기 SiO2막(310)이 노출되어 있는 결과물을 OTS (octadecylsilane) 용액(1mmol in toluene)에 딥핑하였다. 그 결과, 상기 SiO2막(310) 위에 비극성인 OTS 자기조립막으로 이루어지는 절연막이 얻어졌다.
예 5
분자 전자소자의 제조
예 4에서 제조한 샘플들의 상면에 각각 노출되어 있는 상기 전도성 고분자층 및 상기 OTS 자기조립막 위에 5 nm의 Ti막 및 65 nm의 Au막의 적층 구조로 이루어지는 상부 전극을 형성하였다. 상기 상부 전극을 형성하기 위하여 예 3에서 설명한 금속 박막 형성 공정과 동일한 공정을 이용하였다. 상기 상부 전극을 형성하는 동안 먼지 등과 같은 불순물의 유입을 막기 위하여 청정도 1000이 유지되는 곳에서 수행하였다.
예 6
분자 전자 소자의 스위칭 특성 및 메모리 특성 평가
예 5에서 제조된 각 분자 전자소자 샘플들의 스위칭 특성 및 메모리 특성을 평가하였다. 각 분자 전자소자 샘플들에 형성되어 있는 유기 분자들의 산화 등과 같은 열화를 배제하기 위하여 상온을 유지하는 진공 챔버 내에 보관하여 측정하였 다. 전류-전압 특성 측정은 반도체 파라미터 특성 분석 장치 (Semiconductor parameter analyzer-HP 4156C, 1fA/2V에서 1A/200V까지 측정 가능)를 사용하였다. 본 발명에 따른 분자 전자소자의 스위칭 특성 및 메모리 특성 측정은 두 방향에 대한 측정 결과로 분석하였다. 즉, + 전압에서 - 전압, 그리고 - 전압에서 + 전압 각각에 대하여 측정한 결과로부터 스위칭 특성 및 메모리 특성을 확인할 수 있었다. 또한, 전압 루프에서는 0 → + 전압 → - 전압 → + 전압으로 측정을 하여 스위칭 특성을 확인하였다.
도 7은 예 5에서 제조한 분자 전자소자들 중 화학식 1의 분자를 사용하여 상기 극성 유기분자층을 형성한 제2 샘플의 분자 전자소자에 대한 스위칭 특성을 보여주는 히스테리시스 그래프이다.
도 7의 결과로부터, 본 발명에 따른 도전 패턴 형성 방법에 따라 극성 유기분자층 위에 PEDOT/PSS로 이루어지는 전도성 고분자층이 적층된 도전 패턴을 형성함으로써 상기 극성 유기분자층이 상기 전도성 고분자층에 의해 보호되어 상기 극성 유기분자층의 손상으로 인한 단락이 방지되고, 그 결과 예 5에서 제조한 분자 전자소자에서 원하는 스위칭 특성이 나타나는 것을 알 수 있다.
메모리 특성 구현을 위한 펄스 측정은 상기 반도체 파라미터 특성 분석 장치측정 장치와 상호 연결이 가능한 펄스 발생 장치 (Pulse generator unit, HP 41501 expander) 및 측정/펄스 선택 단자 장치 (SMU-PGU selector, HP 16440A)를 이용하여 행하였다.
도 8은 예 5에서 제조한 분자 전자소자들 중 화학식 1의 분자를 사용하여 상 기 극성 유기분자층을 형성한 제2 샘플의 분자 전자소자에 대한 메모리 특성을 보여주는 측정 결과이다.
도 8의 측정을 위하여, 분자 전자 소자의 스위칭 특성을 고려하여 수 Hz에서 수 MHz까지의 측정 범위를 고려하여 장치 설정을 하였다. 또한, 전압 펄스의 상승/하강 시간은 100 ns 이하의 시간 범위에서 측정이 이루어지도록 하였다.
이상과 같이, 본 발명에 따른 전도성 고분자를 포함하는 도전 패턴 형성예 및 분자 전자소자의 제조예에 대하여 상세히 설명하였다. 그러나, 이는 본 발명의 이해를 돕기 위한 예시에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 이로부터 다양한 변형이 가능하다는 것은 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 도전 패턴 형성 방법에서는 전도성 고분자를 포함하는 도전 패턴을 형성하기 위하여 희생몰드 패턴을 이용한다. 기판상에 형성될 각 도전 패턴들 사이의 스페이스 영역이 상기 희생몰드 패턴에 의해 덮인 상태에서 각 도전 패턴들이 형성된다. 따라서, 희생몰드 패턴이 제거된 후 기판상의 각 도전 패턴들 사이의 스페이스 영역에는 상기 도전 패턴들 사이의 크로스토크 및 횡방향 누설 전류를 야기할 수 있는 잔류물이 남아 있지 않게 된다. 또한, 본 발명에 따른 방법에 의해 형성되는 각 도전 패턴들은 희생몰드 패턴에 의해 자기정렬되는 방식으로 형성되므로, 각 도전 패턴들은 라인 에지 러프니스 없는 양호한 수직 측벽을 가지는 단면 프로파일 형상을 가질 수 있다. 그리고, 상기 희생몰드 패턴을 나노임프린트 공정에 의해 형성함으로써 나노 사이즈의 미세한 도전 패턴 구현이 가능하다.
또한, 본 발명에 따른 방법에 의해 형성된 각 도전 패턴들 사이에 비극성 유기 화합물로 이루어지는 도전패턴간 절연막을 형성함으로써, 상호 인접해 있는 도전 패턴 사이의 크로스토크 및 횡방향 누설 전류 발생을 방지할 수 있다.
본 발명에 따른 도전 패턴 형성 방법에 의하면, 낮은 공정 단가로 나노 사이즈의 전도성 고분자 패턴을 용이하게 형성할 수 있으며, 대면적 처리시에도 단순화된 공정에 의해 높은 해상도를 제공할 수 있다. 또한, 단순화된 공정에 의해 전도성 고분자를 채용하는 나노 사이즈의 유기 전자소자를 용이하게 구현할 수 있으며, 대면적 기판에서 나노 사이즈의 매우 미세한 피치(pitch)로 반복 형성되는 도전 패턴들을 형성하는 것이 가능하여 차세대용 전자 제품에서 요구되는 나노 사이즈의 초고집적 유기 전자소자의 대량 생산에 효과적으로 적용될 수 있다. 또한, 본 발명에 따른 도전 패턴 형성 방법에 의해 제조된 분자 전자소자에서는 도전 패턴들 사이의 크로스토크 및 횡방향 누설 전류의 발생 가능성이 최소화될 수 있으며, 극성 유기분자층 위에 전도성 고분자층이 형성됨으로써 상기 극성 유기분자층이 상기 전도성 고분자층에 의해 보호되어 상기 극성 유기분자층의 손상으로 인한 단락이 방지될 수 있다. 따라서, 신뢰성있는 스위치 소자 및 메모리 소자의 구현이 가능하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (21)

  1. 기판상에 상기 기판 상면의 제1 영역을 덮는 희생몰드(sacrificial mold) 패턴을 형성하는 단계와,
    상기 기판 상면중 상기 희생몰드 패턴으로 덮이지 않는 제2 영역과 상기 희생몰드 패턴의 상면에 각각 금속 박막을 형성하는 단계와,
    상기 금속 박막 위에 유기분자층을 형성하는 단계와,
    상기 유기분자층 위에 전도성 고분자층을 형성하는 단계와,
    상기 제1 영역에서 상기 희생몰드 패턴을 제거하여 상기 제2 영역에만 남아 있는 금속 박막, 유기분자층 및 전도성 고분자층으로 각각 구성되는 복수의 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 도전 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 희생몰드 패턴은 포토레지스트 물질로 이루어지는 것을 특징으로 하는 도전 패턴 형성 방법.
  3. 제2항에 있어서,
    상기 포토레지스트 물질은 PMMA (poly(methyl methacrylate))로 이루어지는 것을 특징으로 하는 도전 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 희생몰드 패턴은 스텝-앤-플래시 임프린트 리소그래피 (step-and-flash imprint lithography: SFIL) 공정에 의해 형성되는 것을 특징으로 하는 도전 패턴 형성 방법.
  5. 제4항에 있어서,
    상기 희생몰드 패턴을 형성하는 단계는
    상기 기판상에 포토레지스트막을 형성하는 단계와,
    상기 포토레지스트막 위에 광경화성 수지막을 형성하는 단계와,
    소정의 패턴이 형성되어 있는 광투과성 스탬프를 이용하여 상기 광경화성 수지막으로부터 경화된 수지 패턴을 형성하는 단계와,
    상기 경화된 수지 패턴의 패턴 형상을 상기 포토레지스트막에 전사하여 상기 포토레지스트막의 일부로 이루어지는 상기 희생몰드 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 도전 패턴 형성 방법.
  6. 제5항에 있어서,
    상기 경화된 수지 패턴의 패턴 형상을 상기 포토레지스트막에 전사하기 위하여 이방성 건식 식각 공정을 이용하는 것을 특징으로 하는 도전 패턴 형성 방법.
  7. 제1항에 있어서,
    상기 금속 박막은 Au막 또는 Ti/Au막으로 이루어지는 것을 특징으로 하는 도전 패턴 형성 방법.
  8. 제1항에 있어서,
    상기 유기분자층은 -SH 정착기에 의해 상기 금속 박막 위에 자기조립되는 자기조립 분자막으로 이루어지는 것을 특징으로 하는 도전 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 유기분자층은 -OH, -SH, -SCOCH3, -COOH, 및 -NH로 이루어지는 군에서 선택되는 어느 하나의 기를 포함하는 물질을 사용하여 형성되는 것을 특징으로 하는 도전 패턴 형성 방법.
  10. 제1항에 있어서,
    상기 유기분자층은 -COOH로 종결된 C1 ∼ C20의 알칸티올레이트(alkanethiolates), C1 ∼ C20의 알칸디티올 (alkanedithiol), 2-메르캅토이미다졸 (2-mercaptoimidazole), 2-메르캅토피리미딘 (2-mercaptopyrimidine), 시스테인 (cysteine), 또는 4-메르캅토피리딘 (4-mercaptopyridine)을 사용하여 형성되는 것을 특징으로 하는 도전 패턴 형성 방법.
  11. 제1항에 있어서,
    상기 유기분자층은 다음의 화학식 1 및 화학식 2 중 어느 하나의 식으로 표시되는 물질로 이루어지는 것을 특징으로 하는 도전 패턴 형성 방법.
    화학식 1
    Figure 112006085402975-pat00003
    화학식 2
    Figure 112006085402975-pat00004
  12. 제1항에 있어서,
    상기 전도성 고분자층은 PEDOT/PSS (poly(3,4-ethylenedioxythiophene) doped with poly(4-styrenesulonate)), 폴리아닐린(polyaniline), 술폰산으로 도핑된 폴리아닐린, 폴리피롤(polypyrrole), 폴리티오펜 (polythiophene), 폴리(3,4-에틸렌티오펜) (poly(3,4-ethylenethiophene)), 폴리포르피린 (polyporphyrins), 또는 폴리메탈로센으로 이루어지는 것을 특징으로 하는 도전 패턴 형성 방법.
  13. 제1항에 있어서,
    상기 전도성 고분자층은 상기 유기분자층과의 사이에 형성되는 극성기간 결 합에 의해 상기 유기분자층 위에 형성되는 것을 특징으로 하는 도전 패턴 형성 방법.
  14. 제1항에 있어서,
    상기 전도성 고분자층을 형성하는 단계는
    전도성 고분자가 소정의 용매에 희석된 전도성 고분자 용액을 상기 유기분자층 위에 스핀코팅(spin coating)하는 단계와,
    상기 스핀코팅된 전도성 고분자 용액을 건조시키는 단계를 포함하는 것을 특징으로 하는 도전 패턴 형성 방법.
  15. 제1항에 있어서,
    상기 희생몰드 패턴을 제거하기 위하여 유기 용액을 이용하여 상기 희생몰드 패턴을 리프트-오프 (lift-off)시키는 것을 특징으로 하는 도전 패턴 형성 방법.
  16. 제1항에 있어서,
    상기 제1 영역에서 상기 희생몰드 패턴을 제거한 후, 상기 제1 영역에서 노출된 기판 위에 상기 도전패턴의 측벽을 덮는 도전패턴간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 도전 패턴 형성 방법.
  17. 제16항에 있어서,
    상기 도전패턴간 절연막을 형성하기 위하여 상기 기판의 상면에 비극성 유기화합물을 자기조립시키는 것을 특징으로 하는 도전 패턴 형성 방법.
  18. 제17항에 있어서,
    상기 비극성 유기화합물은 C1 ∼ C20의 알킬트리클로로실란 (alkyltrichlorosilane)으로 이루어지는 것을 특징으로 하는 도전 패턴 형성 방법.
  19. 기판상에 제1 절연막을 형성하는 단계와,
    상기 제1 절연막 상면의 일부인 제1 영역을 덮는 희생몰드 패턴을 형성하는 단계와,
    상기 제1 절연막 상면중 상기 희생몰드 패턴으로 덮이지 않는 제2 영역과 상기 희생몰드 패턴의 상면에 각각 금속 박막을 형성하는 단계와,
    상기 금속 박막 위에 유기분자층을 형성하는 단계와,
    상기 유기분자층 위에 전도성 고분자층을 형성하는 단계와,
    상기 제1 영역에서 상기 희생몰드 패턴을 제거하여, 상기 제2 영역에만 남아 있는 금속 박막, 유기분자층 및 전도성 고분자층으로 각각 구성되고 제1 방향으로 각각 연장되는 복수의 하부 도전 패턴을 형성하는 단계와,
    상기 복수의 하부 도전 패턴 위에 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 분자 전자소자의 제조 방법.
  20. 제19항에 있어서,
    상기 상부 도전층은 상기 복수의 하부 도전 패턴과 각각 소정 영역에서 교차하도록 상기 제1 방향과는 다른 제2 방향으로 연장되는 복수의 상부 도전 패턴으로 이루어지는 것을 특징으로 하는 분자 전자소자의 제조 방법.
  21. 제19항에 있어서,
    상기 상부 도전층을 형성하기 전에, 상기 희생몰드 패턴의 제거 후 노출되는 상기 제1 절연막 위에 상기 복수의 하부 도전 패턴의 측벽을 덮는 제2 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 분자 전자소자의 제조 방법.
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