KR100818653B1 - Method for forming gate of semiconductor device - Google Patents

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한기현
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Abstract

A method for forming a gate in a semiconductor device is provided to prevent a tail phenomenon caused by etching of a polysilicon electrode by forming a passivation layer of silicon series. A gate insulating layer(22) is formed on a semiconductor substrate(21), and then a polysilicon electrode(23) and a metal electrode are deposited on the gate insulating layer. The metal electrode is etched, and then a passivation layer of silicon series is formed on the entire surface of the substrate comprising the metal electrode. The passivation layer is selectively etched by using a mixture gas containing a chlorine gas to form a passivation layer spacer(27A) on a sidewall of the metal electrode, and then the polysilicon electrode is etched.

Description

반도체소자의 게이트 형성 방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}Gate forming method of semiconductor device {METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 반도체소자의 폴리메탈게이트 형성 방법을 간략히 도시한 도면.1 is a view schematically showing a method for forming a polymetal gate of a semiconductor device according to the prior art.

도 2는 종래기술에 따른 테일 현상을 나타낸 사진.Figure 2 is a photograph showing the tail phenomenon according to the prior art.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 폴리메탈게이트의 형성 방법을 도시한 공정 단면도.3A to 3E are cross-sectional views illustrating a method of forming a polymetal gate according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체기판 22 : 게이트절연막21 semiconductor substrate 22 gate insulating film

23 : 폴리실리콘전극 24 : 텅스텐전극23 polysilicon electrode 24 tungsten electrode

25 : 하드마스크 27 : 보호막25: Hard Mask 27: Shield

27A : 보호막스페이서27A: Protective Spacer

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 반도체소자의 게이트 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a gate of a semiconductor device.

DRAM 제조시에 반도체기판(또는 활성영역) 상부의 전자의 통로로 작용되는 게이트절연막(Gate Oxide)의 경우 높은 순수도(High Quality)의 유지 및 메탈 전극을 직접 적용시 저항 측면에서 불리하기 때문에 게이트절연막 상부에 폴리실리콘 전극을 증착 후 메탈 전극을 증착하고 있다. 이를 폴리메탈게이트(Poly-Metal gate)라고 한다.Gate oxide, which acts as a passage of electrons on the semiconductor substrate (or active region) during DRAM manufacturing, is disadvantageous in terms of resistance when maintaining high purity and applying metal electrodes directly. After depositing a polysilicon electrode on the insulating film, a metal electrode is deposited. This is called a poly-metal gate.

도 1은 종래기술에 따른 반도체소자의 폴리메탈게이트 형성 방법을 간략히 도시한 도면이다.1 is a view briefly illustrating a method for forming a polymetal gate of a semiconductor device according to the prior art.

도 1을 참조하면, 반도체기판(11) 상에 게이트절연막(12)을 형성한 후, 게이트절연막(12) 상에 폴리실리콘전극(13)을 형성한다.Referring to FIG. 1, after the gate insulating film 12 is formed on the semiconductor substrate 11, the polysilicon electrode 13 is formed on the gate insulating film 12.

이어서, 폴리실리콘전극(13) 상에 메탈전극(14)과 하드마스크(15)를 형성한 후 게이트패터닝을 진행한다.Subsequently, the metal electrode 14 and the hard mask 15 are formed on the polysilicon electrode 13 and then gate patterning is performed.

도 1의 종래기술과 같이 메탈 전극(14)을 적용하는 경우, 메탈 전극(14) 식각 후 폴리실리콘전극(13)을 식각할 때 사용하는 산소 및 후속 세정 공정에서의 산화에 의해 부피 증가로 인한 메탈전극(14)의 팽창현상이 발생한다.In the case of applying the metal electrode 14 as in the related art of FIG. 1, due to an increase in volume by oxidation in oxygen and a subsequent cleaning process used to etch the polysilicon electrode 13 after etching the metal electrode 14. An expansion phenomenon of the metal electrode 14 occurs.

이를 방지하기 위해, 종래기술은 메탈 전극(14) 식각 후 질화막(16)을 이용하여 메탈전극(14)의 측벽을 보호(Sealing)하므로써 후속 게이트재산화공정과 같은 산소 분위기의 공정시 메탈 전극(14)의 측벽이 산화되는 것을 방지한다.In order to prevent this, the conventional technique is to seal the sidewall of the metal electrode 14 by using the nitride film 16 after the metal electrode 14 is etched. 14) prevent sidewall oxidation.

그러나, 메탈 전극(14)을 보호하기 위하여 질화막(16)을 적용할 때 폴리실리 콘 전극(13)은 메탈 전극(14)과 질화막(16)의 두께 만큼 그 폭이 증가하게 되며 하부로 갈수록 식각 윈도우(Etch window)가 작아지면서 경사(Slope)가 형성되어 전극 의 폭이 커지는 테일(Tail; 'T' 참조) 현상이 발생하게 된다. However, when the nitride film 16 is applied to protect the metal electrode 14, the polysilicon electrode 13 increases in width by the thickness of the metal electrode 14 and the nitride film 16 and is etched downward. As the window becomes smaller, a slope is formed, and thus a tail phenomenon (Tail; see 'T') that increases the width of the electrode occurs.

도 2는 종래기술에 따른 테일 현상을 나타낸 사진이다.2 is a photograph showing a tail phenomenon according to the prior art.

이러한 테일 현상의 경우 바텀파워(Bottom power)를 증가시켜 플라즈마 이온의 직진성을 증가시키는 물리적인 식각방법으로 경사의 정도를 감소시킬 수 있으나, 폴리실리콘 전극(13) 하부의 게이트절연막(12)의 손상을 피할 수 없고, 이로 인해 소자 제조의 실패(Fail)를 가져올 수 있다. In the tail phenomenon, the degree of inclination may be reduced by a physical etching method of increasing bottom power to increase the linearity of plasma ions, but damage to the gate insulating layer 12 under the polysilicon electrode 13 is reduced. This cannot be avoided, which can lead to a failure in device fabrication.

또한, 폴리실리콘전극(13) 식각시 발생하는 테일 현상으로 인한 전극 폭의 증가는 후속 공정인 랜딩 플러그 콘택 형성시 하부의 공간 부족으로 오픈마진(Open Margin; 'OM' 참조)이 감소하게 된다.In addition, the increase in the electrode width due to the tail phenomenon generated during etching of the polysilicon electrode 13 may reduce the open margin due to lack of space at the bottom when forming the landing plug contact, which is a subsequent process.

오픈마진의 감소를 방지하기 위해 질화막(16)의 두께를 감소시키는 경우 폴리실리콘전극(13) 식각시 측면의 질화막(16) 식각이 진행되어 절연 효과가 감소하게 되고, 결국에는 메탈 전극(14)이 노출되어 메탈전극(14)의 산화가 일어날 수 있다.When the thickness of the nitride film 16 is reduced to prevent the reduction of the open margin, the etching effect of the nitride film 16 on the side during the etching of the polysilicon electrode 13 proceeds, thereby reducing the insulation effect, and eventually the metal electrode 14. This exposure may cause oxidation of the metal electrode 14.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 메탈 전극을 적용함에 따라 발생하는 폴리 실리콘 전극의 전극 폭이 커지는 테일현상에 의한 불필요한 면적 증가를 방지하여 후속 공정에서의 콘택오픈마진이 감소되는 것을 미연에 방지할 수 있는 반도체소자의 게이트 형성 방법을 제공하는데 그 목적이 있다.The present invention is proposed to solve the above problems of the prior art, the contact open margin in the subsequent process by preventing unnecessary area increase due to the tail phenomenon that the electrode width of the polysilicon electrode is increased by applying the metal electrode It is an object of the present invention to provide a method for forming a gate of a semiconductor device that can prevent this reduction in advance.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 게이트 형성 방법은 반도체기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 폴리실리콘전극과 메탈전극을 적층하는 단계; 상기 메탈전극을 식각하는 단계; 상기 메탈전극을 포함한 전면에 실리콘계열의 보호막을 형성하는 단계; 적어도 염소가스를 함유하는 혼합가스를 이용하여 상기 보호막을 선택적으로 식각하므로써 상기 메탈전극의 측벽에 보호막스페이서를 형성하는 단계; 및 상기 폴리실리콘전극을 식각하는 단계를 포함하는 것을 특징으로 하고, 상기 보호막은 상기 폴리실리콘전극과 동일하게 폴리실리콘막으로 증착하는 것을 특징으로 하며, 상기 보호막의 식각시 혼합가스는 HBr/O2/Cl2의 혼합가스로 진행하고, 상기 폴리실리콘전극의 식각은 HBr/O2의 혼합가스로 진행하는 것을 특징으로 하며, 상기 보호막의 식각과 상기 폴리실리콘전극의 식각시 각각 식각챔버 내 고주파전력(RF Power)은 탑파워(Top power)와 바텀파워(Bottom power)를 동시에 인가하거나, 또는 탑파워 또는 바텀파워를 독립적으로 인가하는 것을 특징으로 한다.A method of forming a gate of a semiconductor device of the present invention for achieving the above object comprises the steps of forming a gate insulating film on a semiconductor substrate; Stacking a polysilicon electrode and a metal electrode on the gate insulating film; Etching the metal electrode; Forming a silicon-based protective film on the entire surface including the metal electrode; Forming a protective film spacer on the sidewall of the metal electrode by selectively etching the protective film using a mixed gas containing at least chlorine gas; And etching the polysilicon electrode, wherein the passivation layer is deposited with a polysilicon layer in the same manner as the polysilicon electrode, and the mixed gas is HBr / O 2 when the passivation layer is etched. / Cl 2 and the mixed gas, the polysilicon electrode is etched characterized in that the HBr / O 2 mixed gas, characterized in that the high-frequency power in the etching chamber during the etching of the protective film and the polysilicon electrode, respectively (RF Power) is characterized in that Top power and Bottom power are simultaneously applied, or Top Power or Bottom power is applied independently.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

후술하는 실시예는 메탈 게이트 전극을 적용함에 따라 발생하는 하부 폴리 실리콘 전극의 전극 폭이 커지는 테일 현상을 방지하기 위하여 메탈 전극 식각후 메탈 전극의 측벽에 폴리실리콘전극과 유사한 실리콘계열의 보호막을 형성하고, 이를 식각하는 공정을 통하여 테일 현상을 방지하고자 한다.In an embodiment to be described below, a silicon-type protective film similar to a polysilicon electrode is formed on the sidewall of the metal electrode after etching the metal electrode to prevent a tail phenomenon in which the electrode width of the lower polysilicon electrode is increased by applying the metal gate electrode. In order to prevent the tail phenomenon, the etching process is performed.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 폴리메탈게이트의 형성 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of forming a polymetal gate according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체기판(21) 상에 게이트절연막(22)을 형성한다.As shown in FIG. 3A, a gate insulating film 22 is formed on the semiconductor substrate 21.

이어서, 게이트절연막(22) 상에 폴리실리콘전극(23)을 형성한 후, 폴리실리콘전극(23) 상에 텅스텐전극(24)과 하드마스크(25)를 차례로 적층한다. 이때, 하드마스크(25)는 질화막이다. 그리고, 메탈전극으로서 텅스텐전극(24)을 사용하였으나, 다른 메탈전극으로는 티타늄(Ti), 구리(Cu) 또는 텅스텐실리사이드(WSi)도 적용이 가능하다.Subsequently, after the polysilicon electrode 23 is formed on the gate insulating film 22, the tungsten electrode 24 and the hard mask 25 are sequentially stacked on the polysilicon electrode 23. At this time, the hard mask 25 is a nitride film. In addition, although the tungsten electrode 24 is used as the metal electrode, other metal electrodes may also be applied to titanium (Ti), copper (Cu), or tungsten silicide (WSi).

이어서, 하드마스크(25) 상에 감광막(Photoresist)을 도포하고 노광 및 현상으로 패터닝하여 게이트마스크(26)를 형성한다.Subsequently, a photoresist is applied on the hard mask 25 and patterned by exposure and development to form a gate mask 26.

도 3b에 도시된 바와 같이, 게이트마스크(26)를 식각배리어로 하여 하드마스크(25)를 식각한 후, 텅스텐전극(24)을 식각한다. 이때, 게이트마스크(26)는 텅스텐전극(24) 식각시 소모되어 잔류하지 않으며, 텅스텐전극(24)의 식각이 완료될때까지는 하드마스크(25)가 식각배리어 역할을 한다.As shown in FIG. 3B, after etching the hard mask 25 using the gate mask 26 as an etching barrier, the tungsten electrode 24 is etched. In this case, the gate mask 26 is consumed when the tungsten electrode 24 is etched and does not remain, and the hard mask 25 serves as an etching barrier until the tungsten electrode 24 is etched.

도 3c에 도시된 바와 같이, 전면에 텅스텐전극(24)의 산화방지를 위한 보호막(Sealing layer)으로서 폴리실리콘전극(23)과 유사하게 실리콘을 함유하는 실리콘계열의 보호막(27)을 40∼120Å 두께로 형성한다. 실리콘계열의 보호막(27) 증착시 증착온도를 200∼600℃ 범위로 하므로써 텅스텐전극(24)의 노출된 측벽이 산화되는 것을 방지한다. As shown in FIG. 3C, a silicon-based protective film 27 containing silicon similarly to the polysilicon electrode 23 is used as a sealing layer for preventing oxidation of the tungsten electrode 24 on the front surface thereof. Form to thickness. During deposition of the silicon-based protective film 27, the deposition temperature is in the range of 200 to 600 ° C. to prevent oxidation of the exposed sidewall of the tungsten electrode 24.

실리콘계열의 보호막(27)의 증착은, SiH4/N2의 혼합가스를 사용하며, 도핑가스로서 PH3 가스를 첨가하여 보호막(27) 내에 인(Phosphorous)이 도핑되도록 한다. 따라서, 보호막(27)은 폴리실리콘전극(23)과 동일하게 폴리실리콘막일 수 있다.The deposition of the silicon-based protective film 27 uses a mixed gas of SiH 4 / N 2 and adds PH 3 gas as a doping gas so that phosphorous is doped in the protective film 27. Therefore, the protective film 27 may be a polysilicon film in the same manner as the polysilicon electrode 23.

도 3d에 도시된 바와 같이, 보호막(27)을 전면식각(Blank etchback)으로 식각하여 텅스텐전극(24)과 하드마스크(25)의 측벽에만 잔류시킨다. 따라서, 보호막스페이서(27A)가 형성된다. 이때, 전면식각시 압력은 2∼10mT의 저압(Low pressure)을 사용하고, 식각가스는 Cl2/HBr의 혼합가스에 소량의 산소(O2) 가스를 혼합하여 식각을 진행한다. As shown in FIG. 3D, the passivation layer 27 is etched with a blank etchback to remain only on the sidewalls of the tungsten electrode 24 and the hard mask 25. Thus, the protective film spacer 27A is formed. At this time, the pressure during the front surface etching is used to use a low pressure of 2 ~ 10mT (Low pressure), the etching gas is mixed with a small amount of oxygen (O 2 ) gas to the mixed gas of Cl 2 / HBr to proceed with etching.

보호막스페이서(27A) 형성을 위한 전면식각시 동시에 폴리실리콘전극(23)도 일부 식각되는데, 이때 폴리실리콘전극(23)이 식각될 때 테일 현상을 방지하고자 압력은 2∼10mT의 저압을 사용하고, 식각가스는 브롬화수소 가스와 염소계 가스의 혼합가스(일예, Cl2/HBr)에 소량의 산소(O2) 가스를 혼합하여 식각을 진행한다. 따라서, 폴리실리콘전극(23)은 전면식각후에 300∼400Å의 두께로 잔류한다.At the same time, the polysilicon electrode 23 is partially etched at the same time when the protective layer spacers 27A are formed on the front surface. The etching gas is etched by mixing a small amount of oxygen (O 2 ) gas with a mixed gas of hydrogen bromide gas and chlorine-based gas (for example, Cl 2 / HBr). Accordingly, the polysilicon electrode 23 remains at a thickness of 300 to 400 kPa after the entire surface etching.

전면식각시 보호막(27)과 폴리실리콘전극(23)이 동일하게 실리콘계열의 막질 이므로 식각율 차이가 발생하지 않고, 또한 산소 가스 추가에 따라 폴리머(Polymer)가 지속적으로 제거되며, 그리고 염소계 가스 사용에 따라 측면(Lateral) 식각이 발생한다. 여기서, 염소계 가스 사용에 따라 보호막스페이서(27A)가 스페이서 모양을 그대로 유지하면서 식각이 진행되고, 이로써 텅스텐전극(24)의 측벽부 보호라는 본래의 목적을 달성함과 동시에 하부의 폴리실리콘전극(23)의 테일에 의한 폴리실리콘전극(23)의 원하지 않는 면적 증가를 방지할수 있다. 즉, 염소가스를 사용하면 측면식각을 유도하게 되어 보호막 스페이서(27A) 형성후의 폴리실리콘전극(23)의 일부 식각시 발생되는 테일을 제거하게 된다.Since the protective layer 27 and the polysilicon electrode 23 are the same silicon-based film quality during the entire etching, the etching rate difference does not occur, and the polymer is continuously removed according to the addition of oxygen gas, and the chlorine gas is used. As a result, Lateral etching occurs. Here, etching proceeds while the protective film spacer 27A maintains the spacer shape as the chlorine-based gas is used, thereby achieving the original purpose of protecting the sidewall of the tungsten electrode 24 and at the same time the lower polysilicon electrode 23. It is possible to prevent the unwanted area increase of the polysilicon electrode 23 by the tail. That is, when chlorine gas is used, side etching is induced to remove tails generated during partial etching of the polysilicon electrode 23 after forming the protective layer spacer 27A.

바람직하게, 전면식각시, 식각챔버 내 고주파전력(RF Power)은 탑파워(Top power)와 바텀파워(Bottom power)를 동시에 인가하거나, 또는 탑파워 또는 바텀파워를 독립적으로 인가하며, 이때 탑파워는 100∼1000W, 바텀파워는 0∼100W 범위를 인가한다. 그리고, 산소의 경우 1∼10sccm의 소량을 플로우시키는데, 이처럼 산소가스는 폴리머를 일정 부분 제거하면서 염소계 가스에 의한 실리콘 물질인 보호막(27)과 폴리실리콘전극(23)의 식각을 도와주게 된다.Preferably, during front etching, the RF power in the etching chamber simultaneously applies the top power and the bottom power, or independently applies the top power or the bottom power. Is 100 to 1000W and bottom power is 0 to 100W. In the case of oxygen, a small amount of 1 to 10 sccm is flowed. The oxygen gas helps to etch the protective layer 27 and the polysilicon electrode 23, which are silicon materials by chlorine-based gas, while removing a portion of the polymer.

도 3e에 도시된 바와 같이, 남아있는 폴리실리콘전극(23)을 식각한다. 여기서, 폴리실리콘전극(23) 식각시, 전면식각시와는 다르게 염소계 가스는 제거하고 남아있는 폴리실리콘전극(23)을 브롬화수소가스와 산소가스의 혼합가스(HBr/O2)로 식각하여 게이트 라인을 형성한다.As shown in FIG. 3E, the remaining polysilicon electrode 23 is etched. Here, when etching the polysilicon electrode 23, unlike the front etching, the chlorine-based gas is removed and the remaining polysilicon electrode 23 is etched with a mixed gas of hydrogen bromide gas and oxygen gas (HBr / O 2 ). Form a line.

폴리실리콘전극(23) 식각시, 식각챔버 내 고주파전력(RF Power)은 탑파 워(Top power)와 바텀파워(Bottom power)를 동시에 인가하거나, 또는 탑파워 또는 바텀파워를 독립적으로 인가하며, 이때 탑파워는 100∼1000W, 바텀파워는 0∼100W 범위를 인가한다. 여기서, 바텀파워를 인가하지 않거나 100W까지 낮은 범위를 사용하는 이유는 폴리실리콘 전극(23) 하부의 게이트절연막(22)의 손상을 방지하기 위함이다.When the polysilicon electrode 23 is etched, the RF power in the etching chamber simultaneously applies the top power and the bottom power, or independently applies the top power or the bottom power. Top power is applied in the range of 100 to 1000W, and bottom power is in the range of 0 to 100W. The reason for not applying bottom power or using a low range up to 100W is to prevent damage to the gate insulating film 22 under the polysilicon electrode 23.

그리고, 산소의 경우 1∼10sccm의 소량을 플로우시켜 폴리머를 일정 부분 제거하면서 브롬화수소 가스에 의한 폴리실리콘전극(23)의 식각을 도와주게 된다. 여기서, 산소가스의 첨가에 의해 테일 현상이 없는 수직프로파일의 형성이 더욱 증가된다. In the case of oxygen, a small amount of 1 to 10 sccm is flowed to help the etching of the polysilicon electrode 23 by hydrogen bromide gas while removing a portion of the polymer. Here, the formation of a vertical profile without a tail phenomenon is further increased by the addition of oxygen gas.

상술한 실시예에 따르면, 보호막으로 실리콘계열을 증착하고, 이를 전면식각하여 보호막스페이서(27A)를 형성할 때 테일 현상을 억제하기 위하여 측면식각을 유도하므로써 폴리실리콘전극(23)의 테일현상을 방지하여 불필요한 면적 증가를 방지한다.According to the above-described embodiment, the silicon phenomenon is deposited as a protective film, and the entire surface is etched to form the sidewall etching to suppress the tail phenomenon when forming the protective film spacer 27A, thereby preventing the tail phenomenon of the polysilicon electrode 23. To avoid unnecessary area increase.

상술한 실시예에서는 플라나 트랜지스터의 폴리메탈게이트 형성 방법에 대해 설명하였으나, 본 발명은 리세스채널을 갖는 리세스게이트, 벌브형 리세스채널을 갖는 벌브형 리세스게이트, 핀펫, 새들형 핀펫에서 폴리메탈게이트를 적용하는 경우에도 적용이 가능하다.In the above-described embodiment, a method of forming a polymetal gate of a planar transistor has been described. However, the present invention relates to a recess gate having a recess channel, a bulb-type recess gate having a bulb-type recess channel, a finpet, and a saddle fin-pet. It is also possible to apply a metal gate.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 메탈전극의 측벽부 보호를 위한 보호막을 폴리실리콘전극과 유사한 실리콘계열의 막으로 형성하므로써, 폴리실리콘전극의 식각시 발생하는 테일현상을 방지하여 후속 공정에서의 콘택오픈마진을 충분히 확보할 수 있는 효과가 있다.The present invention described above forms a protective film for protecting the sidewall portion of the metal electrode with a silicon-based film similar to the polysilicon electrode, thereby preventing tail phenomenon generated during etching of the polysilicon electrode, thereby sufficiently maintaining contact open margin in a subsequent process. There is an effect that can be secured.

Claims (11)

반도체기판 상에 게이트절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate; 상기 게이트절연막 상에 폴리실리콘전극과 메탈전극을 적층하는 단계;Stacking a polysilicon electrode and a metal electrode on the gate insulating film; 상기 메탈전극을 식각하는 단계;Etching the metal electrode; 상기 메탈전극을 포함한 전면에 실리콘계열의 보호막을 형성하는 단계;Forming a silicon-based protective film on the entire surface including the metal electrode; 적어도 염소가스를 함유하는 혼합가스를 이용하여 상기 보호막을 선택적으로 식각하므로써 상기 메탈전극의 측벽에 보호막스페이서를 형성하는 단계; 및Forming a protective film spacer on the sidewall of the metal electrode by selectively etching the protective film using a mixed gas containing at least chlorine gas; And 상기 폴리실리콘전극을 식각하는 단계Etching the polysilicon electrode 를 포함하는 반도체소자의 게이트 형성 방법.Gate forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 보호막은, 상기 폴리실리콘전극과 동일하게 폴리실리콘막으로 증착하는 반도체소자의 게이트 형성 방법.The protective film is a gate forming method of a semiconductor device which is deposited as a polysilicon film in the same manner as the polysilicon electrode. 제2항에 있어서,The method of claim 2, 상기 보호막 증착시, 증착온도를 200∼600℃ 범위로 하는 반도체소자의 게이트 형성 방법.The method of forming a gate of the semiconductor device to the deposition temperature in the range of 200 ~ 600 ℃ during the protective film deposition. 제3항에 있어서,The method of claim 3, 상기 보호막 증착시, SiH4/N2의 혼합가스를 사용하며, 도핑가스로서 PH3 가스를 첨가하는 반도체소자의 게이트 형성 방법.When the protective film is deposited, a mixed gas of SiH 4 / N 2 is used, and a PH 3 gas is added as a doping gas. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 보호막의 식각시 혼합가스는 HBr/O2/Cl2의 혼합가스로 진행하고, 상기 폴리실리콘전극의 식각은 HBr/O2의 혼합가스로 진행하는 반도체소자의 게이트 형성 방법.The mixed gas during the etching of the protective film proceeds with a mixed gas of HBr / O 2 / Cl 2 , the etching of the polysilicon electrode proceeds with a mixed gas of HBr / O 2 . 제5항에 있어서,The method of claim 5, 상기 산소가스는 1∼10sccm의 유량으로 플로우시키는 반도체소자의 게이트 형성 방법.And the oxygen gas flows at a flow rate of 1 to 10 sccm. 제5항에 있어서,The method of claim 5, 상기 보호막의 식각과 상기 폴리실리콘전극의 식각시 각각,When etching the protective film and etching the polysilicon electrode, 2∼10mT의 저압(Low pressure)을 사용하는 반도체소자의 게이트 형성 방법.A method for forming a gate of a semiconductor device using a low pressure of 2 to 10mT. 제5항에 있어서,The method of claim 5, 상기 보호막의 식각과 상기 폴리실리콘전극의 식각시 각각,When etching the protective film and etching the polysilicon electrode, 식각챔버 내 고주파전력(RF Power)은 탑파워(Top power)와 바텀파워(Bottom power)를 동시에 인가하거나, 또는 탑파워 또는 바텀파워를 독립적으로 인가하는 반도체소자의 게이트 형성 방법.A method of forming a gate of a semiconductor device in which the RF power in the etching chamber simultaneously applies the top power and the bottom power, or independently applies the top power or the bottom power. 제8항에 있어서,The method of claim 8, 상기 탑파워는 100∼1000W를 인가하고, 상기 바텀파워는 0∼100W 범위를 인가하는 반도체소자의 게이트 형성 방법.The top power is applied to 100 ~ 1000W, the bottom power is a gate forming method of a semiconductor device to apply a range of 0 ~ 100W. 제5항에 있어서,The method of claim 5, 상기 보호막 식각후 상기 폴리실리콘전극은 300∼400Å의 두께로 잔류하는 반도체소자의 게이트 형성 방법.And forming the polysilicon electrode after the protective layer is etched. 제1항에 있어서,The method of claim 1, 상기 메탈전극은, 텅스텐전극인 반도체소자의 게이트 형성 방법.And the metal electrode is a tungsten electrode.
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