KR100817559B1 - 플라즈마 디스플레이 패널 - Google Patents

Abstract

본 발명은 플라즈마 디스플레이 패널에 관한 것으로서, 플라즈마 디스플레이 패널의 상부기판에는 제1, 제2 전극으로 구성되고 상기 제1, 제2 전극 각각이 투명전극 및 버스전극으로 구성된 유지전극과 콘트라스트 향상을 위한 제1, 제2 블랙 매트릭스가 형성되며, 플라즈마 디스플레이 패널의 방전셀 내의 버스전극 사이의 거리와 격벽간의 거리의 비가 일정범위내에 존재하도록 선택하여 상기 패널을 설계함으로써 휘도가 증가하고 패널 커패시턴스를 감소되는 효과가 있다.

플라즈마 디스플레이 패널, 블랙 매트릭스, 전극간 거리

Description

플라즈마 디스플레이 패널{Plasma Display Panel}

도 1는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 도시한 도이고,

도 2은 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동시키는 방법에 대한 일실시예를 타이밍도로 도시한 도이고,

도 3는 분할된 하나의 서브필드에 대해, 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 타이밍도로 도시한 도이고,

도 4 은 본 발명에 따른 플라즈마 디스플레이 패널에 대한 일실시예를 사시도로 도시한 도이고,

도 5는 본 발명에 따른 분리형 BM이 포함된 패널의 단면적을 도시한 도이고.

도 6는 본 발명에 의한 패널의 단면을 간략히 도시한 도이고,

도 7는 격벽간 거리와 전극간 거리의 비율에 대한 실시예를 도시한 도.

<도면의 주요 부분에 관한 부호의 설명>

10 : 상부기판 11 : 스캔전극

12 : 서스테인 전극 11, 12 : 유지전극

11a, 12a : 투명전극 11b, 12b : 버스전극

11c, 12c : 제2 블랙 매트릭스 13 : 상부 유전층

14 : 보호층 15 : 제1 블랙 매트릭스

20 : 하부기판 21 : 격벽

22 : 데이터 전극 23 : 형광층

24 : 하부 유전층

본 발명은 플라즈마 디스플레이 패널에 대한 것으로, 특히 블랙매트릭스와 전극이 분리된 구조에서의 전극간 거리에 대한 것이다.

일반적으로 플라즈마 디스플레이 장치(Plasma Display Device)는 방전공간에 설치된 전극들에 소정의 전압을 인가하여 방전을 일으키고, 가스 방전시 발생하는 플라즈마가 형광체를 여기 시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하는 장치로써, 대형화 및 경량화와 평면 박형화가 용이하고, 상하 좌우로 넓은 시야각을 제공하며, 풀컬러 및 고위도를 구현하는 것이 가능하다는 장점이 있다. 이때, 플라즈마 디스플레이 장치는 방전을 통해 화상이 구현되는 플라즈마 디스플레이 패널(Plasma Display Panel)과 패널을 구동시키기 위한 구동장치를 포함한다.

플라즈마 디스플레이 패널은 투명전극과 투명전극 상에 형성된 버스전극으로 구성된 복수의 유지전극이 배열되는 상부기판과, 복수개의 방전공간 즉, 셀을 형성시키기 위한 격벽이 배열되고 유지전극과 교차되는 다수의 데이터 전극이 배열되는 하부기판을 포함한다.

유지전극은 버스전극과 투명전극으로 구분된다. 버스전극은 방전시 효율을 높이기 위해 셀 내 버스전극간 거리를 최대로 하게 되며, 이로 인해 격벽과 인접하게 된다. 이때, 버스전극과 격벽은 커패시터의 기능을 하게 되며 전압축적으로 인해 패널 커패시턴스가 증가한다. 또한, 패널 커패시턴스의 증가로 인해 무효전류의 소모가 증가하게 되는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 버스전극과 블랙 매트릭스를 분리시키고, 상부기판과 하부기판 사이의 패널 캐패시턴스를 감소시키기 위한 전극간의 거리의 비를 설정하는데 그 목적이 있다.

상기한 과제를 해결하기 위한 본 발명에 따른 플라즈마 디스플레이 패널은 상부기판, 상기 상부기판에 형성된 제1 ,제2 전극, 상기 상부기판에 대향하여 배치된 하부기판, 상기 제1, 제2 전극에 교차하는 방향으로 배열된 제3 전극 및 격벽이 형성된 상기 하부기판을 포함하는 패널에 있어서, 상기 제1 , 제2 전극 각각이 투명전극 및 버스전극으로 구성되고, 상기 상부기판에 형성되는 블랙 매트릭스는 상 기 격벽과 중첩되는 위치에 형성되는 제1 블랙 매트릭스와, 상기 투명전극과 상기 버스전극 사이에 형성되는 제2 블랙 매트릭스로 구성되는 것을 특징으로 한다.

또한, 상기 버스전극은 상기 격벽과 소정의 거리만큼 이격되고, 상기 상부기판에 형성되는 블랙 매트릭스는 상기 격벽과 중첩되는 위치에 형성되는 제1 블랙 매트릭스와, 상기 투명전극과 상기 버스전극 사이에 형성되는 제2 블랙 매트릭스로 구성되는 것을 특징으로 한다.

상기 제2 블랙 매트릭스는 상기 버스전극과 중첩되어 상기 투명전극상에 형성되고, 상기 제1 블랙 매트릭스의 폭은 상기 제2 블랙 매트릭스의 폭보다 넓게 형성되고, 상기 제1 블랙 매트릭스와 상기 제2 블랙 매트릭스는 소정의 거리만큼 이격되는 것을 특징으로 한다.

상기 제1, 제2 전극의 상기 두 버스전극간 최외측 거리를 a라 하고, 대향되는 상기 두 격벽의 내측상단모서리간 거리를 b라 할때, 상기 a와 b는 0.5 < a/b < 1 범위를 갖는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하면 다음과 같다.

도 1은 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 도시한 것이다. 도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널은 제1 , 제2 전극중 어느 하나인 스캔전극과 다른 하나인 서스테인 전극, 그리고 제3 전극인 데이터 전극의 각각 교차되는 교차부에서의 방전을 통해 화상을 구현한다. 이때, 플라즈마 디스플레이 패널을 구성하는 복수의 방전셀들은 매트릭스 형태로 배치되는 것이 바람 직하다.

복수의 방전셀들은 각각 스캔 전극 라인(Y1 내지 Ym), 서스테인 전극 라인(Z1 내지 Zm) 및 어드레스 전극 라인(X1 내지 Xn)의 교차부에 마련된다. 스캔 전극 라인(Y1 내지 Ym)은 순차적으로 구동되고, 서스테인 전극 라인(Z1 내지 Zm)은 공통적으로 구동된다. 어드레스 전극라인(X1 내지 Xn)은 기수 번째 라인들과 우수 번째 라인들로 분할되어 구동한다.

도 1에 도시된 전극 배치는 본 발명에 따른 플라즈마 패널의 전극 배치에 대한 일실시예에 불과하므로, 본 발명은 도 1에 도시된 플라즈마 디스플레이 패널의 전극 배치 및 구동 방식에 한정되지 아니한다. 예컨데, 스캔 전극 라인(Y1 내지 Ym)들 중 2 개의 스캔 전극 라인이 동시에 구동되는 듀얼 스캔(dual scan) 방식도 가능하며, 듀얼 스캔시 어드레스 전극라인(X1 내지 Xn)은 중앙에서 상하로 분할되어 형성되는 것이 특징이다. 이때, 전극라인이 상하로 분리됨으로써 화면에 미세한 단차가 발생하는 등의 문제점을 방지하기 위해 상하로 분할된 어드레스 전극라인(X1 내지 Xn)간의 거리를 70~200㎛의 범위내로 형성되는 것이 바람직하다.

도 2은 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동시키는 방법에 대한 일실시예를 타이밍도로 도시한 것이다. 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정 개수, 예컨대 8개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ...SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 서스테인 구간(S1, ..., S8)로 분할된다.

각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극(X)에 데이터 신호가 인가되고, 각 스캔 전극(Y)에 상응하는 스캔 펄스가 순차적으로 인가된다.

각 서스테인 구간(S1, ...,S8)에서는, 스캔 전극(Y)과 서스테인 전극(Z)에 서스테인 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 생성된 벽전하로 방전셀에서 서스테인 방전을 일으킨다.

플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 서스테인 방전 구간(S1, ..., S8)내의 서스테인 방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 서스테인 펄스의 수가 할당될 수 있다. 예를 들어 133계조의 휘도를 얻기 위해서는, 서브필드1 구간, 서브필드3 구간 및 서브필드8 구간 동안 셀들을 어드레싱하여 서스테인 방전하면 된다.

각 서브필드에 할당되는 서스테인 방전 수는, APC(Automatic Power Control)단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 즉, 도 2에서는 한 프레임을 8개의 서브필드로 분할하는 경우를 예로 들어 설명하였으나 본 발명은 그에 한정되지 아니하며, 한 프레임을 형성하는 서브필드의 수를 설계사양에 따라 다양하게 변형하는 것이 가능하다. 예를 들어, 한 프레임을 12 또는 16 서브필드 등과 같이, 8 서브필드 이상으로 분할하여 플라즈마 디스플레이 패널을 구동시킬 수 있다.

또한 각 서브필드에 할당되는 서스테인 방전 수는 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대, 서브필드 4에 할당된 계조도 를 8에서 6으로 낮추고, 서브필드6에 할당된 계조도를 32에서 34로 높일 수 있다.

도 3는 분할된 하나의 서브필드에 대해, 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 타이밍도로 도시한 것이다.

서브필드는 스캔 전극들(Y) 상에 정극성 벽전하를 형성하고 서스테인 전극들(Z) 상에 부극성 벽전하를 형성하기 위한 프리 리셋(prereset) 구간, 프리 리셋 구간에 의해 형성된 벽전하 분포를 이용하여 전 화면의 방전셀들을 초기화하기 위한 리셋(reset) 구간, 방전셀을 선택하기 위한 어드레스(address) 구간 및 선택된 방전셀들의 방전을 유지시키기 위한 서스테인(sustain) 구간을 포함한다.

리셋 구간은 셋업(setup) 구간 및 셋 다운(setdown) 구간으로 이루어지며, 셋업 구간에서는 모든 스캔 전극으로 전압이 점차적으로 상승하는 전압상승파형이 동시 인가되어 모든 방전셀에서 미세 방전이 발생되고, 이에 따라 벽전하가 생성된다. 셋다운 구간에는 전압상승파형의 피크 전압보다 낮은 정극성 전압에서 전압이 하강하는 전압하강파형이 모든 스캔 전극(Y)으로 동시에 인가되어 모든 방전셀에서 소거방전이 발생되고, 이에 따라 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요 전하를 소거시킨다.

어드레스 구간에는 스캔 전극으로 부극성의 스캔 신호(scan)가 순차적으로 인가되고, 이와 동시에 상기 어드레스 전극(X)으로 정극성의 데이터 신호(data)가 인가된다. 이러한 상기 스캔 신호(scan)와 데이터 신호(data) 간의 전압 차와 상기 리셋 구간 동안 생성된 벽전압에 의해 어드레스 방전이 발생 되어 셀이 선택된다. 한편, 상기 셋다운 구간과 어드레스 구간 동안에 상기 서스테인 전극에는 서스테인 전압(Vs)을 유지하는 신호가 인가된다.

상기 서스테인 구간에는 스캔 전극과 서스테인 전극에 교번적으로 서스테인 펄스가 인가되어 스캔 전극과 서스테인 전극 사이에 방전이 발생된다.

도 3에 도시된 구동 파형들은 본 발명에 따른 플라즈마 디스플레이 패널을 구동시키기 위한 신호들에 대한 일실시예로서, 도 3에 도시된 파형들에 의해 본 발명은 한정되지 아니한다. 예컨데, 프리 리셋 구간이 생략될 수 있으며, 도 3에 도시된 구동 신호들의 극성 및 전압 레벨은 필요에 따라 변경이 가능하며, 서스테인 방전이 완료된 후에 벽전하 소거를 위한 소거 신호가 서스테인 전극에 인가될 수도 있다. 또한, 서스테인 신호가 스캔 전극(Y)과 서스테인(Z) 전극 중 어느 하나에만 인가되어 서스테인 방전을 일으키는 싱글 서스테인(single sustain) 구동도 가능하다.

이와 같은 구동파형이 공급되는 패널은 다음의 도 4에 도시된 바와 같이 구성되어 있다.

도 4 은 본 발명에 따른 플라즈마 디스플레이 패널에 대한 일실시예를 사시도로 도시한 것이다. 도 4 에 도시된 바와 같이, 플라즈마 디스플레이 패널은 상부기판(10) 상에 형성되는 유지 전극 쌍인 스캔 전극(11) 및 서스테인 전극(12), 하부기판(20) 상에 형성되는 어드레스 전극(22)을 포함한다.

유지 전극 쌍(11, 12) 각각은 통상 인듐틴옥사이드(Indium-Tin-Oxide;ITO)로 형성된 투명전극(11a, 12a)과 버스 전극(11b, 12b)을 포함하여 구성되며, 버스 전극(11b, 12b)은 은(Ag), 크롬(Cr) 등의 금속 또는 크롬/구리/크롬(Cr/Cu/Cr)의 적 층형이나 크롬/알루미늄/크롬(Cr/Al/Cr)의 적층형으로 형성될 수 있다. 버스 전극(11b, 12b)은 투명전극(11a, 12a) 상에 형성되어, 저항이 높은 투명전극(11a, 12a)에 의한 전압 강하를 줄이는 역할을 한다. 이때, 스캔전극과 서스테인 전극 방전시, 방전 효율을 극대화하기 위한 투명전극(11a, 12a)간 거리는 90㎛ 내지 150㎛의 범위인 것이 바람직하다.

또한, 상부 기판(10)에는 외부에서 발생하는 외부광을 흡수하여 반사를 줄여주는 광차단의 기능과 상부 기판(10)의 퓨리티(Purity) 및 콘트라스트를 향상시키는 기능을 하는 블랙 매트릭스(Black Matrix, BM)가 배열된다.

이때, 상부 기판(10)에 형성되는 블랙 매트릭스는 격벽(21)과 중첩되는 위치에 형성되는 제1 블랙 매트릭스(15)와, 투명전극(11a, 12a)과 버스전극(11b, 12b)사이에 형성되는 제2 블랙 매트릭스(11c, 12c)로 구성된다. 이때, 상기 제1 , 제 2 블랙 매트릭스(15, 11c, 12c)로 분리되어 형성되는 블랙 매트릭스를 분리형 BM이라 정의하며, 제2 블랙 매트릭스(11c, 12c)는 전극 사이에 층을 이루어 형성되기 때문에 블랙층 또는 블랙 전극층이라고도 한다.

스캔 전극(11)과 서스테인 전극(12)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(15)이 적층된다. 상부 유전체층(14)에는 가스방전 이온화 가스(플라즈마)가 발생되는 하전입자들이 축적된다. 보호막(15)은 가스 방전시 발생된 하전입자들의 스피터링으로부터 상부 유전체층(14)을 보호하고, 2차 전자의 방출 효율을 높이게 된다. 또한, 보호막(15)은 통상 산화마그네슘(MgO)이 이용된다.

이때, 어드레스 전극(22)은 스캔 전극(11) 및 서스테인 전극(12)과 교차되는 방향으로 형성된다. 또한, 어드레스 전극(22)이 형성된 하부기판(20) 상에는 하부 유전체층(24)과 격벽(21)이 형성되며, 하부 유전체층(24)과 격벽(21)의 표면에는 형광체층(23)이 형성된다.

격벽(21)은 상부기판(10)의 유지전극(11, 12)의 방향과 같은 방향으로 형성된 가로 격벽(21b)과, 가로격벽의 형성방향과 다른 방향으로 형성된 세로 격벽(21a)이 폐쇄형으로 형성되어 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다.

또한, 형광체층(23)은 가스 방전시 발생된 자외선에 의해 발광되어 적색(R), 녹색(G) 또는 청색(B) 중 어느 하나의 가시광을 발생하게 된다. 여기서, 상부/하부 기판(10, 20)과 격벽(21) 사이에 마련된 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.

도 4에 도시된 구조는 본 발명에 따른 플라즈마 패널의 구조에 대한 일실시예에 불과하므로, 본 발명은 도 4에 도시된 플라즈마 디스플레이 패널 구조에 한정되지 아니한다. 예컨대, 본 발명에 따른 플라즈마 디스플레이 패널은 유지 전극 쌍(11, 12) 각각이 ITO로 이루어진 투명 전극(11a, 12a)을 포함하지 않고 버스 전극(11b, 12b)만을 포함하는 ITO-less 구조일 수도 있으며, 유지 전극 쌍(11, 12) 각각이 둘 이상의 전극 라인을 포함하여 구성될 수도 있으며, 그 이외의 전극들을 더 포함하는 구조도 가능하다.

이와 같은 구조를 가진 플라즈마 디스플레이 패널에서, 도 4에서 설명한 블 랙 매트릭스를 상세히 설명하면 다음의 도 5a 및 도 5b와 같다.

도 5a는 본 발명에 따른 분리형 BM이 포함된 패널의 단면적을 도시한 도이고, 도 5b는 도 5a를 간략화한 도이다.

분리형 BM은 분리된 제1 , 제2 블랙 매트릭스(15, 11c, 12c) 사이로 방전에 의해 생성된 빛이 패널 외부로 발산 가능하여 휘도가 증가된다. 이때, 패널의 휘도는 방전셀 내에서 발생한 빛이 외부로 많이 방출될수록 증가하며, 방전셀 내의 전극간 거리는 빛의 방출량과 비례한다. 이와 같이, 전극간의 거리가 멀어질수록 패널의 휘도는 증가하게 된다.

또한, 방전공간내에 버스전극(11b, 12b)이 위치하여 격벽(21)과 버스전극(11b, 12b)간의 패널 커패시턴스가 감소된다. 즉, 격벽(21)과 버스전극(11b, 12b)은 커패시터의 기능을 하여 패널 커패시턴스가 발생하며, 이때 발생하는 패널 커패시턴스는 격벽(21)과 버스전극(11b, 12b)과의 거리에 반비례한다. 이와 같이, 격벽(21)과 버스전극(11b, 12b)간의 거리가 멀어질수록 상기 패널 커패시턴스는 감소한다.

본 발명의 분리형 BM에서는 패널 커패시턴스는 감소되고 휘도는 증가하며 격벽(21)과 버스전극(11b, 12b)과의 최적의 거리비를 도 6, 도 7a 및 도 7b를 참조하여 제시하기로 한다.

도 6는 본 발명에 의한 패널의 단면을 간략히 도시한 도이다.

버스전극(11b, 12b)간 최외측 거리를 a라 하고, 대향되는 격벽(21)의 내측상단모서리(50)간 거리를 b라 한다.

이때, 내측상단모서리(50)는 격벽(21)의 내측 최상단부의 각이 있는 부분을 가리키며, 격벽(21)의 형태가 일정하게 형성되는 것이 아니므로, 예를 들어 반원형 또는 상단부가 반원형인 원기둥과 같이 각을 정할 수 없는 경우 버스전극(11b, 12b) 외측과 가장 가까운 곳을 내측상단모서리로 정한다. 즉, 본 발명의 실시예에 따르면 버스전극(11b, 12b)은 격벽(21) 사이의 방전 공간 내부에 위치하되, 격벽(21)과 거리가 가장 가까운 내측상단모서리(50)와 중첩되지 않는다.

이때, 상기 내측상단모서리(50)를 버스전극(11b, 12b) 외측과 가장 가까운 곳으로 정한 것은 본 발명이 버스전극(11b, 12b)과 격벽(21)과의 간격을 조절하여 패널 커패시턴스를 감소시키는 것이기 때문이다.

이때, 격벽(21)과 버스전극(11b, 12b)사이의 거리만을 설정하게 되면, 격벽(21)간 거리가 변화될 경우 결과가 달라질 수 있으므로 본 발명은 격벽(21)간 거리와 버스전극(11b, 12b)간 거리의 비로 결과가 일정하도록 하였다.

도 7a는 격벽간 거리에 대한 전극간 거리의 비율에 대한 패널 커패시턴스의 변화를 도시한 도이고, 도 7b는 격벽간 거리에 대한 전극간 거리의 비율에 대한 휘도의 변화이다.

도 7a에 도시된 바와 같이 패널 커패시턴스는 격벽(21)간 거리에 대한 버스전극(11b, 12b)간 거리의 비율(a/b)이 1.2에서 1.0사이에서 급감하고 그 외의 부분은 거의 변화가 없는 것을 알 수 있다. 또한 도 7b에 도시된 바와 같이 휘도는 격벽(21)간 거리에 대한 버스전극(11b, 12b)간 거리의 비율이 증가할수록 휘도는 높아지는 것을 알 수 있으며, 상기 비율(a/b)이 0.5 이상일 때 급증하는 것을 알 수 있다.

이와 같이, 휘도와 패널 커패시턴스에 대한 그래프를 통해 격벽(21)간 거리에 대한 버스전극(11b, 12b)간 거리의 비율이 0.5 < a/b < 1 이면, 휘도와 패널 커패시턴스에 대한 효율이 가장 높은 것을 알 수 있다.

즉, 상기 비율이 0.5 < a/b <1 일 때, 휘도가 높으면서 패널 커패시턴스를 감소시키는 것이 가능하다.

이상과 같이 본 발명에 의한 플라즈마 디스플레이 패널을 예시된 도면을 참조로 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 한정되지 않고, 기술사상이 보호되는 범위 이내에서 응용될 수 있다.

상기와 같이 구성되는 본 발명에 따른 플라즈마 디스플레이 패널은 제1 블랙 매트릭스와 제2 블랙 매트릭스가 분리된 분리형 BM구조로 형성됨에 따라 콘트라스트가 향상되는 효과가 있고, 휘도를 증가시킴과 동시에 패널 커패시턴스를 저하시킴으로써 무효전류가 감소되는 효과가 있다. 이로써, 스캔펄스가 인가되는 어드레스 시간이 감소되어 상대적으로 화상이 표시되는 서스테인 기간을 더 길게 확보할 수 있다는 효과가 있다.

Claims (11)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 제1 전극과 제2 전극이 형성된 상부기판;

   상기 제1, 2 전극과 교차되도록 제3 전극이 형성되고, 상기 상부기판과 패향하여 배치된 하부기판; 및

   상기 상부기판과 상기 하부기판 사이에서 방전 셀을 구획하는 격벽을 포함하는 플라즈마 디스플레이 패널에 있어서,

   상기 제1, 2 전극은 각각 투명전극 및 버스전극을 포함하고 상기 격벽의 상단부와 이격되어 상기 방전 셀 내부에 형성되고,

   상기 격벽의 상단부와 중첩되는 위치에 형성되는 제1 블랙 매트릭스; 및

   상기 제1, 2 전극의 상기 투명전극과 상기 버스전극 사이에 형성되는 제2 블랙 매트릭스를 포함하고,

   상기 제1, 2 전극의 상기 두 버스전극간 최외측 거리를 a라 하고, 대향되는 상기 두 격벽의 내측상단모서리간 거리를 b라 할때,

   상기 a와 b는,

   0.5 < a/b < 1 의 범위를 갖는 플라즈마 디스플레이 패널.
6. 제 5항에 있어서, 상기 제2 블랙 매트릭스는,

   상기 버스전극과 중첩되어 상기 투명전극 상에 형성되는 플라즈마 디스플레이 패널.
7. 제 5항에 있어서, 상기 제1 블랙 매트릭스의 폭은,

   상기 제2 블랙 매트릭스의 폭보다 넓게 형성된 플라즈마 디스플레이 패널.
8. 제 5항에 있어서, 상기 제1, 2 블랙 매트릭스는,

   수평 방향으로 이격되는 플라즈마 디스플레이 패널.
9. 삭제
10. 삭제
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