KR100816938B1

KR100816938B1 - 네트워크 패킷 프로세싱을 위해 프로토콜 제어 블록을보호하기 위한 방법 및 시스템

Info

Publication number: KR100816938B1
Application number: KR1020067009091A
Authority: KR
Inventors: 라메쉬쿠마르 일리칼
Original assignee: 인텔 코오퍼레이션
Priority date: 2003-11-12
Filing date: 2004-10-29
Publication date: 2008-03-25
Also published as: DE602004010424D1; ATE379917T1; EP1683321B1; US20050100042A1; WO2005050949A1; DE602004010424T2; CN1879385A; KR20060116203A; TW200518529A; EP1683321A1; CN1879385B; TWI269559B

Abstract

네트워크 패킷 프로세싱을 위해 프로토콜 제어 블록을 프리페치(pre-fetch) 하기 위한 방법 및 시스템이 설명된다. 본 방법은 패킷을 수신하는 단계, 그 패킷과 연관된 PCB(protocol control block)를 캐시로 프리페치하는 단계, 프로세싱을 위해 그 패킷을 큐잉(queuing)하는 단계, 및 프로세싱 유닛이 그 패킷을 처리할 준비가 되었을 때 캐시에서 해당 PCB를 검색하는 단계를 포함한다.

네트워크 패킷 프로세싱, PCB(protocol control block), 메모리 대기 시간, 캐시, 프리페치

Description

네트워크 패킷 프로세싱을 위해 프로토콜 제어 블록을 보호하기 위한 방법 및 시스템{METHOD AND SYSTEM TO PROTECT A PROTOCOL CONTROL BLOCK FOR NETWORK PACKET PROCESSING}

본 발명의 실시예들은 네트워크 패킷 프로세싱 분야와 관련되고, 더 자세하게는 네트워크 패킷 프로세싱을 위해 프로토콜 제어 블록을 프리페치(pre-fetching) 하는 것에 관련된다.

네트워크 디바이스에 패킷이 도착할 때, NIC(network interface card)는 패킷을 취해서 메인 메모리에 저장한다. 그 후 NIC는 그 패킷에 대해 CPU(central processing unit)에 통지하기 위해 인터럽트를 전송할 수 있다. 그 후 인터럽트 유닛은 그 인터럽트의 목적지를 검사하고 NIC로부터의 추가 인터럽트들을 디스에이블하고, 소프트웨어 인터럽트(software interrupt)를 개시하고, 프로세싱을 위해 패킷을 큐잉(queuing)할 수 있다. 프로세싱 유닛이 패킷을 처리할 준비가 되었을 때, 그 패킷이 속하는 접속이 식별된다. 이것은 그 패킷과 연관된 PCB(Protocol Control Block)을 페치하는 것을 수반할 수 있다. PCB가 페치된 후, CPU는 패킷의 프로세싱을 시작할 수 있다. 프로세싱 유닛이 패킷을 처리할 준비가 되었을 때 PCB를 페치함으로부터 발생한 메모리 대기시간은 네트워크 디바이스의 성능을 감소 시킨다. 네트워킹 속도들이 증가할수록, 이러한 메모리 대기 시간은 성능 및 처리량에 대해서 증가하는 문제가 된다.

본 발명은 본 발명의 실시예들을 예시하기 위해 사용된 첨부 도면들 및 다음의 설명을 참고함으로써 가장 잘 이해될 수 있을 것이다.

도 1은 본 발명을 포함하는 시스템의 일반화된 일 실시예를 예시하는 블록도이다.

도 2는 본 발명의 일 실시예에 따른, 본 발명을 포함하는 예시적인 시스템을 예시하는 블록도이다.

도 3은 본 발명의 일 실시예에 따른 방법을 예시하는 흐름도이다.

도 4는 본 발명의 소정의 양태들이 실시될 수 있는 적합한 컴퓨팅 환경을 예시하는 블록도이다.

네트워크 패킷 프로세싱을 위해 PCB를 프리페치하기 위한 시스템 및 방법의 실시예들이 설명된다. 다음의 설명에서, 다수의 특정한 세부사항들이 개시된다. 그러나 본 발명의 실시예들이 이러한 특정한 세부사항들없이 실시될 수 있다는 것이 이해된다. 다른 경우들에서, 본 설명의 이해를 모호하게 하지 않기 위해 공지의 회로들, 구조들 및 기술들은 상세하게 보여지지 않았다.

본 명세서 전체에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조는 그 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 한 실시예에 포함된다는 것을 의미한다. 그러므로, 본 명세서 전체에 걸쳐 다양한 곳에서의 "일 실시예에서" 또는 "실시예에서"라는 표현들의 출현은 반드시 모두 동일한 실시예에 관한 것은 아니다. 더욱이, 특정한 특징들, 구조들, 또는 특성들은 하나 또는 그 이상의 실시예들에서 임의의 적합한 방식으로 결합될 수 있다.

도 1을 참조하면, 블록도가, 본 발명의 일 실시예를 따르는 시스템(100)을 예시한다. 본 기술분야의 당업자들은 시스템(100)이 도 1에 보여진 구성 요소들보다 많은 구성 요소들을 포함할 수 있다는 것을 이해할 것이다. 그러나 본 발명을 실시하기 위한 예시적인 실시예를 개시하기 위해 이러한 일반적인 종래의 구성 요소들 모두가 반드시 도시될 필요는 없다.

시스템(100)은 네트워크로부터 패킷들을 수신하기 위한 수신 유닛(102)을 포함한다. 일 실시예에서, 패킷들은 TCP/IP(Transmission Control Protocol) 규격을 따라 전달될 수 있다. 특정한 일련의 패킷들은 "접속(connection)" 또는 "패킷 흐름(packet flow)" 이라고 불릴 수 있다. 접속의 컨텍스트(context)는 PCB라고 알려진 구조에 저장될 수 있다. 이러한 컨텍스트는 그 접속의 소스 IP 주소, 목적지 IP 주소, 소스 포트, 목적지 포트, 및/또는 프로토콜 유형에 의해 고유하게 식별될 수 있다. 수신 유닛(102)에서 수신된 각 패킷에 대해, 패킷과 연관된 PCB는 메모리로부터 검색될 필요가 있을 수 있다.

전송 및 수신된 각 패킷에 대하여 메모리로부터 PCB를 액세스하는 것은 메모리 대기 시간 및 대역폭 문제들과 연관되어 왔다. 이러한 문제들을 감소시키기 위해, 프리페치 유닛(104)은 수신된 패킷과 연관된 PCB를 프로세싱 유닛(106)의 캐시(108)로 프리페치한다. 그 후 패킷은 프로세싱을 위해 큐잉된다. 프로세싱 유닛(106)이 패킷을 처리할 준비가 되었을 때, PCB는 해당 캐시(108)에서 검색될 수 있다. 그리하여, 프로세싱 유닛이 패킷을 처리할 준비가 되었을 때 PCB를 페치하는 경우 메모리 대기 시간은 감소한다.

일 실시예에서, 프리페치 유닛(104)는 패킷 헤더 정보를 캐시(108)로 프리페치할 수도 있다. 프로세싱 유닛(106)이 패킷을 처리할 준비가 되었을 때, 패킷의 헤더 정보는 캐시(108)로부터 검색될 수 있고 그 후 그 패킷은 처리될 수 있다.

도 2는 본 발명의 일 실시예에 따른, 본 발명을 포함하는 예시적인 시스템을 나타낸다. 이러한 실시예에서, NIC(202)는 네트워크로부터 패킷들을 수신한다. 패킷은 메모리 컨트롤러(212)를 통해 메인 메모리(214)에 저장된다. NIC(202)는 206, 208 또는 210과 같은 프로세싱 유닛에게 그 패킷에 대해 통지하기 위해 인터럽트를 전송한다. ISR(interrupt service rotate) 유닛과 같은 인터럽트 유닛(204)은, 인터럽트의 목적지를 검사하고, NIC로부터의 추가 인터럽트들을 디스에이블하고, 소프트웨어 인터럽트를 개시하고, 프로세싱을 위해 패킷을 큐잉한다. 일 실시예에서, DPC(deferred procedure call)를 큐잉함에 의해 패킷이 프로세싱을 위해 큐잉된다. 이 때, 그 패킷과 연관된 PCB의 프리페치가 개시될 수 있다. 패킷 헤더의 프리페치도 개시될 수 있다. PCB 및 패킷 헤더는 216, 218 또는 220과 같은 캐시로 프리페치될 수 있다. 프리페치는 하드웨어 또는 소프트웨어로 행해질 수 있다. 206, 208 또는 210과 같은 프로세싱 유닛이 패킷을 처리할 준비가 되었을 때, 프로세싱 유닛은 PCB 및 패킷 헤더를 해당 캐시로부터 페치할 수 있다. 그 후, 그 패킷은 처리될 수 있다. 그 후 프로세싱 유닛은 NIC로부터의 인터럽트들을 인에이블할 수 있다. `

일 실시예에서, 프리페칭은 메모리 대기 시간을 감소시키기 위해 전송 측에서도 사용될 수 있다. 패킷이 네트워크 바깥으로의 전송을 위해 큐잉될 때, PCB가 프리페치될 수 있다. 사용자 공간의 소켓 인터페이스와 커널(kernel) 공간의 프로토콜 스택 프로세싱 사이에는 통상 소정의 지연이 존재한다. 그러므로, 소정의 패킷에 대해 전송 요청이 개시되었을 때, 그 패킷과 연관된 PCB가 프리페치될 수 있다. 커널이 전송을 위해 패킷을 처리할 준비가 되었을 때, PCB는 이미 프리페치되었고 프로세싱할 준비가 되어 있다. 이것은 전송측에서의 메모리 대기 시간을 감소시킨다.

도 3은 본 발명의 일 실시예에 따른 방법을 예시한다. 300에서, 패킷이 수신된다. 302에서, 그 패킷과 연관된 PCB가 캐시로 프리페치된다. 일 실시예에서, 패킷 헤더도 캐시로 프리페치된다. 304에서, 패킷은 프로세싱을 위해 큐잉된다. 306에서, 프로세싱 유닛이 패킷을 처리할 준비가 되었을 때, PCB가 캐시로부터 검색된다. 일 실시예에서, 패킷의 헤더도 캐시로부터 검색된다. 그 후, 패킷은 처리될 수 있다.

도 4는 예시된 발명의 소정의 양태들이 실시될 수 있는 적합한 컴퓨팅 환경을 예시하는 블록도이다. 일 실시예에서, 전술된 방법은, 버스(408)를 경유하여 서로 연결된, 프로세서(402), 메모리(404), 입력/출력 디바이스(406), 데이터 저장 디바이스(412), 및 네트워크 인터페이스(410)를 포함하는 구성 요소들(402-412)을 갖는 컴퓨터 시스템(400)에서 구현될 수 있다. 그 구성 요소들은 본 기술분야에서 알려진 그들의 종래의 기능들을 수행하고 시스템(100)을 구현하기 위한 수단을 제공한다. 집합적으로, 이러한 구성요소들은, 범용 컴퓨터 시스템들 및 특별한 패킷 전달 디바이스들을 포함하지만 거기에 한정되지 않는 넓은 카테고리의 하드웨어 시스템들을 나타낸다. 컴퓨터 시스템(400)의 다양한 구성 요소가 재구성될 수 있고, 본 발명의 소정의 구현들이 상기 구성 요소들 전부를 필요로 하거나 포함하지 않을 수 있다는 것이 이해되어야 한다. 더욱이, 부가적인 프로세서들(예를 들면, 디지털 신호 프로세서), 저장 디바이스들, 메모리들, 및 네트워크 또는 통신 인터페이스들과 같은 부가적인 구성 요소들이 시스템(400)에 포함될 수 있다.

본 기술분야의 당업자들이 이해하는 것처럼, 예를 들면 컴퓨터 프로그램 명령어들인, 본 발명의 방법의 실시예를 구현하기 위한 컨텐츠는 시스템(100)에 의해 액세스가능한 데이터를 저장할 수 있는 임의의 머신 판독 가능 매체(machine-readable media)에 의해 메모리의 일부로서 또는 메모리에 더해서 제공될 수 있다. 그 머신 판독 가능 매체는 카트리지들, 자기 카세트들, 플래시 메모리 카드들, 디지털 비디오 디스크들, RAM(random access memory)들, ROM(read-only memory)들, 및 이와 유사한 것을 포함하나 그것에 제한되지 않는다. 이 점에 있어서, 시스템(100)은 본 기술분야에서 공지된 방식으로 이러한 머신 판독 가능 매체와 통신하도록 갖춰져 있다.

본 기술분야의 당업자들은 본 발명의 방법의 실시예를 구현하기 위한 컨텐츠가, 그 컨텐츠를 저장할 수 있고 시스템(100)에 그 컨텐츠를 전달할 수 있는 임의의 외부 디바이스로부터 시스템(100)에 제공될 수 있다는 것을 더 이해할 것이다. 예를 들면, 본 발명의 일 실시예에서, 시스템(100)은 네트워크에 접속될 수 있고, 컨텐츠는 네트워크의 임의의 디바이스 상에 저장될 수 있다.

본 발명이 몇몇 실시예들에 관하여 설명되었지만, 본 기술분야의 당업자들은 본 발명이 설명된 실시예들에 제한되지 않고, 첨부된 청구항들의 사상 및 범위 내에서 수정 및 변경을 이용하여 실시될 수 있다는 것을 인식할 것이다. 그리하여 본 설명은 제한적인 것이라기 보다는 예시적인 것으로 생각되어야 한다.

Claims

네트워크 디바이스에서 패킷을 수신하는 단계;

상기 패킷과 연관된 PCB(protocol control block)를 캐시로 프리페치(pre-fetching)하는 단계;

프로세싱을 위해 상기 패킷을 큐잉(queuing)하는 단계; 및

프로세싱 유닛이 상기 패킷을 처리할 준비가 되었을 때 상기 캐시로부터 상기 PCB를 검색하는 단계

를 포함하는 방법.
제1항에 있어서,

상기 패킷과 연관된 헤더를 상기 캐시로 프리페치하는 단계를 더 포함하는 방법.
제2항에 있어서,

상기 프로세싱 유닛이 상기 패킷을 처리할 준비가 되었을 때 상기 캐시에서 상기 패킷 헤더를 검색하는 단계를 더 포함하는 방법.
제1항에 있어서,

상기 패킷을 수신하는 단계 후 및 상기 PCB를 프리페치하는 단계 전에 상기 패킷의 수신을 상기 프로세싱 유닛에 통지하기 위해 인터럽트를 전송하는 단계를 더 포함하는 방법.
제1항에 있어서,

상기 패킷과 연관된 PCB를 캐시로 프리페치하는 단계는, 상기 패킷과 연관된 PCB를 상기 프로세싱 유닛의 캐시로 프리페치하는 단계를 포함하는 방법.
제5항에 있어서,

상기 패킷을 수신하는 단계 후 및 상기 PCB를 프리페치하는 단계 전에 상기 프로세싱 유닛에 연결된 메모리에 상기 패킷을 저장하는 단계를 더 포함하는 방법.
제1항에 있어서,

상기 캐시로부터 상기 PCB를 검색하는 단계 후에 상기 패킷을 처리하는 단계를 더 포함하는 방법.
패킷을 수신하는 수신 유닛;

상기 수신 유닛에 연결되고 상기 패킷과 연관된 PCB를 캐시로 프리페치하고 프로세싱을 위해 상기 패킷을 큐잉하는 프리페치 유닛; 및

상기 프리페치 유닛에 연결되고 상기 PCB를 상기 캐시에서 검색하고 상기 패킷을 처리하는 프로세싱 유닛

을 포함하는 장치.
제8항에 있어서,

상기 수신 유닛은 네트워크 인터페이스 카드인 장치.
제8항에 있어서,

상기 프리페치 유닛은 상기 패킷과 연관된 헤더를 상기 캐시로 더 프리페치하는 장치.
제10항에 있어서,

상기 프로세싱 유닛은 상기 패킷 헤더를 상기 캐시에서 더 검색하는 장치.
제8항에 있어서,

상기 패킷과 연관된 PCB를 캐시로 프리페치하는 상기 프리페치 유닛은 상기 패킷과 연관된 PCB를 상기 프로세싱 유닛의 캐시로 프리페치하는 프리페치 유닛을 포함하는 장치.
제8항에 있어서,

상기 수신 유닛 및 상기 프로세싱 유닛에 연결되고, 상기 수신 유닛으로부터 인터럽트를 수신하고 상기 패킷의 수신을 상기 프로세싱 유닛에 통지하는 인터럽트 유닛을 더 포함하는 장치.
컨텐츠를 포함하는 머신 액세스가능 매체(machine accessible medium)로서, 상기 컨텐츠는 머신에 의해 액세스될 때, 상기 머신이,

패킷을 수신하고

상기 패킷과 연관된 PCB를 캐시로 프리페치하고;

프로세싱을 위해 상기 패킷을 큐잉하고; 및

프로세싱 유닛이 상기 패킷을 처리할 준비가 되었을 때 상기 캐시에서 상기 PCB를 검색하게 하는 머신 액세스가능 매체.
제14항에 있어서,

상기 머신이 상기 패킷과 연관된 헤더를 상기 캐시로 프리페치하게 하는 컨텐츠를 더 포함하는 머신 액세스가능 매체.
제15항에 있어서,

상기 프로세싱 유닛이 상기 패킷을 처리할 준비가 되었을 때 상기 머신이 상기 캐시에서 상기 패킷 헤더를 검색하게 하는 컨텐츠를 더 포함하는 머신 액세스가능 매체.
제14항에 있어서,

상기 머신이 상기 패킷을 처리하게 하는 컨텐츠를 더 포함하는 머신 액세스가능 매체.
제14항에 있어서,

상기 패킷의 수신을 상기 프로세싱 유닛에 통지하기 위해 상기 머신이 인터럽트를 전송하게 하는 컨텐츠를 더 포함하는 머신 액세스가능 매체.
제14항에 있어서,

상기 머신에 의해 액세스될 때 상기 머신이 상기 패킷과 연관된 PCB를 캐시로 프리페치하게 하는 컨텐츠를 포함하는 상기 머신 액세스가능 매체는, 상기 머신에 의해 액세스될 때 상기 머신이 상기 패킷과 연관된 PCB를 상기 프로세싱 유닛의 캐시로 프리페치하게 하는 컨텐츠를 포함하는 머신 액세스가능 매체를 포함하는 머신 액세스가능 매체.
제14항에 있어서,

상기 머신이 상기 프로세싱 유닛에 연결된 메모리에 상기 패킷을 저장하게 하는 컨텐츠를 더 포함하는 머신 액세스가능 매체.
패킷을 수신하는 수신 유닛;

상기 수신 유닛에 연결되고 상기 수신된 패킷을 저장하는 메모리;

상기 메모리에 연결되고 상기 메모리를 관리하는 메모리 컨트롤러;

상기 수신 유닛에 연결되고 상기 패킷과 연관된 PCB를 캐시로 프리페치하고 프로세싱을 위해 상기 패킷을 큐잉하는 프리페치 유닛; 및

상기 캐시에서 상기 PCB를 검색하고 상기 패킷을 처리하는 프로세싱 유닛

을 포함하는 시스템.
제21항에 있어서,

상기 수신 유닛은 네트워크 인터페이스 카드인 시스템.
제21항에 있어서,

상기 프리페치 유닛은 상기 패킷과 연관된 헤더를 상기 캐시로 더 프리페치하기 위한 것인 시스템.
제23항에 있어서,

상기 프로세싱 유닛은 상기 패킷 헤더를 상기 캐시에서 더 검색하기 위한 것인 시스템.
제21항에 있어서,

상기 수신 유닛 및 상기 프로세싱 유닛에 연결되고, 상기 수신 유닛으로부터 인터럽트를 수신하고 상기 패킷의 수신을 상기 프로세싱 유닛에 통지하는 인터럽트 유닛을 더 포함하는 시스템.