KR100813547B1 - Semiconductor memory apparatus - Google Patents

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황미현
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Abstract

A semiconductor memory device is provided to remove waste of replacement wordline of a semiconductor memory device by efficiently controlling a block address in a double mode while simultaneously refreshing two wordlines in a refresh operation. A refresh start signal generating unit(10) outputs a refresh start signal in response to a refresh command. A double mode signal generating unit(20) activates a double wordline in response to the input of the refresh start signal and performs a single refresh mode according to the activation of a redundant address input. The refresh start signal generating unit includes a pulse generation part and a signal mixing part. The pulse generating part generates a delay pulse for delaying the enable start point of time of the refresh start signal. The signal mixing part receives the information about the start and end of a refresh operation by the input of the refresh command and generates the refresh start signal by the input of the delay pulse.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}Semiconductor Memory Apparatus

도 1은 본 발명에 따른 반도체 메모리 장치의 회로도,1 is a circuit diagram of a semiconductor memory device according to the present invention;

도 2는 본 발명에 따른 반도체 메모리 장치의 타이밍도이다.2 is a timing diagram of a semiconductor memory device according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 리프레쉬 시작 신호 생성 수단 20: 더블 모드 신호 생성 수단10: refresh start signal generating means 20: double mode signal generating means

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 더블 워드라인의 활성화가 가능한 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device capable of activating a double word line.

일반적인 반도체 메모리 장치에서 1개의 메모리 셀은 커패시터를 제어하는 1개의 트랜지스터와 데이터를 저장하는 1개의 커패시터로 구성되어 있다. 이때, 커패시터는 데이터를 전압의 형태로 저장한다. 따라서 시간이 경과되면 커패시터는 방전을 하게 되거나 상기 트랜지스터에 누설 전류가 발생하여 상기 커패시터에 저장된 데이터가 손실된다. 이에 반도체 메모리 장치에서는 데이터를 보존하기 위해 주기적으로 상기 메모리 셀에 소정 전압을 인가하게 되는 데 이것이 리프레쉬 동작이다.In a typical semiconductor memory device, one memory cell includes one transistor for controlling a capacitor and one capacitor for storing data. At this time, the capacitor stores the data in the form of voltage. Therefore, as time passes, the capacitor discharges or a leakage current occurs in the transistor, and data stored in the capacitor is lost. Accordingly, in the semiconductor memory device, a predetermined voltage is periodically applied to the memory cell to preserve data, which is a refresh operation.

상기 메모리 셀은 비트 라인과 워드 라인의 조합에 의해 제어된다. 이에 반도체 메모리 장치가 리프레쉬 동작을 수행할 경우 워드 라인을 통해 리프레쉬 동작을 수행한다. The memory cell is controlled by a combination of bit lines and word lines. Therefore, when the semiconductor memory device performs the refresh operation, the refresh operation is performed through the word line.

종래의 반도체 메모리 장치는 리프레쉬 명령이 입력되면 각각 하나의 워드 라인을 통해 한번의 리프레쉬 동작을 하게 된다. 예를 들어 10개의 워드 라인이 있는 경우 10번의 리프레쉬 동작을 주어진 시간동안 해야한다.In a conventional semiconductor memory device, when a refresh command is input, one refresh operation is performed through one word line. For example, if there are 10 word lines, 10 refresh operations must be performed for a given time.

따라서 빈번한 리프레쉬 동작으로 인해 리프레쉬 모드 진입시 많은 전류를 소모하게 된다. 또한, 주어진 시간동안 많은 리프레쉬 동작을 해야하므로 반도체 메모리가 리드 또는 라이트 동작을 할 수 있는 시간이 그만큼 적어지게 된다. Therefore, the frequent refresh operation consumes a lot of current when entering the refresh mode. In addition, since a large number of refresh operations must be performed during a given time, the time for the semiconductor memory to perform a read or write operation is reduced.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 리프레쉬 동작 수행시 동시에 두개의 워드 라인이 리프레쉬 동작을 수행케하는 더블 모드를 실행할 수 있는 반도체 메모리 장치를 제공함에 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object of the present invention is to provide a semiconductor memory device capable of executing a double mode in which two word lines perform a refresh operation at the same time.

또한 본 발명은 동시에 리프레쉬 동작을 수행하는 두개의 워드 라인중 정상동작을 못하는 워드 라인이 있는 경우 더블 모드를 해제하는 반도체 메모리 장치를 제공함에 목적이 있다.Another object of the present invention is to provide a semiconductor memory device which releases a double mode when there are word lines which fail to operate normally among two word lines which simultaneously perform a refresh operation.

본 발명에 따른 반도체 메모리 장치는 리프레쉬 명령에 응답하여 리프레쉬 시작 신호를 출력하는 리프레쉬 시작 신호 생성수단, 및 상기 리프레쉬 시작 신호의 입력에 응답하여 더블 워드라인을 활성화하고, 리던던트 어드레스 입력의 활성화에 따라 싱글 리프레쉬 모드를 수행하는 더블 모드 신호 생성 수단을 포함한다.The semiconductor memory device according to the present invention comprises a refresh start signal generating means for outputting a refresh start signal in response to a refresh command, and activating a double word line in response to an input of the refresh start signal, and in response to activation of a redundant address input. And a double mode signal generating means for performing the refresh mode.

이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 반도체 메모리 장치의 회로도이다.1 is a circuit diagram of a semiconductor memory device according to the present invention.

본 발명은 리프레쉬 명령에 응답하여 리프레쉬 시작 신호(SELF_IN)를 출력하는 리프레쉬 시작 신호 생성수단(10), 및 상기 리프레쉬 시작 신호(SELF_IN)의 입력에 응답하여 더블 워드라인을 활성화하고, 리던던트 어드레스(RED) 입력시 상기 더블 워드라인의 활성화를 차단하는 더블 모드 신호 생성 수단(20)을 포함한다.The present invention activates a double word line in response to an input of the refresh start signal (SELF_IN) and a refresh start signal (SELF_IN) in response to a refresh command, and activates a redundant address (RED). And a double mode signal generating means 20 for blocking the activation of the double word line upon input.

이때, 상기 더블 워드라인을 활성화시키거나 차단하는 더블 모드 신호(Double_EN)가 인에이블될 경우 두개의 워드 라인을 동시에 인에이블시킨다. 즉 더블 워드라인을 활성화하는 더블 모드로서 리프레쉬 동작을 한다. 상기 더블 모드 신호(Double_EN)가 디스에이블될 경우 각각 하나의 워드 라인을 인에이블 시킨다. 즉, 각각 하나의 워드 라인을 활성화하는 싱글 모드로서 리프레쉬 동작을 수행한다.In this case, when the double mode signal Double_EN for activating or blocking the double word line is enabled, two word lines are simultaneously enabled. In other words, the refresh operation is performed as the double mode activating the double word line. When the double mode signal Double_EN is disabled, each word line is enabled. That is, the refresh operation is performed as a single mode for activating one word line.

상기 리프레쉬 시작 신호 생성 수단(10)은 처음 인에이블되는 상기 리프레쉬 펄스(REF)에 대해서는 싱글 모드로 동작하게 하고 두번째 인에이블되는 상기 리프레쉬 펄스(REF)에 대해서는 더블 모드를 실행하기 위한 상기 리프레쉬 시작 신호(SELF_IN)를 생성한다.The refresh start signal generating means 10 causes the refresh start signal to operate in the single mode for the first enabled refresh pulse REF and to execute the double mode for the second enabled refresh pulse REF. Create (SELF_IN).

상기 리프레쉬 시작 신호 생성 수단(10)은 상기 리프레쉬 시작 신호(SELF_IN)를 생성하기 위한 지연 펄스(pulse-a)를 생성하는 펄스 생성부(11), 및 상기 리프레쉬 명령의 입력으로 리프레쉬 시작과 종료에 대한 정보를 갖는 리프레쉬 신호(SELF)와 상기 지연 펄스(pulse-a)를 입력으로 하여 상기 리프레쉬 시작 신호(SELF_IN)를 생성하는 제 1 신호 조합부(12)를 포함한다. 이때, 상기 리프레쉬 신호(SELF)가 인에이블되면 반도체 메모리 장치는 리프레쉬 동작을 수행하고 디스에이블되면 리프레쉬 동작을 종료한다.The refresh start signal generating means 10 includes a pulse generator 11 for generating a delay pulse pulse-a for generating the refresh start signal SELF_IN, and a refresh start and end at an input of the refresh command. And a first signal combination unit 12 which generates the refresh start signal SELF_IN by inputting the refresh signal SELF having information about the delay signal and the delay pulse pulse-a. In this case, when the refresh signal SELF is enabled, the semiconductor memory device performs a refresh operation, and when disabled, terminates the refresh operation.

상기 펄스 생성부(11)는 상기 리프레쉬 펄스(REF)의 첫번째 인에이블 구간이 종료되는 시점에서 인에이블되는 상기 지연 펄스(pulse-a)를 생성한다.The pulse generator 11 generates the delay pulse pulse-a enabled when the first enable period of the refresh pulse REF ends.

상기 펄스 생성부(11)는 상기 리프레쉬 펄스(REF)를 입력 받는 제 1 인버터(IV1), 상기 리프레쉬 펄스(REF)와 상기 제 1 인버터(IV1)의 출력 신호를 입력받는 제 1 노어 게이트(NOR1), 상기 제 1 노어 게이트(NOR1)의 출력 신호를 입력 받고 상기 지연 펄스(pulse-a)를 출력하는 제 2 인버터(IV2)를 포함한다.The pulse generator 11 receives a first inverter IV1 receiving the refresh pulse REF, a first NOR gate NOR1 receiving an output signal of the refresh pulse REF and the first inverter IV1. ), And a second inverter IV2 that receives the output signal of the first NOR gate NOR1 and outputs the delay pulse pulse-a.

상기 제 1 신호 조합부(12)는 상기 리프레쉬 펄스(REF)의 첫번째 인에이블 구간이 종료되는 시점에서 인에이블되고, 상기 리프레쉬 신호(SELF)가 디스에이블될 때까지의 인에이블 구간을 갖는 상기 리프레쉬 시작 신호(SELF_IN)를 생성한다. 이때, 상기 제 1 신호 조합부(12)는 상기 리프레쉬 신호(SELF)와 상기 지연 펄스(pulse-a)를 입력으로 하여 상기 리프레쉬 시작 신호(SELF_IN)를 출력하는 플립플롭을 포함한다.The first signal combination unit 12 is enabled at the end of the first enable period of the refresh pulse REF, and has the enable period until the refresh signal SELF is disabled. Generate the start signal SELF_IN. In this case, the first signal combination unit 12 includes a flip-flop that outputs the refresh start signal SELF_IN by inputting the refresh signal SELF and the delay pulse pulse-a.

상기 제 1 신호 조합부(12)의 출력 신호를 반전시켜 상기 리프레쉬 시작 신호(SELF_IN)로서 출력하는 인버터(IV3)를 더 포함한다.The inverter IV3 further inverts the output signal of the first signal combination unit 12 and outputs the refresh start signal SELF_IN as the refresh signal.

상기 제 1 신호 조합부(12)는 제 1 입력단에 상기 리프레쉬 신호(SELF)를 입 력받는 제 1 낸드 게이트(ND1), 제 1 입력단에 상기 제 1 낸드 게이트(ND1)의 출력 신호를 입력 받고 제 2 입력단에 상기 지연 펄스(pulse-a)를 입력받으며 출력단이 상기 제 1 낸드 게이트(ND1)의 제 2 입력단에 연결된 제 2 낸드 게이트(ND2), 및 입력단에 상기 제 1 낸드 게이트(ND1)의 출력단과 상기 제 2 낸드 게이트(ND2)의 제 1 입력단이 연결된 노드가 공통 연결되고 출력단이 상기 리프레쉬 시작 신호(SELF_IN)를 출력하는 제 3 인버터(IV3)를 포함한다.The first signal combination unit 12 receives a first NAND gate ND1 receiving the refresh signal SELF at a first input terminal, and an output signal of the first NAND gate ND1 at a first input terminal. The second NAND gate ND2 connected to the second input terminal of the first NAND gate ND1 and having the output terminal receiving the delay pulse pulse-a at a second input terminal, and the first NAND gate ND1 at the input terminal. And a third inverter IV3 having a node connected to the output terminal of the output terminal and the first input terminal of the second NAND gate ND2 in common, and the output terminal outputting the refresh start signal SELF_IN.

상기 더블 모드 신호 생성 수단(20)은 상기 리프레쉬 시작 신호(SELF_IN)를 입력으로 하여 상기 더블 모드 신호(Double_EN)를 인에이블 시키기 위한 제 1 인에이블 펄스(pulse-b)를 생성하는 제 1 인에이블부(21), 상기 블록어드레스(ADD)를 입력으로 하여 상기 더블 모드 신호(Double_EN)를 인에이블 시키기 위한 제 2 인에이블 펄스(pulse-d)를 생성하는 제 2 인에이블부(23), 상기 리던던트 어드레스(RED)를 입력으로 하여 상기 더블 모드 신호(Double_EN)를 디스에이블 시키기 위한 디스에이블 펄스(pulse-e)를 생성하는 디스에이블부(22), 상기 리프레쉬 신호(SELF)와 제 2 신호 조합부(24)의 출력 신호를 입력으로 하여 상기 더블 모드 신호(Double_EN)를 생성하는 더블 모드 신호 생성부(25), 및 상기 제 1 인에이블 펄스(pulse-b), 상기 제 2 인에이블 펄스(pulse-d), 및 상기 디스에이블 펄스(pulse-e)를 입력으로 하여 상기 더블 모드 신호(Double_EN)를 생성하기 위한 조합 신호(pulse-c)를 생성하는 상기 제 2 신호 조합부(24)를 포함한다.The double mode signal generating means 20 inputs the refresh start signal SELF_IN to generate a first enable pulse pulse-b for enabling the double mode signal Double_EN. A second enable part 23 for generating a second enable pulse pulse-d for enabling the double mode signal Double_EN by inputting the block address ADD. A disable unit 22 for generating a disable pulse pulse-e for disabling the double mode signal Double_EN by using a redundant address RED as an input; a combination of the refresh signal SELF and the second signal The double mode signal generator 25 generating the double mode signal Double_EN by using the output signal of the unit 24 as an input, the first enable pulse pulse-b, and the second enable pulse pulse-d), and the disable pulse The second signal combiner 24 generates a combined signal pulse-c for generating the double mode signal Double_EN as an input.

상기 제 1 인에이블부(21)는 상기 리프레쉬 시작 신호(SELF_IN)가 인에이블되면 인에이블되었다 소정 시간이후 디스에이블되는 상기 제 1 인에이블 펄 스(pulse-b)를 생성하는 펄스 발생기를 포함한다.The first enable unit 21 includes a pulse generator that generates the first enable pulse-b that is disabled after a predetermined time when the refresh start signal SELF_IN is enabled. .

상기 제 1 인에이블부(21)는 상기 리프레쉬 시작 신호(SELF_IN)를 지연시키고 반전시키는 제 1 인버터 체인(IV4, IV5, IV6), 상기 리프레쉬 시작 신호(SELF_IN)와 상기 제 1 인버터 체인(IV4, IV5, IV6)의 출력 신호를 입력 받고 상기 제 1 인에이블 펄스(pulse-b)를 출력하는 제 3 낸드 게이트(ND3)를 포함한다.The first enable unit 21 may include first inverter chains IV4, IV5, and IV6 for delaying and inverting the refresh start signal SELF_IN, the refresh start signal SELF_IN, and the first inverter chain IV4, And a third NAND gate ND3 that receives the output signals of IV5 and IV6 and outputs the first enable pulse pulse-b.

상기 제 2 인에이블부(23)는 상기 블록 어드레스(ADD)가 디스에이블되는 시점에 인에이블되고 소정 시간이후 디스에이블되는 제 2 인에이블 펄스(pulse-d)를 생성하는 펄스 발생기를 포함한다.The second enable unit 23 includes a pulse generator that is enabled when the block address ADD is disabled and generates a second enable pulse pulse-d that is disabled after a predetermined time.

상기 제 2 인에이블부(23)는 상기 블록 어드레스(ADD)를 입력 받는 제 4 인버터(IV10), 상기 블록 어드레스(ADD)와 상기 제 4 인버터(IV10)의 출력 신호를 입력 받는 제 2 노어 게이트(NOR2), 상기 제 2 노어 게이트(NOR2)의 출력 신호를 입력 받고 상기 제 2 인에이블 펄스(pulse-d)를 출력하는 제 5 인버터(IV11)를 포함한다. The second enable unit 23 receives a fourth inverter IV10 that receives the block address ADD, a second NOR gate that receives an output signal of the block address ADD and the fourth inverter IV10. And a fifth inverter IV11 that receives the output signal of the second NOR gate NOR2 and outputs the second enable pulse pulse-d.

상기 디스에이블부(22)는 상기 리던던트 어드레스(RED)가 인에이블되면 인에이블되고 소정 시간이후 디스에이블 되는 디스에이블 펄스(pulse-e)를 생성하는 펄스 발생기를 포함한다.The disable unit 22 includes a pulse generator that is enabled when the redundant address RED is enabled and generates a disable pulse (pulse-e) that is disabled after a predetermined time.

상기 디스에이블부(22)는 상기 리던던트 어드레스(RED)를 입력 받는 제 2 인버터 체인(IV7, IV8, IV9), 상기 제 2 인버터 체인(IV7, IV8, IV9)의 출력 신호와 상기 리던던트 어드레스(RED)를 입력받고 상기 디스에이블 펄스(pulse-e)를 출력하는 제 4 낸드 게이트(ND4)를 포함한다.The disable unit 22 outputs signals of the second inverter chains IV7, IV8 and IV9 and the second inverter chains IV7, IV8 and IV9 to receive the redundant address RED and the redundant address RED. ) And a fourth NAND gate ND4 for outputting the disable pulse pulse-e.

상기 제 2 신호 조합부(24)는 상기 제 1 인에이블 펄스(pulse-b) 또는 상기 제 2 인에이블 펄스(pulse-d)가 인에이블되면 상기 더블 모드 신호(Double_EN)를 인에이블 시키기 위한 상기 조합 신호(pulse-c)를 생성하고 상기 디스에이블 펄스(pulse-e)가 인에이블되면 상기 더블 모드 신호(Double_EN)를 디스에이블 시키기 위한 상기 조합 신호(pulse-c)를 생성한다.The second signal combination unit 24 is configured to enable the double mode signal Double_EN when the first enable pulse pulse-b or the second enable pulse pulse-d is enabled. The combination signal pulse-c is generated, and when the disable pulse pulse-e is enabled, the combination signal pulse-c for disabling the double mode signal Double_EN is generated.

상기 제 2 신호 조합부(24)는 상기 제 1 인에이블 펄스(pulse-b), 상기 제 2 인에이블 펄스(pulse-d), 및 상기 디스에이블 펄스(pulse-e)를 입력으로 하여 상기 조합 신호(pulse-c)를 생성하는 플립플롭을 포함한다.The second signal combiner 24 receives the first enable pulse pulse-b, the second enable pulse pulse-d, and the disable pulse pulse-e as inputs. A flip-flop that generates a signal pulse-c.

상기 제 2 신호 조합부(24)는 제 1 입력단에 상기 제 1 인에이블 펄스(pulse-b)를 입력 받고 제 2 입력단에 상기 제 2 인에이블 펄스(pulse-d)를 입력 받으며 자신의 출력단이 상기 조합 신호(pulse-c)를 출력하는 제 5 낸드 게이트(ND5), 제 1 입력단에 상기 조합 신호(pulse-c)가 입력되고 제 2 입력단에 상기 디스에이블 펄스(pulse-e)가 입력되며 자신의 출력단이 상기 제 5 낸드 게이트(ND5)의 제 3 입력단에 입력되는 제 6 낸드 게이트(ND6)를 포함한다.The second signal combination unit 24 receives the first enable pulse pulse-b at a first input terminal, receives the second enable pulse pulse-d at a second input terminal, and outputs its own output terminal. A fifth NAND gate ND5 for outputting the combined signal pulse-c, the combined signal pulse-c is input to a first input terminal, and the disable pulse pulse-e is input to a second input terminal; Its output terminal includes a sixth NAND gate ND6 input to the third input terminal of the fifth NAND gate ND5.

상기 더블 모드 신호 생성부(25)는 상기 리프레쉬 신호(SELF)의 인에이블 구간동안 상기 조합 신호(pulse-c)를 상기 더블 모드 신호(Double_EN)로서 출력하고 상기 리프레쉬 신호(SELF)가 디스에이블 되면 상기 더블 모드 신호(Double_EN)를 디스에이블 시킨다.The double mode signal generator 25 outputs the combined signal pulse-c as the double mode signal Double_EN during the enable period of the refresh signal SELF, and when the refresh signal SELF is disabled. The double mode signal Double_EN is disabled.

상기 더블 모드 신호 생성부(25)는 상기 리프레쉬 신호(SELF)와 상기 조합 신호(pulse-c)를 입력 받는 제 7 낸드 게이트(ND7), 입력단에 상기 제 7 낸드 게이 트(ND7)의 출력 신호를 입력 받고 출력단이 상기 더블 모드 신호(Double_EN)를 출력하는 제 6 인버터(IV12)를 포함한다.The double mode signal generator 25 may include a seventh NAND gate ND7 receiving the refresh signal SELF and the combined signal pulse-c, and an output signal of the seventh NAND gate ND7 at an input terminal thereof. And a sixth inverter IV12 for outputting the double mode signal Double_EN.

이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.The operation of the semiconductor memory device according to the present invention configured as described above is as follows.

도 2는 본 발명에 따른 반도체 메모리 장치의 타이밍도이다.2 is a timing diagram of a semiconductor memory device according to the present invention.

펄스 생성부(11)에 리프레쉬 펄스(REF)가 입력되면 제 1 인버터(IV1)가 갖고 있는 지연 시간만큼 지연되고 반전된 리프레쉬 펄스(REF)에 응답하여, 상기 펄스 생성부(11)의 출력 신호(pulse-a)는 상기 리프레쉬 펄스(REF)의 로우 구간에서 상기 제 1 인버터(IV1)의 지연 시간만큼의 로우 구간을 갖는 신호로 출력된다. 이에 제 1 신호 조합부(12)는 리프레쉬 신호(SELF)가 하이 레벨이고 상기 지연 펄스(pulse-a)의 첫번째 로우가 입력될 때 하이로 천이하고 그 레벨을 상기 리프레쉬 신호(SELF)가 디스에이블될 때까지 유지하는 리프레쉬 시작 신호(SELF_IN)를 생성한다. 이때, 상기 리프레쉬 시작 신호(SELF_IN)가 인에이블되는 시점은 상기 리프레쉬 펄스(REF)의 첫번째 인에이블 구간이 종료되는 시점 즉 로우 구간이다.When the refresh pulse REF is input to the pulse generator 11, the output signal of the pulse generator 11 is delayed by the delay time of the first inverter IV1 and in response to the inverted refresh pulse REF. The pulse-a is output as a signal having a row period equal to the delay time of the first inverter IV1 in the row period of the refresh pulse REF. Accordingly, the first signal combination unit 12 transitions high when the refresh signal SELF is at a high level and the first low of the delay pulse pulse-a is input, and the level of the refresh signal SELF is disabled. Generates a refresh start signal (SELF_IN) to be held until In this case, the time point at which the refresh start signal SELF_IN is enabled is a time point at which the first enable period of the refresh pulse REF ends.

상기 리프레쉬 시작 신호(SELF_IN)가 제 1 인에이블부(21)에 입력되면 제 1 인버터 체인(IV4, IV5, IV6)의 지연 시간만큼 지연되고 반전된 상기 리프레쉬 시작 신호(SELF_IN)에 응답하여, 상기 제 1 인에이블부(21)의 출력 신호(pulse-b) 즉, 제 1 인에이블 펄스(pulse-b)는 상기 리프레쉬 시작 신호(SELF_IN)가 하이로 천이하는 시점에 로우로 천이하고 상기 제 1 인버터 체인(IV4, IV5, IV6)의 지연시간 만큼 로우를 유지하다가 하이로 천이하는 신호로 출력된다. 따라서 상기 제 1 인에 이블 펄스(pulse-b)가 로우로 천이하는 시점에 상기 제 2 신호 조합부(24)의 출력 신호(pulse-c) 즉, 조합 신호(pulse-c)는 하이로 천이하고 그 레벨을 유지한다.When the refresh start signal SELF_IN is input to the first enable unit 21, in response to the refresh start signal SELF_IN delayed and inverted by the delay time of the first inverter chains IV4, IV5, and IV6, the refresh start signal SELF_IN is input to the first enable unit 21. The output signal pulse-b of the first enable unit 21, that is, the first enable pulse pulse-b transitions low at the time when the refresh start signal SELF_IN transitions to high and the first The signal is output as a signal that is kept low by the delay time of the inverter chains IV4, IV5, and IV6 and then transitions high. Accordingly, at the time when the first enable pulse pulse-b transitions low, the output signal pulse-c of the second signal combination unit 24, that is, the combination signal pulse-c transitions high. And maintain that level.

리던던트 어드레스(RED)가 디스에이블부(22)에 입력되면 제 2 인버터 체인(IV7, IV8, IV9)의 지연 시간만큼 지연되고 반전된 상기 리던던트 어드레스(RED)에 응답하여, 상기 디스에이블부(22)의 출력 신호(pulse-e) 즉 디스에이블 펄스(pulse-e)는 상기 리던던트 어드레스(RED)가 하이로 천이하면 로우로 천이하고 상기 리던던트 어드레스(RED)가 로우로 천이하면 하이로 천이된다. 따라서 상기 디스에이블 펄스(pulse-e)가 로우로 천이하는 시점에 상기 제 2 신호 조합부(24)의 출력 신호(pulse-c) 즉 상기 조합 신호(pulse-c)는 하이로 유지되던 레벨이 로우 레벨로 천이되고 로우 레벨로 유지된다.When the redundant address RED is input to the disable unit 22, the disable unit 22 is delayed by the delay time of the second inverter chains IV7, IV8, and IV9 and in response to the reversed redundant address RED. The output signal pulse-e, that is, the disable pulse pulse-e, transitions low when the redundant address RED transitions high and transitions high when the redundant address RED transitions low. Therefore, at the time when the disable pulse pulse-e transitions low, the level of the output signal pulse-c of the second signal combination unit 24, that is, the combination signal pulse-c, remains high. It transitions to the low level and remains at the low level.

블록 어드레스(ADD)가 제 2 인에이블부(23)에 입력되면 제 4 인버터(IV10)의 지연 시간만큼 지연되고 반전된 상기 블록어드레스(ADD)에 응답하여, 상기 제 2 인에이블부(23)의 출력 신호(pulse-d) 즉, 제 2 인에이블 펄스(pulse-d)는 상기 블록어드레스(ADD)가 로우로 천이할 때 로우로 천이되고 소정 시간후 하이로 천이된다. 따라서 상기 제 2 인에이블 펄스(pulse-d)가 로우로 천이되면 상기 제 2 신호 조합부(24)의 출력 신호(pulse-c) 즉 상기 조합 신호(pulse-c)는 로우 레벨을 유지하다가 하이 레벨로 천이되어 하이 레벨을 유지한다. When the block address ADD is input to the second enable unit 23, the second enable unit 23 is delayed by the delay time of the fourth inverter IV10 and in response to the inverted block address ADD. The output signal pulse-d, i.e., the second enable pulse pulse-d, transitions low when the block address ADD transitions low and transitions high after a predetermined time. Therefore, when the second enable pulse pulse-d transitions low, the output signal pulse-c of the second signal combination unit 24, that is, the combination signal pulse-c, is maintained at a low level. Transition to level to maintain high level.

더블 모드 신호 생성부(25)는 상기 리프레쉬 신호(SELF)가 하이일 때 상기 조합 신호(pulse-c)를 더블 모드 신호(Double_EN)로서 출력하고 상기 리프레쉬 신호(SELF)가 로우로 천이하면 상기 더블 모드 신호(Double_EN)를 로우로 천이시킨 다. 즉 더블 모드를 해제한다.The double mode signal generator 25 outputs the combination signal pulse-c as a double mode signal Double_EN when the refresh signal SELF is high and the double signal when the refresh signal SELF transitions low. Transmit the mode signal Double_EN to low. In other words, double mode is released.

반도체 메모리 장치에서 리프레쉬 동작 수행시 일정한 주기를 갖고 반복적으로 입력되는 리프레쉬 펄스(REF)와 리프레쉬 명령이 입력되면 하이 레벨을 갖고 리프레쉬 동작이 끝나면 로우 레벨을 갖는 리프레쉬 신호(SELF)를 이용하여, 리프레쉬 시작 신호 생성 수단(10)은 상기 리프레쉬 펄스(REF)의 첫번째 인에이블 구간이 종료되는 시점에서 리프레쉬 시작 신호(SELF_IN)를 인에이블시킨다. 따라서 상기 리프레쉬 시작 신호(SELF_IN)를 입력 받는 더블 모드 신호 생성 수단(20)은 리프레쉬 동작을 수행할 때 두개의 워드 라인을 한 쌍으로 하여 동시에 리프레쉬 동작을 수행하기 위한 상기 더블 모드 신호(Double_EN)를 인에이블시켜 출력한다. 또한, 본 발명의 반도체 메모리 장치는 정상 동작을 못하는 워드 라인이 있는 경우 대체 워드 라인의 효율을 높일 수 있게 동작한다. 즉, 상기 더블 모드 신호(Double_EN)가 상기 리프레쉬 펄스(REF)의 첫번째 인에이블 구간이 종료되는 시점에서 인에이블되는 이유는 처음 리프레쉬 하는 워드 라인이 정상 동작을 하는지 못하는지에 대한 정보가 없어, 첫번째 리프레쉬 동작을 하는 워드 라인이 상기 더블 모드로 진입하지 않게 하기 위함이다.When the refresh operation is performed in the semiconductor memory device and the refresh pulse REF and the refresh command are repeatedly inputted, the refresh signal has a high level and when the refresh operation is finished, the refresh signal is started using the refresh signal SELF having the low level. The signal generating means 10 enables the refresh start signal SELF_IN at the point when the first enable period of the refresh pulse REF ends. Therefore, the double mode signal generating means 20 which receives the refresh start signal SELF_IN receives the double mode signal Double_EN for simultaneously performing the refresh operation by pairing two word lines when performing the refresh operation. Enable and output. In addition, the semiconductor memory device of the present invention operates to increase the efficiency of the replacement word line when there are word lines that do not operate normally. That is, the reason why the double mode signal Double_EN is enabled at the end of the first enable period of the refresh pulse REF is because there is no information on whether the first refreshed word line is operating normally or not. This is to prevent the word line in operation from entering the double mode.

상기 리프레쉬 시작 신호(SELF_IN)는 더블 모드 신호 생성 수단(20)에 입력되어 더블 모드 신호(Double_EN)를 하이로 인에이블시킨다. 이때, 상기 리프레쉬 시작 신호(SELF_IN)와 마찬가지로 상기 더블 모드 신호(Double_EN)의 인에이블 시점은 상기 리프레쉬 펄스(REF)의 첫번째 인에이블 구간이 종료되는 시점이다. The refresh start signal SELF_IN is input to the double mode signal generating means 20 to enable the double mode signal Double_EN high. At this time, as in the refresh start signal SELF_IN, the enable time of the double mode signal Double_EN is a time point at which the first enable period of the refresh pulse REF ends.

즉, 리프레쉬 동작을 수행하는 반도체 메모리 장치에서 상기 더블 모드 신 호(Double_EN)가 인에이블되면 동시에 두개의 워드 라인을 인에이블시켜 리프레쉬 동작을 한다. That is, in the semiconductor memory device performing the refresh operation, when the double mode signal Double_EN is enabled, two word lines are simultaneously enabled to perform the refresh operation.

상기 더블 모드 신호(Double_EN)가 인에이블된 상태에서 상기 더블 모드 신호 생성 수단(20)에 하이로 인에이블된 리던던트 어드레스(RED)가 입력되면 상기 더블 모드 신호(Double_EN)는 로우로 디스에이블된다. 이때, 상기 더블 모드 신호(Double_EN)가 디스에이블되는 시점은 상기 리던던트 어드레스(RED)가 하이로 천이되는 시점이다. 상기 리던던트 신호(RED)는 정상 동작을 하지 못하는 워드 라인에 대한 정보를 갖는 신호이다. When the redundant address RED, which is enabled high, is input to the double mode signal generating means 20 while the double mode signal Double_EN is enabled, the double mode signal Double_EN is disabled low. In this case, the time when the double mode signal Double_EN is disabled is a time when the redundant address RED transitions to high. The redundant signal RED is a signal having information on a word line that cannot operate normally.

즉, 상기 더블 모드 신호(Double_EN)가 디스에이블된 시점에서 반도체 메모리 장치는 상기 블록어드레스(ADD)의 레벨에 응답하여 두개의 워드 라인을 다른 타이밍에 인에이블시켜 즉, 싱글 모드에 의한 리프레쉬 동작을 수행한다.That is, at the time when the double mode signal Double_EN is disabled, the semiconductor memory device enables the two word lines at different timings in response to the level of the block address ADD, that is, the single mode refresh operation is performed. Perform.

상기 더블 모드 신호(Double_EN)가 상기 리던던트 어드레스(RED)로 인해 디스에이블된 경우 상기 블록어드레스(ADD)가 로우로 천이하는 시점에서 상기 더블 모드 신호(Double_EN)가 인에이블된다.When the double mode signal Double_EN is disabled due to the redundant address RED, the double mode signal Double_EN is enabled when the block address ADD transitions low.

즉, 상기 더블 모드 신호(Double_EN)가 디스에이블되어 두개의 워드 라인이 각각 리프레쉬 동작을 수행한 다음 상기 더블 모드 신호(Double_EN)가 인에이블된다. 이를 더 자세히 설명하면 정상 동작을 하지 못하는 워드 라인의 대체 워드 라인과 정상 동작을 하지 못하는 워드 라인이 인에이블되는 시점에 인에이블 되어야 할 워드 라인이 각각 따로 인에이블되어 리프레쉬 동작을 수행한다. 두개의 워드 라인이 각각 따로 리프레쉬를 수행하고 나면 반도체 메모리 장치는 다시 동시에 두 개의 워드 라인을 동시에 인에이블시켜 리프레쉬 동작을 수행하게 된다.That is, the double mode signal Double_EN is disabled so that two word lines perform a refresh operation, and then the double mode signal Double_EN is enabled. In detail, the word line to be enabled at the time when the replacement word line of the word line that does not operate normally and the word line that does not operate normally is enabled separately to perform the refresh operation. After the two word lines are refreshed separately, the semiconductor memory device performs the refresh operation by enabling the two word lines at the same time again.

상기 리프레쉬 신호(SELF)가 디스에이블되면 즉, 반도체 메모리 장치에서 리프레쉬 동작을 끝내면 상기 더블 모드 신호(Double_EN)는 디스에이블된다.When the refresh signal SELF is disabled, that is, when the refresh operation is completed in the semiconductor memory device, the double mode signal Double_EN is disabled.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리 장치는 리프레쉬 동작시 두개의 워드 라인을 동시에 리프레쉬하는 더블 모드에서 블록어드레스를 효율적으로 제어하여 반도체 메모리 장치의 대체 워드 라인의 낭비를 없애는 효과가 있다.The semiconductor memory device according to the present invention has the effect of effectively eliminating the waste of alternative word lines of the semiconductor memory device by efficiently controlling the block address in the double mode in which two word lines are simultaneously refreshed during the refresh operation.

Claims (15)

리프레쉬 명령에 응답하여 리프레쉬 시작 신호를 출력하는 리프레쉬 시작 신호 생성수단; 및Refresh start signal generating means for outputting a refresh start signal in response to a refresh command; And 상기 리프레쉬 시작 신호의 입력에 응답하여 더블 워드라인을 활성화하고, 리던던트 어드레스 입력의 활성화에 따라 싱글 리프레쉬 모드를 수행하는 더블 모드 신호 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a double mode signal generating means for activating a double word line in response to the input of the refresh start signal, and performing a single refresh mode in response to activation of a redundant address input. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 리프레쉬 시작 신호 생성 수단은The refresh start signal generating means 상기 리프레쉬 시작 신호의 인에이블 시점을 지연하기 위한 지연 펄스를 생성하는 펄스 생성부, 및 A pulse generator for generating a delay pulse for delaying an enable time of the refresh start signal; 상기 리프레쉬 명령의 입력으로 리프레쉬 동작의 시작과 종료에 대한 정보를 갖는 리프레쉬 신호와 상기 지연 펄스를 입력으로 하여 상기 리프레쉬 시작 신호를 생성하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a combination of a refresh signal having information on the start and end of a refresh operation as an input of the refresh command, and a signal combination unit configured to generate the refresh start signal using the delay pulse as an input. 제 3 항에 있어서,The method of claim 3, wherein 상기 펄스 생성부는The pulse generator 상기 리프레쉬 펄스의 첫번째 인에이블 구간이 종료되는 시점에서 인에이블되는 상기 지연 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.And generating the delay pulse enabled when the first enable period of the refresh pulse ends. 제 3 항에 있어서,The method of claim 3, wherein 상기 신호 조합부는The signal combination unit 상기 리프레쉬 펄스의 첫번째 인에이블 구간이 종료되는 시점에서 인에이블되어 상기 리프레쉬 신호가 디스에이블될 때까지의 인에이블 구간을 갖는 상기 리프레쉬 시작 신호를 생성하기 위한 것을 특징으로 하는 반도체 메모리 장치.And generating the refresh start signal having an enable period until the refresh signal is disabled when the first enable period of the refresh pulse ends. 제 5 항에 있어서,The method of claim 5, wherein 상기 신호 조합부는 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.The signal combination unit comprises a flip-flop. 제 1 항에 있어서,The method of claim 1, 상기 더블 모드 신호 생성 수단은The double mode signal generating means 상기 리프레쉬 시작 신호를 입력으로 하여 상기 더블 모드 신호를 인에이블 시키기 위한 제 1 인에이블 펄스를 생성하는 제 1 인에이블부,A first enable unit configured to generate a first enable pulse for enabling the double mode signal by using the refresh start signal as an input; 상기 블록어드레스를 입력으로 하여 상기 더블 모드 신호를 인에이블 시키기 위한 제 2 인에이블 펄스를 생성하는 제 2 인에이블부,A second enable unit configured to generate a second enable pulse for enabling the double mode signal by using the block address as an input; 상기 리던던트 어드레스를 입력으로 하여 상기 더블 모드 신호를 디스에이블 시키기 위한 디스에이블 펄스를 생성하는 디스에이블부,A disable unit configured to generate a disable pulse for disabling the double mode signal by inputting the redundant address; 상기 제 1 인에이블 펄스, 상기 제 2 인에이블 펄스, 및 상기 디스에이블 펄스를 입력으로 하여 상기 더블 모드 신호를 생성하기 위한 조합 신호를 생성하는 신호 조합부, 및A signal combiner configured to generate a combined signal for generating the double mode signal by inputting the first enable pulse, the second enable pulse, and the disable pulse; 상기 리프레쉬 명령의 입력으로 리프레쉬 동작의 시작과 종료에 대한 정보를 갖는 리프레쉬 신호와 상기 조합 신호를 입력으로 하여 상기 더블 모드 신호를 생성하는 더블 모드 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a double mode signal generation unit configured to generate the double mode signal by inputting the combination signal and the refresh signal having information on the start and end of a refresh operation as input of the refresh command. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 인에이블부는The first enable unit 상기 리프레쉬 시작 신호가 인에이블되면 인에이블되었다 소정 시간이후 디스에이블되는 상기 제 1 인에이블 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.And when the refresh start signal is enabled, generating the first enable pulse that is disabled after a predetermined time. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 인에이블부는The second enable portion 상기 블록어드레스가 디스에이블되는 시점에 인에이블되고 소정 시간이후 디스에이블되는 제 2 인에이블 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.And generating a second enable pulse that is enabled at a time when the block address is disabled and disabled after a predetermined time. 제 7 항에 있어서,The method of claim 7, wherein 상기 디스에이블부는The disable unit 상기 리던던트 어드레스가 인에이블되면 인에이블되고 소정 시간이후 디스에이블 되는 디스에이블 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.And disabling a pulse that is enabled when the redundant address is enabled and is disabled after a predetermined time. 제 7 항에 있어서,The method of claim 7, wherein 상기 신호 조합부는The signal combination unit 상기 제 1 인에이블 펄스 또는 상기 제 2 인에이블 펄스가 인에이블되면 상기 더블 모드 신호를 인에이블 시키기 위한 조합 신호를 생성하고 상기 디스에이블 펄스가 인에이블되면 상기 더블 모드 신호를 디스에이블 시키기 위한 상기 조합 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.The combination for generating the combined signal for enabling the double mode signal when the first enable pulse or the second enable pulse is enabled and for disabling the double mode signal when the disable pulse is enabled And a signal is generated. 제 11 항에 있어서,The method of claim 11, 상기 신호 조합부는 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.The signal combination unit comprises a flip-flop. 제 12 항에 있어서,The method of claim 12, 상기 플립플롭은The flip flop 제 1 입력단에 상기 제 1 인에이블 펄스를 입력 받고 제 2 입력단에 상기 제 2 인에이블 펄스를 입력 받으며 자신의 출력단이 상기 조합 신호를 출력하는 제 1 낸드 게이트,A first NAND gate receiving the first enable pulse at a first input terminal, the second enable pulse at a second input terminal, and an output terminal of the first NAND gate outputting the combined signal; 제 1 입력단에 상기 신호 조합부의 출력 신호가 입력되고 제 2 입력단에 상기 디스에이블 펄스가 입력되며 자신의 출력단이 상기 제 1 낸드 게이트의 제 3 입력단에 입력되는 제 2 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.An output signal of the signal combination unit is input to a first input terminal, the disable pulse is input to a second input terminal, and a second NAND gate whose output terminal is input to a third input terminal of the first NAND gate; A semiconductor memory device. 제 7 항에 있어서,The method of claim 7, wherein 상기 더블 모드 신호 생성부는The double mode signal generator 상기 리프레쉬 신호의 인에이블 구간동안 상기 조합 신호를 상기 더블 모드 신호로써 출력하고 상기 리프레쉬 신호가 디스에이블 되면 상기 더블 모드 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.And outputting the combined signal as the double mode signal during the enable period of the refresh signal, and disabling the double mode signal when the refresh signal is disabled. 제 14 항에 있어서,The method of claim 14, 상기 더블 모드 신호 생성부는The double mode signal generator 상기 리프레쉬 신호와 상기 신호 조합부의 출력 신호를 입력 받는 낸드 게이트,A NAND gate receiving the refresh signal and the output signal of the signal combination unit; 입력단에 상기 낸드 게이트의 출력 신호를 입력 받고 출력단이 상기 더블 모드 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And an inverter configured to receive an output signal of the NAND gate at an input terminal, and output an output terminal of the double mode signal.
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