KR100806793B1 - Mothod for manufacturing semiconductor device - Google Patents

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Abstract

A method for fabricating a semiconductor device is provided to improve the reliability of the shallow trench isolation by performing a following process of filling divots with an oxide. A pad insulation layer is formed on a silicon semiconductor substrate(201). The pad insulation layer is etched to expose a region in which a shallow trench isolation is formed. The exposed region is etched to form a trench, and then the trench is buried to form a first oxide layer(203). The first oxide layer is planarized, and then the pad insulation layer is removed to form a second oxide layer(204) having a thickness of 1000 to 2000 Å on the entire surface of the substrate comprising plural divot regions. The second oxide layer is planarized.

Description

반도체 소자의 제조 방법{Mothod for Manufacturing Semiconductor Device}Method for manufacturing semiconductor device

도 1은 종래의 STI에서 발생한 디봇을 보여주는 단면도.1 is a cross-sectional view showing a divot generated in a conventional STI.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 STI를 형성하는 과정을 나타낸 공정 흐름도.2A to 2F are process flowcharts illustrating a process of forming an STI of a semiconductor device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

201 : 반도체 기판201: semiconductor substrate

202 : 패드 절연막202: pad insulating film

203 : 제1 산화막203: first oxide film

204 : 제2 산화막204: second oxide film

B : 디봇 영역B: Divot Area

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자의 동작 특성에 영향을 미치는 디봇(Divot)의 문제를 해소한 STI를 포함한 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including an STI, which solves the problem of a pivot that affects the operation characteristics of the device.

반도체 장치의 고집적화를 실현하기 위하여는, 반도체 장치를 구성하는 각종 반도체 소자들, 예컨대 트랜지스터, 커패시터 및 각종 배선들을 매우 좁은 영역에 형성해야 한다. 따라서, 반도체 장치를 구성하는 각 구성 요소들 사이의 거리가 좁기 때문에, 각 구성 요소들 사이의 절연을 더욱 강화할 필요가 있다. 종래에는 반도체 장치를 구성하는 반도체 소자들을 전기적으로 분리시키기 위한 수단으로서, 국소적으로 실리콘 기판을 산화시켜 형성하는 로코스(LOCOS)형 필드 산화막이 널리 사용되어 왔다. In order to realize high integration of the semiconductor device, various semiconductor elements constituting the semiconductor device, for example, transistors, capacitors and various wirings, must be formed in a very narrow area. Therefore, since the distance between each component which comprises a semiconductor device is narrow, it is necessary to further strengthen the insulation between each component. Conventionally, a LOCOS field oxide film, which is formed by locally oxidizing a silicon substrate, has been widely used as a means for electrically separating semiconductor elements constituting a semiconductor device.

그러나, 로코스형 필드 산화막은 그 형성 과정에서 발생하는 버즈 비크(bir d's beak)로 인하여 반도체 소자들이 형성되는 활성 영역을 일부 침범하게 되므로 반도체 장치의 고집적화를 방해한다. 따라서, 형성되는 영역은 적으면서 동시에 절연성이 뛰어난 필드 산화막이 필요하였는데, 그 대표적인 예가 트렌치형 필드 산화막이며, 특히 얕은 트렌치형 소자 분리막(Shallow Trench Isolation : STI)이 널리 사용되고 있다. STI 공정은 반도체 기판영역을 선택적으로 식각하여 소자 분리를 위한 트렌치를 형성하고 트렌치에 절연막을 채워 넣는 방법이다. 좀 더 자세하게는, 트렌치를 형성하기 위해 기판 위에 형성된 질화막을 습식 식각을 통하여 제거하고, 반도체 기판의 표면에 잔류하는 오염물을 제거하기 위하여 세정공정 등의 후속 공정을 진행할 수 있다. 이때, 반도체 기판의 표면에 잔류하는 오염물을 완전히 제거하기 위해서는 충분한 오버에칭(Over etching)이 질화막을 제거하는 공정에서 진행되어야 한다. 또한, 동일한 습식식각을 진행하더라도 CVD 산화막은 열산화 방식으로 형성된 산화막과 비교할 때, 식각율이 분당 2∼3배에 이른다. 따라서, 도 1에 도시된 바와 같이, 이러한 오버에칭과 식각율의 차이로 인하여 최종적으로 세정공정을 마쳤을 때는 트렌치를 매립하는 CVD 산화막의 가장자리가 움푹하게 들어가는 디봇(Divot, A) 형상이 발생하게 된다. 이러한 디봇 형상은 깊이가 20㎚ 정도 발생하면 0.1V의 문턱 전압을 저하시키고, 트랜지스터의 특성에 험프(Hump) 현상을 유발하여 컷-오프(Cut-off) 특성을 악화시켜 반도체 소자의 전력 소모를 증가시키거나, 또는 공정의 작은 변화에도 트랜지스터의 특성이 크게 변화하게 함으로써 전체적인 공정수율이나 신뢰도를 떨어뜨리는 문제가 발생한다.However, the locus-type field oxide film interferes with the high integration of the semiconductor device because the locus-type field oxide film partially invades the active region in which the semiconductor devices are formed due to the bir d's beak. Therefore, a field oxide film having a small area and excellent insulating property was required. A representative example is a trench field oxide film, and a shallow trench isolation (STI) is particularly widely used. In the STI process, a semiconductor substrate region is selectively etched to form trenches for device isolation and an insulating layer is filled in the trenches. In more detail, the nitride film formed on the substrate may be removed by wet etching to form the trench, and a subsequent process such as a cleaning process may be performed to remove contaminants remaining on the surface of the semiconductor substrate. In this case, in order to completely remove the contaminants remaining on the surface of the semiconductor substrate, sufficient over etching must be performed in the process of removing the nitride film. Further, even when the same wet etching is performed, the CVD oxide film has an etching rate of 2-3 times per minute as compared with the oxide film formed by the thermal oxidation method. Therefore, as shown in FIG. 1, when the cleaning process is finally completed due to the difference between the overetching and the etching rate, a divot (Divot, A) shape in which the edge of the CVD oxide filling the trench is recessed is generated. . When the depth is about 20 nm, the divot shape lowers the threshold voltage of 0.1V and causes a hump phenomenon in the transistor characteristics to worsen the cut-off characteristics, thereby reducing the power consumption of the semiconductor device. Increasing or making a small change in the process causes a large change in the characteristics of the transistor, thereby degrading the overall process yield or reliability.

본 발명은 상술한 문제를 해결하기 위하여 창안된 것으로서, 소자의 동작 특성에 영향을 미치는 디봇이 발생하는 것에 대해 효과적인 후속 공정을 수행함으로써 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는 데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device having improved reliability by performing an effective subsequent process for generating a divot that affects the operation characteristics of the device.

이와 같은 목적을 달성하기 위한 본 발명은 실리콘 반도체 기판 위에 패드 절연막을 형성하는 단계와, 상기 패드 절연막을 식각하여 STI를 형성할 영역을 노출시키는 단계와, 상기 노출된 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하여 제1 산화막을 형성하는 단계와, 상기 제1 산화막에 대해 평탄화 공정을 수행하는 단계와, 상기 패드 절연막을 제거하여 STI 가장자리 영역에 발생한 다수의 디봇(Divot) 영역을 포함한 상기 기판 전면에 1000Å~2000Å 두께로 제2 산화막을 형성하는 단계와, 상기 제2 산화막에 대해 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법에 관한 것이다.According to an aspect of the present invention, there is provided a method of forming a pad insulating film on a silicon semiconductor substrate, exposing a region to form an STI by etching the pad insulating film, and forming a trench by etching the exposed region. Forming a first oxide film by filling the trench, performing a planarization process on the first oxide film, and removing the pad insulating layer to remove a plurality of pivot regions generated at an edge region of the STI. A method of manufacturing a semiconductor device comprising the step of forming a second oxide film with a thickness of 1000 kHz to 2000 kHz on the entire surface of the substrate, and performing a planarization process on the second oxide film.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 STI를 형성하는 방법을 자세히 설명한다.Hereinafter, a method of forming an STI of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다. Descriptions of technical contents that are well known in the art to which the present invention pertains and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(201)의 표면에 패드 산화막 및 패드 질화막을 사용하는 패드 절연막(202)을 형성한다. 이때, 패드 절연막(202)은 800Å~1500Å 범위의 두께로 형성될 수 있다. 이렇게 형성된 패드 절연막(202)은 기판(201)에서 소자 분리막이 형성될 영역을 노출하도록 패터닝된다. 즉, 기판(201) 위에 형성된 패드 절연막(202)을 소정의 간격으로 식각한다.First, as shown in FIG. 2A, a pad insulating film 202 using a pad oxide film and a pad nitride film is formed on the surface of the semiconductor substrate 201. In this case, the pad insulating film 202 may be formed to a thickness in the range of 800 ~ 1500Å. The pad insulating layer 202 thus formed is patterned to expose a region where the device isolation layer is to be formed on the substrate 201. That is, the pad insulating film 202 formed on the substrate 201 is etched at predetermined intervals.

이어서, 기판(201) 내부에 트렌치를 형성하기 위해, 패드 절연막이 식각된 기판을 반응성 이온 식각(Reactive Ion Etching: RIE) 방법을 포함한 건식 식각 공정으로 식각하여 2500Å~4500Å의 깊이로 트렌치를 형성할 수 있다. 이때, 트렌치 형성 후, 트렌치 내벽에 대해 열확산을 얇게 시키는 공정 과정을 포함할 수 있다. 이러한 과정은 이어지는 산화막을 채우는 과정에서 불순물들이 실리콘 속으로 침투될 수 있기 때문이다. Subsequently, in order to form a trench in the substrate 201, the substrate having the pad insulating film etched may be etched by a dry etching process including a reactive ion etching (RIE) method to form a trench at a depth of 2500 4 to 4500 Å. Can be. In this case, after the trench is formed, a process of thinning the thermal diffusion to the inner wall of the trench may be included. This is because impurities can penetrate into the silicon during the subsequent filling of the oxide film.

다음으로, 도 2b에 도시된 바와 같이, 전술한 방법으로 형성된 트렌치 및 반도체 기판(201) 전면에 대해 트렌치를 충분히 매립하도록 제1 산화막(203)을 증착한다. 이때, 제1 산화막(203)은 5000Å~6500Å 두께로 형성될 수 있다. 또한, 제1 산화막(203)은 갭필링 특성이 좋은 산화막을 이용하되, 바람직하게는 고밀도 플라즈마 화학 기상 증착법(High Density Plasma Chemical Vapoer Deposition : HDP CVD)을 이용하여 증착할 수 있다.Next, as shown in FIG. 2B, the first oxide film 203 is deposited to sufficiently fill the trench with respect to the trench formed in the above-described method and the entire surface of the semiconductor substrate 201. At this time, the first oxide film 203 may be formed to a thickness of 5000 ~ 6500Å. In addition, the first oxide film 203 may be an oxide film having good gap peeling characteristics, and preferably, may be deposited using a high density plasma chemical vapor deposition (HDP CVD).

다음으로, 도 2c에 도시된 바와 같이, 제1 산화막(203)을 증착한 결과물에 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)를 통한 평탄화를 진행한다.Next, as illustrated in FIG. 2C, planarization is performed through chemical mechanical polishing (CMP) on the result of depositing the first oxide film 203.

다음으로, 도 2d에 도시된 바와 같이, 소정의 식각액을 사용하여 남겨진 패드 절연막(202)을 제거한다. 여기서, 제1 산화막이 채워진 소자 분리막의 가장자리영역과 활성영역과의 계면에서 결합력이 약해질 수 있는데 이때, 소자 분리막 가장자리영역의 소정의 제1 산화막이 같이 제거되면서 디봇(Divot : B) 형상의 골이 발생할 수 있다. Next, as shown in FIG. 2D, the remaining pad insulating film 202 is removed using a predetermined etchant. Here, the bonding force may be weakened at the interface between the edge region and the active region of the device isolation layer filled with the first oxide layer. In this case, the predetermined first oxide layer at the edge region of the device isolation layer is removed together with a bone having a D-bot shape This can happen.

따라서, 이러한 디봇을 보완하기 위해 도 2e에 도시된 바와 같이, 소자 분리막의 가장자리 영역에 발생한 다수의 디봇 영역(B)을 포함한 상기 기판(201) 전면에 제2 산화막(204)을 형성한다. 이때, 제2 산화막은 CVD 방법을 통해 1000Å~2000Å 두께로 형성될 수 있다.Therefore, to compensate for such a divot, as illustrated in FIG. 2E, a second oxide layer 204 is formed on the entire surface of the substrate 201 including the plurality of divot regions B generated in the edge region of the isolation layer. At this time, the second oxide film may be formed to a thickness of 1000 ~ 2000 Å by CVD method.

다음으로, 도 2f에 도시된 바와 같이, 제2 산화막(204)에 대해 CMP 방법으로 평탄화 공정을 진행한다. 이때, 반도체 기판(201)이 드러날 때까지 평탄화 공정이 진행될 수 있다. 따라서, 디봇 영역(B)에 채워진 제2 산화막(204)를 포함하여 트렌치 내부에는 제1 산화막(203)이 채워짐에 따라 완전한 STI가 형성될 수 있다.Next, as shown in FIG. 2F, the planarization process is performed on the second oxide film 204 by the CMP method. In this case, the planarization process may proceed until the semiconductor substrate 201 is exposed. Therefore, a complete STI may be formed as the first oxide layer 203 is filled in the trench including the second oxide layer 204 filled in the divot region B. As shown in FIG.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발 명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as many as possible within the technical spirit and scope of the present invention.

상기한 바와 같이 본 발명은 기판 위의 패드 절연막 제거시 소자 분리막의 가장자리영역에 형성되는 디봇에 산화 물질을 채우는 후속 공정을 수행함으로써 신뢰성이 향상된 STI를 구비한 반도체 소자를 구현할 수 있다.As described above, the present invention can implement a semiconductor device having an STI having improved reliability by performing a subsequent process of filling an oxid material into a divot formed at an edge region of the device isolation layer when the pad insulating layer on the substrate is removed.

Claims (5)

실리콘 반도체 기판 위에 패드 절연막을 형성하는 단계와,Forming a pad insulating film on the silicon semiconductor substrate, 상기 패드 절연막을 식각하여 STI를 형성할 영역을 노출시키는 단계와,Etching the pad insulating layer to expose a region where an STI is to be formed; 상기 노출된 영역을 식각하여 트렌치를 형성하는 단계와,Etching the exposed region to form a trench; 상기 트렌치를 매립하여 제1 산화막을 형성하는 단계와,Filling the trench to form a first oxide film; 상기 제1 산화막에 대해 평탄화 공정을 수행하는 단계와,Performing a planarization process on the first oxide film; 상기 패드 절연막을 제거하여 STI 가장자리 영역에 발생한 다수의 디봇(Divot) 영역을 포함한 상기 기판 전면에 1000Å~2000Å 두께로 제 2 산화막을 형성하는 단계와,Removing the pad insulating film to form a second oxide film having a thickness of 1000 kHz to 2000 kHz on the entire surface of the substrate including a plurality of pivot regions generated in an STI edge region; 상기 제2 산화막에 대해 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And performing a planarization process on the second oxide film. 제1항에서,In claim 1, 상기 패드 절연막은 800Å~1500Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The pad insulating film is a semiconductor device manufacturing method, characterized in that formed in a thickness of 800 ~ 1500Å. 제1항에서,In claim 1, 상기 제1 산화막은 5000Å~6500Å 두께로 형성되는 것을 특징으로 하는 반도 체 소자의 제조 방법.The first oxide film is a semiconductor device manufacturing method, characterized in that formed in the thickness of 5000 ~ 6500Å. 삭제delete 제1항에서, In claim 1, 상기 제1 산화막은 고밀도 플라즈마 화학 기상 증착법(High Density Plasma Chemical Vapoer Deposition : HDP CVD)을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The first oxide film is a method of manufacturing a semiconductor device, characterized in that formed by High Density Plasma Chemical Vapor Deposition (HDP CVD).
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