KR100798773B1 - Semiconductor memory device - Google Patents

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Abstract

본 발명은 다수의 컬럼라인을 구비하는 반도체 메모리 장치에 있어서, 각각의 컬럼라인을 구동하기 위한 다수의 컬럼회로부와, 최대 프리페치 값에 대응하는 개수의 컬럼회로부 - 다수의 그룹으로 그룹화됨 - 를 관할하되, 관할하는 컬럼회로부를 동작 모드에 따라 그룹별로 선택적으로 인에이블 시키기 위한 컬럼회로제어부를 구비하는 반도체 메모리 장치를 제공한다.The present invention provides a semiconductor memory device having a plurality of column lines, comprising: a plurality of column circuit parts for driving each column line, and a number of column circuit parts corresponding to a maximum prefetch value, grouped into a plurality of groups. The present invention provides a semiconductor memory device having jurisdiction, and having a column circuit control unit for selectively enabling a column circuit unit to be controlled in groups according to an operation mode.

프리페치, 버스트랭스, MRS Prefetch, Bustrans, MRS

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}Semiconductor Memory Device {SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래 기술에 따른 프리페치 스킴을 설명하기 위한 DDR3 SDRAM의 일부 구성도.1 is a partial configuration diagram of a DDR3 SDRAM for explaining a prefetch scheme according to the prior art.

도 2는 도 1의 컬럼회로부의 일반적인 구성을 도시한 블록도.2 is a block diagram showing a general configuration of the column circuit portion of FIG.

도 3은 본 발명에 따른 프리페치 스킴을 설명하기 위한 DDR3 SDRAM의 일부 구성도.3 is a schematic view of a portion of a DDR3 SDRAM for explaining the prefetch scheme according to the present invention.

도 4는 도 3의 컬럼 제어신호 생성부의 일실시예를 나타내는 회로도.4 is a circuit diagram illustrating an embodiment of the column control signal generator of FIG. 3.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

200, 300 : 컬럼회로 그룹200, 300: column circuit group

200a, 200b, 200c, 200d, 300a, 300b, 300c, 300d : 컬럼회로부200a, 200b, 200c, 200d, 300a, 300b, 300c, 300d: column circuit part

본 발명은 반도체 장치에 관한 것으로, 더욱 자세하게는 반도체 메모리 장치 의 프리페치(prefetch) 스킴(scheme)에 관련된 것이다.The present invention relates to a semiconductor device, and more particularly, to a prefetch scheme of a semiconductor memory device.

반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 처음 제안된 것은 반도체 메모리 장치의 외부 클럭의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) SDRAM이다. 그러나 SDR SDRAM 역시 고속동작으로 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클럭 주기에 두개의 데이터를 처리하는 방식인 DDR(Double Data Rate) SDRAM이 제안되었다. DDR SDRAM의 각 데이터 입출력핀에서는 외부에서 입력되는 클럭의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두개의 데이터가 입출력된다. 때문에, 클럭의 주파수를 증가시키지 않더라도 종래의 SDR SDRAM에 비하여 최소한 두배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속 동작이 구현 가능하다.Semiconductor memory devices have been continually improved to increase the degree of integration and increase their operating speed. The first proposed to improve the operation speed is the so-called single data rate (SDR), which inputs and outputs one data over one period of the clock at one data pin in synchronization with the rising edge of the external clock of the semiconductor memory device. SDRAM. However, SDR SDRAM is also insufficient to satisfy the speed of a system requiring high speed operation. Accordingly, a double data rate (DDR) SDRAM, which processes two data in one clock cycle, has been proposed. In each data input / output pin of the DDR SDRAM, two data are input / output in synchronization with a rising edge and a falling edge of an externally input clock. Therefore, even if the frequency of the clock is not increased, at least twice as much bandwidth as the conventional SDR SDRAM can be realized, thereby enabling high-speed operation.

또한, SDR SDRAM에서 DDR1/DDR2 SDRAM으로 발전하면서, 고속 동작에 대응하기 위해 한번의 입출력 명령으로 각 입출력 핀 별로 버스트 랭스(burst length)에 해당하는 데이터를 한번에 읽거나 쓰는 동작을 채용하였는데 이를 프리페치(prefetch)라고 한다. 예컨데, 2-비트 프리페치를 사용하는 DDR1 SDRAM의 경우에는 최소 버스트 랭스가 2가 되고 한 클럭 주기에서 2-비트의 데이터 값이 입출력된다. 때문에, 효과적인 데이터 액세스(data access)를 위하여 반도체 메모리 장치는 외부에서 데이터를 입출력할 때에 클럭의 라이징 에지 및 폴링 에지에서 데이터를 입출력시키고, 실질적으로 반도체 메모리 장치 내부에서는 클럭의 한쪽 에지에 동기되는 두개의 데이터를 병렬로 처리하는 2-비트 프리페치를 사용한다. 또한, DDR2 SDRAM의 경우에는 각 입출력핀 별로 4-비트의 데이터를 한번에 읽거나 쓰는 4-비트 프리페치가 가능하다.In addition, as SDR SDRAM evolves to DDR1 / DDR2 SDRAM, in order to cope with high-speed operation, the operation of reading or writing burst data for each input / output pin with one input / output command at once is adopted. It is called (prefetch). For example, for DDR1 SDRAM with 2-bit prefetch, the minimum burst length is 2, and 2-bit data values are inputted and outputted in one clock period. Therefore, for effective data access, the semiconductor memory device inputs and outputs data at the rising edge and the falling edge of the clock when inputting and outputting data from the outside, and substantially two synchronized with one edge of the clock inside the semiconductor memory device. Use 2-bit prefetch to process the data in parallel. In addition, in the case of DDR2 SDRAM, 4-bit prefetch is possible to read or write 4-bit data at a time for each input / output pin.

한편, DDR3 SDRAM 기본적으로 버스트 랭스가 8이면 8-비트 프리페치를 사용하지만, 버스트 랭스 4도 지원하도록 규정되어 있다. 다시 말하면, DDR3 SDRAM은 4-비트 프리페치와 8-비트 프리페치 모두 지원하게끔 설계되어야 한다.DDR3 SDRAM, on the other hand, uses 8-bit prefetch when the burst length is 8, but it also specifies to support burst length 4. In other words, DDR3 SDRAM must be designed to support both 4-bit and 8-bit prefetch.

한편, SDR SDRAM은 MRS(Mode Register Set)를 구비하고 있으며, MRS에는 버스트 타입(burst type), 버스트랭스(burst length), 카스 레이터시(CAS latency)등 여러가지 모드(mode)에 대한 정보가 기록되어 있다.On the other hand, SDR SDRAM has a mode register set (MRS), and information on various modes such as burst type, burst length, and CAS latency is recorded in the MRS. It is.

도 1은 종래 기술에 따른 프리페치 스킴을 설명하기 위한 DDR3 SDRAM의 일부 구성도이다.1 is a diagram illustrating a part of a DDR3 SDRAM for explaining a prefetch scheme according to the prior art.

도 1을 참조하면, 8-비트 프리페치를 사용하는 DDR3 SDRAM의 경우, 뱅크(BANK1)(메모리는 복수의 뱅크로 구비되나 도면에는 한개의 뱅크만 도시함)와, 최대 프리페치 비트 수인 8-비트 프리페치에 따라 구비된 8개의 컬럼회로부(10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h)로 구성된 컬럼회로부 그룹(10)을 포함한다. 한편, 컬럼제어신호(CCS : Column Control Signal)는 컬럼회로부 그룹(10)을 인에이블(enable)시키는 신호로서, DDR3 SDRAM의 읽기동작이나 쓰기동작과 같이 컬럼을 선택하기 위한 컬럼 액세스 명령(COLUMN ACCESS COMMAND)에 의해 내부적으로 만들어지는 신호이다.Referring to FIG. 1, in the case of DDR3 SDRAM using 8-bit prefetch, the bank BANK1 (memory is provided with a plurality of banks but only one bank is shown in the figure), and the maximum number of prefetch bits is 8-. The column circuit unit group 10 includes eight column circuit units 10a, 10b, 10c, 10d, 10e, 10f, 10g, and 10h provided according to bit prefetch. The column control signal (CCS: column control signal) is a signal for enabling the column circuit unit group 10. A column access command (COLUMN ACCESS) for selecting a column such as a read operation or a write operation of the DDR3 SDRAM is performed. COMMAND) is the signal made internally.

도 2는 도 1의 컬럼회로부의 일반적인 구성을 도시한 블록도이다.FIG. 2 is a block diagram illustrating a general configuration of the column circuit part of FIG. 1.

도 1 및 도 2를 참조하면, 도 1의 8개의 컬럼회로부(10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h)은 각각 도 2와 같이 서로 동일하게 구성되어 있다. 그리고, 8개의 컬럼회로부는 하나의 컬럼제어신호(CCS)에 응답하여 구동한다.1 and 2, the eight column circuit units 10a, 10b, 10c, 10d, 10e, 10f, 10g, and 10h of FIG. 1 are configured identically to each other as shown in FIG. 2. The eight column circuit units are driven in response to one column control signal CCS.

구체적으로 각각의 컬럼회로부는 읽기동작시 셀(cell)에 저장되어 있는 데이터 값을 비트라인감지증폭기(도면 미도시)를 거쳐 로컬입출력라인(LIO, LIOb)으로 전달한 후 전달된 데이터 값을 증폭하는 데이터버스감지증폭기(24b)와, 비트라인감지증폭기와 로컬입출력라인(LIO, LIOb)간의 스위치를 제어하는 신호(Yi)를 출력하는 컬럼디코더(23b)와, 쓰기(write)시 외부입력 데이터 값을 입력받는 쓰기드라이버(25b), 및 쓰기드라이버(25b)와 데이터버스감지증폭기(24b)와 컬럼디코더(23b)에 컬럼제어신호(CCS)의 입력 타이밍을 조절하는 지연부(22b)로 구성될 수 있다. 각각의 컬럼회로부(10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h)는 읽기 또는 쓰기동작과 같은 컬럼 액세스 명령이 들어올 때 내부적으로 만들어지는 컬럼제어신호(CCS)에 의해 최초의 동작이 이루어진 이후에 다른 컬럼회로부의 동작과 관계없이 개별적으로 동작하게 된다. Specifically, each column circuit unit transfers the data value stored in the cell to the local I / O lines LIO and LIOb through a bit line sensing amplifier (not shown) during a read operation, and then amplifies the transferred data value. A data bus sense amplifier 24b, a column decoder 23b which outputs a signal Yi controlling a switch between the bit line sense amplifier and the local I / O lines LIO and LIOb, and an external input data value at the time of writing. The write driver 25b for receiving the input signal, and the delay driver 22b for adjusting the input timing of the column control signal CCS to the write driver 25b, the data bus sense amplifier 24b, and the column decoder 23b. Can be. Each column circuit section 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h is operated by a column control signal (CCS) generated internally when a column access command such as a read or write operation is received. After it is made, it operates individually regardless of the operation of other column circuit parts.

이와 같이, 모든 컬럼회로부(10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h)가 하나의 컬럼제어신호(CCS)에 의해 구동을 시작하기 때문에, MRS에 설정된 버스트 랭스가 4로 설정된 경우에도 뱅크 내의 전체 컬럼회로부(즉, 8개의 컬럼회로부)가 동작한다.As described above, when all the column circuits 10a, 10b, 10c, 10d, 10e, 10f, 10g, and 10h start driving by one column control signal CCS, the burst length set in the MRS is set to 4. The entire column circuit portion (that is, eight column circuit portions) in the bank operates.

때문에, 읽기동작시에는 실제로 사용되지 않는 데이터 값을 출력하기 위해 원하지 않는 컬럼회로부의 데이터버스감지증폭기(24b) 및 컬럼디코더(23b)가 동작하여 불필요한 전류소모가 발생하게 된다. 특히 쓰기동작시에도 원하지 않는 컬럼회로부가 동작하여 외부에서 데이터 값을 입력되지 않았음에도 로컬입출력라인(LIO, LIOb)에 래치(latch)되어 있는 이전의 데이터 값이 셀에 저장된 데이터 값을 파괴하는 문제가 발생한다.Therefore, during the read operation, the data bus sense amplifier 24b and the column decoder 23b of the unwanted column circuit portion operate to output data values which are not actually used, thereby causing unnecessary current consumption. In particular, even during a write operation, an unwanted column circuit is operated so that the previous data value latched on the local I / O lines LIO and LIOb destroys the data value stored in the cell even though no data value is input from the outside. Occurs.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, MRS에 설정된 버스트 랭스를 이용하여 뱅크 내의 복수의 컬럼회로부들을 선택적으로 일부만 구동하여 원하는 프리페치 동작이 가능한 반도체 메모리 장치를 제공한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-described problems of the prior art, and provides a semiconductor memory device capable of driving a desired prefetch operation by selectively driving only a part of a plurality of column circuit units in a bank using a burst length set in an MRS.

상기 목적을 달성하기 위한 본 발명은, 제1 셀매트를 컬럼구동하는 제1 컬럼회로부; 제2 셀매트를 컬럼구동하는 제2 컬럼회로부; 상기 제1 컬럼회로부를 구동하는 제1 컬럼제어수단; 및 상기 제2 컬럼회로부를 구동하는 제2 컬럼제어수단을 구비하는 반도체 메모리 장치를 제공한다.The present invention for achieving the above object, the first column circuit unit for driving the first cell mat; A second column circuit part driving the second cell mat; First column control means for driving the first column circuit portion; And a second column control means for driving the second column circuit part.

또한, 제1 셀매트를 컬럼구동하는 제1 컬럼회로부; 제2 셀매트를 컬럼구동하는 제2 컬럼회로부; 및 상기 제1 또는/및 제2 컬럼회로부를 구동하는 컬럼회로제어수단을 구비하는 반도체 메모리 장치를 제공한다.In addition, the first column circuit unit for driving the first cell mat; A second column circuit part driving the second cell mat; And column circuit control means for driving the first or second column circuit portion.

또한, 다수의 컬럼라인을 구비하는 반도체 메모리 장치에 있어서, 각각의 컬럼라인을 구동하기 위한 다수의 컬럼회로부와, 최대 프리페치 값에 대응하는 개수의 컬럼회로부 - 다수의 그룹으로 그룹화됨 - 를 관할하되, 관할하는 컬럼회로부를 동작 모드에 따라 그룹별로 선택적으로 인에이블 시키기 위한 컬럼회로제어부를 구비하는 반도체 메모리 장치를 제공한다.Also, in a semiconductor memory device having a plurality of column lines, a plurality of column circuit units for driving each column line and a number of column circuit units corresponding to a maximum prefetch value, which are grouped into a plurality of groups, are controlled. However, the present invention provides a semiconductor memory device including a column circuit control unit for selectively enabling a column circuit unit having a jurisdiction according to an operation mode.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 3은 본 발명에 따른 프리페치 스킴을 설명하기 위한 DDR3 SDRAM의 일부 구성도이다.3 is a partial configuration diagram of a DDR3 SDRAM for explaining the prefetch scheme according to the present invention.

도 3을 참조하면, 8-비트 프리페치를 사용하는 DDR3 SDRAM의 경우, 뱅크(BANK1)(메모리는 복수의 뱅크로 구비되나 도면에는 한개의 뱅크만 도시함)와, 최대 프리페치 비트 수인 8-비트 프리페치에 따라 구비된 8개의 컬럼회로부(200a, 200b, 200c, 200d, 300a, 300b, 300c, 300d)로 구성된 컬럼회로부 그룹(200, 300)을 포함한다. 컬럼회로부 그룹(200, 300)은 컬럼 제어신호 생성부(400)에서 출력되는 컬럼제어신호(CCS1, CCS2)의 개수에 대응하여 분할되어 있고, 분할된 컬럼회로부 그룹(200, 300)에는 각각 컬럼제어신호(CCS1, CCS2)가 전달될 수 있도록 컬럼제어신호라인이 연결되어있다.Referring to FIG. 3, in the case of DDR3 SDRAM using 8-bit prefetch, the bank BANK1 (memory is provided with a plurality of banks but only one bank is shown in the drawing), and the maximum number of prefetch bits is 8-. The column circuit unit group 200 and 300 includes eight column circuit units 200a, 200b, 200c, 200d, 300a, 300b, 300c, and 300d provided according to bit prefetch. The column circuit unit groups 200 and 300 are divided corresponding to the number of column control signals CCS1 and CCS2 output from the column control signal generator 400, and the columns are respectively included in the divided column circuit unit groups 200 and 300. The column control signal lines are connected so that the control signals CCS1 and CCS2 can be transmitted.

컬럼제어신호(CCS1, CCS2)는 컬럼회로부 그룹(200, 300)을 인에이블(enable)시키는 신호로서, DRAM의 읽기동작이나 쓰기동작과 같이 컬럼을 선택하기 위한 컬럼 액세스 명령(COLUMN ACCESS COMMAND)에 의해 내부적으로 만들어지는 신호이다.The column control signals CCS1 and CCS2 are signals that enable the column circuit unit groups 200 and 300. The column control signals CCS1 and CCS2 are used for a column access command COLUMN ACCESS COMMAND to select a column such as a read operation or a write operation of a DRAM. It is a signal produced internally.

여기서, 컬럼회로부(200a, 200b, 200c, 200d, 300a, 300b, 300c, 300d)는 종래와 동일한 구성으로 각각 컬럼제어신호(CCS1, CCS2)에 응답하여 컬럼라인을 선택하는 컬럼디코더와, 컬럼라인의 데이터 값을 증폭하는 데이터버스감지증폭부와, 컬럼라인에 쓰기 데이터 값을 제공하는 쓰기 드라이버, 및 컬럼디코더와 데이터버스감지증폭부와 쓰기드라이버에 제공되는 각각의 컬럼제어신호(CCS1, CCS2)의 입력 타이밍을 조절하는 지연부로 구성될 수 있으며, 그 자세한 기술적 구현은 종래기술과 실질적으로 동일하여 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다. Here, the column circuit unit 200a, 200b, 200c, 200d, 300a, 300b, 300c, and 300d have the same configuration as the conventional column decoders for selecting the column lines in response to the column control signals CCS1 and CCS2, and the column lines. A data bus sense amplifier section for amplifying the data value of the signal, a write driver for providing write data values to the column lines, and respective column control signals (CCS1, CCS2) provided to the column decoder, data bus sense amplifier and write driver. It may be composed of a delay unit for adjusting the input timing of, the detailed technical implementation is substantially the same as the prior art will be apparent to those skilled in the art belonging to the present invention, a detailed description thereof will be omitted.

한편, 8-비트 프리페치 동작을 살펴보면, 8개의 컬럼회로부(200a, 200b, 200c, 200d, 300a, 300b, 300c, 300d)에 입력되는 두개의 컬럼제어신호(CCS1, CCS2)가 인에이블(enable)되고 8-비트 프리페치 동작을 수행한다. 4-비트 프로페치 동작은 두개의 컬럼제어신호(CCS1, CCS2) 중 어느 하나가 활성화가 되어 8개의 컬럼회로부 중 해당하는 4개의 컬럼회로부-컬럼회로부 그룹(200) 또는 컬럼회로부 그룹(300)중 어느 하나-를 구동시켜 4-비트 프리페치 동작을 수행한다. 예컨데, 2-비트 프리페치로 동작할 경우에는 8개의 컬럼회로부를 4개의 그룹으로 구분하고 네개의 컬럼제어신호에 의해 그중 한개의 그룹, 즉, 2개의 컬럼회로부를 구동시켜 2-비트 프리페치 동작을 할 수도 있다.Meanwhile, referring to the 8-bit prefetch operation, two column control signals CCS1 and CCS2 input to the eight column circuit units 200a, 200b, 200c, 200d, 300a, 300b, 300c, and 300d are enabled. And perform an 8-bit prefetch operation. In the 4-bit prefetch operation, one of the two column control signals CCS1 and CCS2 is activated, and among the four column circuit unit-column circuit unit groups 200 or the column circuit unit group 300 among the eight column circuit units. Either one is driven to perform a 4-bit prefetch operation. For example, when operating with 2-bit prefetch, the 8-column circuit part is divided into 4 groups, and the 4-column control signal drives one group, that is, 2 column circuit parts, to operate 2-bit prefetch. You can also do

도 4는 도 3의 컬럼 제어신호 생성부(400)의 일실시예를 나타내는 회로도이다.4 is a circuit diagram illustrating an example of the column control signal generator 400 of FIG. 3.

도 4를 참조하여 컬럼제어신호생성부에 입력되는 신호를 살펴보면, 컬럼액세 스명령신호(COLUMN ACCESS COMMAND SIGNAL)는 셀에 데이터를 읽기나 쓰기동작시 컬럼 액세스를 위한 신호이고, 버스트랭스신호(BL4, BL8)는 MRS(Mode Register Set)에 프로그래밍(programming)되어 설정된 결과로 나타나는 신호로서, 8-비트 버스트랭스 동작의 경우, 8-비트 버스트랭스신호(BL8)는 논리'하이'(high)를 갖고 4-비트 버스트랭스신호(BL4)는 논리'로우'(low)를 갖게 된다. 또한, 4-비트 버스트랭스 동작하는 경우, 4-비트 버스트랭스신호(BL4)는 논리'하이'(high)를 갖고 8-비트 버스트랭스신호(BL8)는 논리'로우'(low)를 갖게 된다. 그리고, 컬럼어드레스신호(ADDRESS2)는 4-비트 프리페치시 도 3의 컬럼회로부 그룹(200, 300)중 어느 하나를 선택하기 위한 기준이 되는 신호이다.Referring to the signal input to the column control signal generation unit with reference to Figure 4, the column access command signal (COLUMN ACCESS COMMAND SIGNAL) is a signal for column access when reading or writing data to the cell, the bus-transmission signal (BL4) , BL8) is a signal that is programmed and set in the MRS (Mode Register Set). In the case of an 8-bit bustrans operation, the 8-bit bustrans signal BL8 represents a logic 'high'. And the 4-bit bus-transmission signal BL4 has a logic 'low'. In addition, in the case of the 4-bit bustrans operation, the 4-bit bustrans signal BL4 has a logic 'high' and the 8-bit bustrans signal BL8 has a logic 'low'. . The column address signal ADDRESS2 is a signal used as a reference for selecting any one of the column circuit unit groups 200 and 300 of FIG. 3 during 4-bit prefetch.

구성을 살펴보면, 컬럼제어신호생성부는 컬럼어드레스신호(ADDRESS2)를 인버팅하는 인버터(INV2)와, 4-비트 버스트랭스신호(BL4)와 인버터(INV2)의 출력신호를 입력받는 제1 AND 게이트(AND2)와, 4-비트 버스트랭스신호(BL4)와 컬럼어드레스신호(ADDRESS2)를 입력받는 제2 AND 게이트(AND3)와, 8-비트 버스트랭스신호(BL8)와 제1 AND 게이트(AND2)의 출력신호를 입력받는 제1 OR 게이트(OR2)와, 8-비트 버스트랭스신호(BL8)와 상기 제2 AND 게이트(AND3)의 출력신호를 입력받는 제2 OR 게이트(OR3)와, 컬럼액세스명령신호(COLUM ACCESS COMMAND SIGNAL)와 제1 OR 게이트(OR2)의 출력신호를 입력받아 제1 컬럼제어신호(CCS1)를 출력하는 제3 AND 게이트(AND4), 및 컬럼액세스명령신호(COLUM ACCESS COMMAND SIGNAL)와 제2 OR 게이트(OR3)의 출력신호를 입력받아 제2 컬럼제어신호(CCS2)를 출력하는 제4 AND 게이트(AND5)로 구성된다.Referring to the configuration, the column control signal generation unit may include an inverter INV2 for inverting the column address signal ADDRESS2, and a first AND gate for receiving an output signal of the 4-bit bus trace signal BL4 and the inverter INV2. AND2), the second AND gate AND3 receiving the 4-bit bus-transmission signal BL4 and the column address signal ADDRESS2, and the 8-bit bus-transmission signal BL8 and the first AND gate AND2. A first OR gate OR2 for receiving an output signal, a second OR gate OR3 for receiving an output signal of the 8-bit bus-transition signal BL8 and the second AND gate AND3, and a column access command A third AND gate AND4 that receives the signal COLUM ACCESS COMMAND SIGNAL and the output signal of the first OR gate OR2 and outputs the first column control signal CCS1, and the column access command signal COLUM ACCESS COMMAND SIGNAL ) And a fourth AND gate AND5 that receives the output signal of the second OR gate OR3 and outputs the second column control signal CCS2. It is made.

상술한 본 발명의 회로적 구성은 바람직한 실시예에 따라 구체적으로 기술되었고, 입력신호 또한 일실시예로 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.The above-described circuit configuration of the present invention has been described in detail according to a preferred embodiment, and it should be noted that the input signal is also for the purpose of illustration and not limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

다시 도 3 및 도 4를 참조하여 동작을 살펴보면, 8-비트 프리페치 동작의 경우, 8-비트 버스트랭스신호(BL8)에 의해 제1 및 제2 컬럼제어신호(CCS1, CCS2)가 논리'하이'(high)가 되고, 8개의 컬럼회로부(200a, 200b, 200c, 200d, 300a, 300b, 300c, 300d)가 활성화되어 8-비트 프리페치 동작을 한다. 또한, 4-비트 프리페치 동작의 경우, 4-비트 및 8-비트 버스트랭스신호(BL4, BL8)와 컬럼어드레스신호(ADDRESS2)에 의해 제1 및 제2 컬럼제어신호(CCS1, CCS2)중 어느 하나가 논리'하이'(high)가 되고, 컬럼회로부 그룹(200, 300) 중 어느 하나가 활성화되어 4-비트 프리페치 동작을 한다.Referring to FIGS. 3 and 4 again, in the case of an 8-bit prefetch operation, the first and second column control signals CCS1 and CCS2 are logically 'high' by the 8-bit bus-transition signal BL8. 'high', and eight column circuit parts 200a, 200b, 200c, 200d, 300a, 300b, 300c, and 300d are activated to perform an 8-bit prefetch operation. In addition, in the case of the 4-bit prefetch operation, any one of the first and second column control signals CCS1 and CCS2 is generated by the 4-bit and 8-bit bus trance signals BL4 and BL8 and the column address signal ADDRESS2. One becomes logic 'high', and either one of the column circuit groups 200 and 300 is activated to perform a 4-bit prefetch operation.

때문에, 본 발명에 따라 컬럼제어신호를 생성하여 컬럼회로부를 활성화시키는 구조는 8-비트 프리페치를 사용하는 DDR3 SDRAM에서 8-비트 및 4-비트 프리페치가 가능하며, 또한, 추가적인 컬럼어드레스신호를 이용하여 2-비트 프리페치가 가능하다.Therefore, the structure of activating the column circuit part by generating the column control signal according to the present invention is capable of 8-bit and 4-bit prefetch in DDR3 SDRAM using 8-bit prefetch, and also provides additional column address signals. 2-bit prefetch is possible.

다시 말하면, MRS에 기록된 버스트랭스를 이용하여 최대 프리페치 데이터 개수에 대응하는 복수의 컬럼회로부 중 필요한 개수의 컬럼회로부를 선택적으로 구동하고, 구동된 컬럼회로부에 의해 원하는 비트의 프리페치 동작을 할 수 있게 한다.In other words, by selectively driving the required number of column circuits among the plurality of column circuits corresponding to the maximum number of prefetch data by using the bus trend recorded in the MRS, and performing the desired prefetch operation by the driven column circuits. To be able.

상술한 본 발명은 원하는 비트의 프리페치시 필요한 개수의 컬럼회로부만을 동작 시킴으로써, 불필요한 컬럼회로부에서의 전류소모를 없앨 수 있고, 특히, 쓰기 동작의 경우 원하지 않게 셀의 데이터가 파괴되는 것을 막을 수 있다.In the present invention described above, by operating only the number of column circuits necessary for prefetching of a desired bit, current consumption in the unnecessary column circuits can be eliminated, and in particular, in the case of a write operation, it is possible to prevent undesired destruction of data in a cell. .

Claims (9)

삭제delete 삭제delete 다수의 컬럼라인을 구비하는 반도체 메모리 장치에 있어서,In a semiconductor memory device having a plurality of column lines, 각각의 컬럼라인을 구동하기 위한 다수의 컬럼회로부와,A plurality of column circuits for driving each column line, 최대 프리페치 값에 대응하는 개수의 컬럼회로부 - 다수의 그룹으로 그룹화됨 - 를 관할하되, 관할하는 컬럼회로부를 동작 모드에 따라 그룹별로 선택적으로 인에이블 시키기 위한 컬럼회로제어부The column circuit control unit for controlling the number of column circuit units-grouped into a plurality of groups-corresponding to the maximum prefetch value, but the column circuit control unit for selectively enabling the corresponding column circuit unit for each group according to the operation mode 를 구비하는 반도체 메모리 장치.A semiconductor memory device having a. 제3항에 있어서,The method of claim 3, 버스트랭스에 관련된 정보가 기록된 MRS(Mode Register Set)를 더 포함하는 반도체 메모리 장치.And a MRS (Mode Register Set) in which information related to a bus trace is recorded. 제4항에 있어서,The method of claim 4, wherein 상기 MRS에 설정된 상기 버스트랭스에 의해 상기 다수의 컬럼회로부의 구동되는 개수가 결정되는 것을 특징으로 하는 반도체 메모리 장치.And the number of driving of the plurality of column circuit parts is determined by the bus trend set in the MRS. 제4항에 있어서,The method of claim 4, wherein 상기 컬럼회로제어부는,The column circuit control unit, 상기 최대 프리페치 값보다 적은 개수에 대응하는 상기 컬럼회로부를 구동하는 제1 제어신호출력부;A first control signal output unit driving the column circuit unit corresponding to the number less than the maximum prefetch value; 상기 최대 프리페치 값보다 적은 개수에 대응하는 상기 컬럼회로부를 구동하는 제2 제어신호출력부; 및A second control signal output unit driving the column circuit unit corresponding to the number less than the maximum prefetch value; And 상기 버스트랭스에 관련된 신호를 입력받아 상기 제1 및 제2 제어신호출력부를 구동하는 제어신호디코딩부A control signal decoding unit which receives a signal related to the bus trend and drives the first and second control signal output units 를 구비하는 반도체 메모리 장치.A semiconductor memory device having a. 제4항에 있어서,The method of claim 4, wherein 상기 컬럼회로부는 하나의 뱅크에 8개가 구비되며,The column circuit unit is provided with eight in one bank, 상기 버스트랭스 8로 설정된 경우 상기 8개의 컬럼회로부가 모두 구동하고, 버스트랭스 4로 설정된 경우에는 상기 8개의 컬럼회로부중 4개만을 구동하는 반도체 메모리 장치.And all eight column circuit parts are driven when the bus trend is set to 8, and only four of the eight column circuit parts are driven when the bus trend is set to 4. 제4항에 있어서,The method of claim 4, wherein 상기 컬럼회로부는 하나의 뱅크에 8개가 구비되며,The column circuit unit is provided with eight in one bank, 상기 버스트랭스 8로 설정된 경우 상기 8개의 컬럼회로부가 모두 구동하고, 버스트랭스 4로 설정된 경우에는 4개의 상기 컬럼회로부가 구동하고, 버스트랭스 2로 설정된 경우에는 2개의 상기 컬럼회로부가 구동하는 반도체 메모리 장치.The semiconductor memory drives all of the eight column circuit units when the bus transistor is set to 8, and drives the four column circuit units when the bus transistor is set to 4, and drives the two column circuit units when the bus transistor is set to 2. Device. 제3항에 있어서,The method of claim 3, 상기 컬럼회로부는,The column circuit unit, 상기 컬럼라인을 선택하는 컬럼디코더;A column decoder for selecting the column line; 상기 컬럼라인의 데이터 값을 증폭하는 데이터버스감지증폭부; A data bus detection amplifier for amplifying the data values of the column lines; 상기 컬럼라인에 쓰기 데이터 값을 제공하는 쓰기드라이버; 및A write driver for providing a write data value to the column line; And 상기 컬럼디코더와 상기 데이터버스감지증폭부 및 상기 쓰기드라이버에 상기 컬럼회로제어부의 출력신호가 제공되는 타이밍을 조절하기 위한 지연부 A delay unit for adjusting a timing at which an output signal of the column circuit controller is provided to the column decoder, the data bus sensing amplifier, and the write driver 를 구비하는 반도체 메모리 장치. A semiconductor memory device having a.
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