KR100794985B1 - 클러스터 다중 경로 간섭 억제 회로를 갖는 고성능 무선수신기 - Google Patents

Abstract

2개의 다중 경로 클러스터로 구성되는 임펄스 채널 응답을 프로세싱함으로써 클러스터간 다중 경로 간섭을 억제하는 수신기에 관한 것으로서, 각 클러스터는 복수의 지연을 갖는 신호 그룹을 갖는다. 일 실시예에서, 수신기는 단일 안테나, 및 각각의 슬라이딩 윈도우 이퀄라이저에 입력되기 전에 신호 그룹을 정렬하기 위해 사용되는 병렬 접속된 지연 유닛을 포함한다. 이퀄라이저의 출력은 단일 출력을 제공하는 콤바이너를 통해 칩 레벨에서 결합된다. 다른 실시예에 있어서, 수신기는 클러스터 다중 경로 간섭 억제(CMIS) 회로를 포함한다. CMIS 회로는 경판정 유닛 및 다중 경로 클러스터의 레플리카를 생성하는 복수의 신호 재생 유닛을 포함한다. 레플리카는 각 지연 유닛의 출력으로부터 공제되어, 각 슬라이딩 윈도우 이퀄라이저에 입력된다. 다른 실시예에서, 복수의 안테나가 클러스터의 수신 및 프로세싱을 위해 사용된다.

Description

클러스터 다중 경로 간섭 억제 회로를 갖는 고성능 무선 수신기{HIGH PERFORMANCE WIRELESS RECEIVER WITH CLUSTER MULTIPATH INTERFERENCE SUPPRESSION CIRCUIT}

본 발명은 무선 통신 분야에 관한 것이다. 좀더 구체적으로, 본 발명은 무선 페이딩 채널을 처리하기 위한 코드 분할 다중 접속(Code Division Multiple Access; CDMA) 수신기에 관한 것이다.

CDMA 무선 인터페이스를 이용하는 무선 이동 어플리케이션(applications)에 관하여, 간단한 수신기 구조를 갖춘 레이크 수신기가 일반적으로 사용되어 왔다. 레이크 수신기는 각 다중 경로 컴포넌트를 독립적으로 역확산시키고 다른 다중 경로를 노이즈로서 취급한다. 그러므로, 레이크 수신기는 성능이 열화되는데, 특히 확산 계수가 작을 때 그러하다. 더 나은 성능을 달성하기 위하여, 다른 수신기 설계를 사용하여야 한다.

도 1a에 도시된 바와 같이, 전형적인 칩 레벨 이퀄라이저(105)는 수신기 채널(110)을 등화하고, 역확산기(120)로의 입력을 위한 억제 다중 경로 간섭(surpressed multipath interference)을 가진 칩 샘플(115)을 생성하는 데 사용되어 수신기 성능이 개선될 수 있다. 도 1a에서 역확산기(120)는 단일(single) 확산 코드(125)를 사용한다. 대안적으로, 도 1b에 도시된 바와 같이, 각각의 확산 코드(125a, 125b)를 사용하는 2개의 역확산기(120a, 120b)와 같은, 복수의(multiple) 역확산기가 칩 레벨 역확산기(105)와 함께 사용될 수 있다.

칩 레벨 이퀄라이저(105)는 최소 평균 제곱 오차(minimum mean-square error; MMSE) 기준(criteria) 또는 제로 포싱(Zero Forcing; ZF) 기준을 이용하는 것과 같이 다른 구현예를 가질 수 있다. ZF 이퀄라이저도 사용되지만, MMSE 이퀄라이저가 보통 ZF 이퀄라이저보다 더 우수한 성능을 가지므로, MMSE 이퀄라이저가 더 일반적으로 사용된다.

예를 들어, 공지의 장치의 결점을 갖지 않는 CDMA 수신기와 같은 고성능 무선 수신기를 제공하는 것이 바람직하다.

본 발명은 적어도 2개의 다중 경로 클러스터로 이루어진 임펄스 채널 응답을 프로세싱함으로써, 클러스터간 다중 경로 간섭을 억제하는 수신기로서, 각 클러스터는 복수의 지연(multiple delays)을 갖는 신호의 그룹을 갖는다. 일 실시예에서, 수신기는 단일 안테나 및 각각 슬라이딩 윈도우 이퀄라이저(sliding window equalizers)에 입력되기 전에 신호들의 그룹을 정렬시키기 위해 사용되는 병렬 접속된 지연 유닛을 포함한다. 이퀄라이저의 출력은 싱글 출력을 제공하는 콤바이너를 통해 칩 레벨에서 결합된다. 다른 실시예에서, 수신기는 클러스터 다중 경로 간섭 억제(Cluster Multipath Interference Suppression : CMIS) 회로를 포함한다. CMIS 회로는 경판정 유닛 및 다중 경로 클러스터의 레플리카(replica)를 생성하는 복수의 신호 재생 유닛을 포함한다. 레플리카는 각 지연 유닛의 출력으로부터 제거되고, 그 결과가 각 슬라이딩 윈도우 이퀄라이저에 입력된다. 다른 실시예에서, 복수의 안테나는 클러스터의 수신 및 프로세싱에 사용된다.

본 발명은 또한 적어도 하나의 안테나, 제1 슬라이딩 윈도우 이퀄라이저, 적어도 하나의 프로세싱 회로 및 콤바이너를 포함하는 수신기이다. 안테나는 채널 임펄스 응답이 임의의 길이를 갖는 것으로 가정되는 전송된 무선 신호를 수신한다. 프로세싱 회로는 제1 슬라이딩 윈도우 이퀄라이저와 연관된 윈도우 외부에서 채널 임펄스 응답의 다중 경로 컴포넌트를 처리한다. 콤바이너는 제1 슬라이딩 윈도우 이퀄라이저 및 적어도 하나의 프로세싱 회로의 출력들을 결합한다.

적어도 하나의 프로세싱 회로는 제2 슬라이딩 윈도우 이퀄라이저를 포함할 수 있다. 적어도 하나의 프로세싱 회로는 레이크를 포함할 수 있다. 제1 슬라이딩 윈도우 이퀄라이저의 윈도우 길이는 슬라이딩 윈도우 이퀄라이저가 처리하고 있는 클러스터의 길이 또는 그 길이의 배수일 수 있다. 제1 슬라이딩 윈도우 이퀄라이저의 윈도우 길이는 예상된 클러스터의 길이 또는 전형적인 예상된 클러스터의 길이의 고정된 최대값 또는 최대값의 배수일 수 있다.

도면과 함께 예시의 방법으로 주어진 후술의 설명으로부터 본 발명을 좀더 상세하게 이해할 수 있다.

도 1a는 하나의 코드를 가진 종래의 칩 이퀄라이저 수신기를 도시한 도면이다.

도 1b는 2개의 코드를 가진 종래의 칩 이퀄라이저 수신기를 도시한 도면이다.

도 2는 이퀄라이저 입력 데이터에 대한 종래의 슬라이딩 윈도우 블럭을 도시한 도면이다.

도 3은 본 발명의 일 실시예에 따른 채널 추정(channel estimation) 수신기 시스템의 블럭도이다.

도 4는 본 발명의 일 실시예에 따른 듀얼 이퀄라이저 수신기의 블럭도이다.

도 5는 본 발명의 다른 실시예에 따른 클러스터 다중 경로 간섭 제거 회로를 포함하는 듀얼 이퀄라이저 수신기의 블럭도이다.

도 6은 본 발명의 다른 실시예에 따른 클러스터 다중 경로 간섭 제거 회로를 포함하는 다중 안테나 수신기의 블럭도이다.

바람직한 실시예는 도면 전체를 통해 동일 소자를 동일 부호로 나타내는 도면을 참고하여 기술되었다.

바람직하게는, 여기에 개시된 본 발명은 무선 송수신 유닛(WTRU) 및/또는 기지국에 내포된다. 그러나, 임의의 무선 통신 방식이 본 발명으로부터 이득을 얻을 것으로 생각할 수 있다.

이후에, WTRU는 사용자 장치, 이동국, 고정 또는 이동 가입자 유닛, 무선 호출기, 또는 무선 환경에서 작동할 수 있는 다른 형태의 장치를 포함하지만 이에 한정되는 것은 아니다. 더욱이, 기지국은 노드 B, 사이트 제어기(site contrller), 액세스 포인트 또는 무선 환경에서 다른 접속 장치(interfacing device)를 포함하지만 이에 한정되는 것은 아니다.

본 발명의 특징은 집적회로(IC)에 통합되어 있거나 또는 서로 연결되는 다수의 컴퍼넌트를 포함한 회로에서 구성될 수도 있다.

여기에 기술된 본 발명은, 보통 범용 이동 통신 시스템(UMTS), CDMA 2000, 및 CDMA에 적용되는 바와 같이 시분할 듀플렉스(TDD), 주파수 분할 듀플렉스(FDD), 및 시분할 동기(time divisiion synchronous) CDMA(TDSCDMA)에 일반적으로 적용될 수 있지만, 다른 간섭 제한 무선 시스템에 적용가능하게 되도록 구상될 수 있다.

다중 경로 채널 응답의 샘플은 {h₁, h₂,..., h_L}이다. S = {S₁, S₂,... S_K}는 전송된 신호의 확산 데이터 벡터이고, R = {r₁,r₂,...,r_K+L-1}는 수신된 신호의 샘플이다. 이 예에서, 샘플링 레이트는 칩 레이트에 있고(sampling rate is at the chip rate), 다중 경로의 상대적인 지연은 칩 간격의 배수에 있다(relative delays of multipaths are at multiples of the chip level). 전송된 신호와 수신된 신호 간의 관계는 다음과 같다.

[수학식 1]

여기에서 N은 평균이 0이고 편차가 σ² _n인 독립 가우시안 변수라고 가정된 노이즈 샘플의 행 벡터이다. 기호 "T"는 전치(transposition)를 나타낸다.

칩 레벨 이퀄라이저는 다음과 같은 MMSE 또는 ZF 기준을 사용하여 데이터 측정치를 생성한다.

[수학식 2]

여기에서 윗첨자 "H"는 켤레 전치 행렬(Hermetian)을 나타낸다. I는 단위 대각 행렬이다.

범용 이동 통신 시스템(UMTS) 주파수 분할 듀플렉스(FDD) 애플리케이션에 대해서, 신호는 연속적으로 전송되고, 슬라이딩 윈도우 접근법(approach)은 데이터 처리를 위해 이용될 수 있다.

도 2를 참고하여, 제1 블럭 윈도우(205)는 K+L-1의 길이를 가진 수신된 입력 샘플 R₁ = {r₁,r₂,...,r_K+L-1} 을 사용한다. 도 1a 및 도 1b에 도시된 칩 이퀄라이저(105)는 수학식 2를 사용하여 K 샘플들을 생성한다. 이러한 K 샘플들 중에, 중앙부의 M 샘플들(215)만이 칩 이퀄라이저(105)의 슬라이딩 윈도우의 "모서리 효과(edge effect)"를 제거하기 위해서, 칩 이퀄라이저(105) 출력으로 사용된다. 제2 블럭 윈도우(210)는 입력 샘플 R₂= {r_M+1,r_M+2,...,r_K+M+L-1}을 이용하여 K 샘플들의 출력을 생성한다.

칩 레벨 MMSE 등화기에 대한 주요 행렬 연산은 행렬의 곱(H^HH) 및 역행렬(H^HH+σ² _nI)^-1 이며, 이는 칩 레벨 이퀄라이저(105)의 복잡성을 나타내고 H의 사이즈에 좌우된다. 성능의 관점에서, 윈도우 사이즈는 가능한 크게, 즉, K가 L보다 훨씬 크게 선택되어야 한다. 그러나 구현의 복잡성의 관점에서, 윈도우 사이즈는 가능한 작게 선택되어야 한다. 그러므로, 성능과 복잡성의 조화를 위해서, K는 보통 L보다 5배 내지 10배 크다.

대부분 채널의 경우에서, 지연 확산 L은 20 칩(칩 레이트는 3.84Mc/s로 가정)보다 작다. K를 사이즈 L의 8배가 되도록 선택할 경우, K = 8*20 = 160 칩이다. 그러나, UMTS 표준에 명시된 작업 그룹 4에서 시험 예 2와 같은 일부 채널의 예에 대해서, 지연 확산은 최대 80 칩일 수 있고, 윈도우 사이즈는 K = 8*80 = 640 칩이다. 윈도우 사이즈가 4배 커지기 때문에 복잡성도 16배 이상으로 증가할 것이다. 이러한 복잡성의 큰 증가는 이 큰 지연 확산을 위해 칩 레벨 이퀄라이저의 실행 불가능한 구현을 가져온다.

도 3은 본 발명에 따른 공간-시간(space-time; ST) 등화를 이용한 수신기(300)의 간략한 블럭도이다. 수신기(300)는 하나 또는 복수의 안테나(305A, 305B), 채널 추정기(channel estimator)(310), 및 ST 이퀄라이저(315)를 사용할 수 있다. 수신된 벡터 R 또는 (각 안테나 305A, 305B에 대응하는) 복수의 수신 벡터가 ST 등화기(315)에 입력된다. 채널 추정기(310)는 수신된 신호의 채널 응답 H를 추정한다. ST 등화기(315)는 구현에 기초하여 확산 데이터 벡터(S)와 데이터 벡터(D) 중 하나의 벡터를 생성한다. 확산 데이터 벡터(S)가 생성되는 경우, 데이터 벡터(D)를 생성하기 위해 역확산 단계가 사용된다.

도 4는 본 발명의 일 실시예에 따른 클러스터 다중 경로 간섭을 억제하는 수신기(400)의 블럭도이다. 수신기(400)는 WTRU 및/또는 기지국 내에 포함될 수 있다. 수신기(400)는 복수의 지연을 갖는 신호 그룹(408A, 408B)을 각각 갖는 2개의 다중 경로 클러스터(405A, 405B)로 구성된 임펄스 채널 응답을 프로세싱한다. 비록, 간단히 하기 위해, 임펄스 채널 응답은 오직 2개의 클러스터를 갖도록 도시되지만, 이 임펄스 채널 응답은 더 많은 클러스터를 가질 수 있다. 또한, 임펄스 응답은 클러스터 이외의 다중 경로 컴포넌트(일반적으로 더 적은 크기)를 가질 수 있다. 수신기(400)는 신호 그룹(408A, 408B)을 정렬하기 위해 사용되는 2개의 병렬 지연 유닛(415, 420)에 접속된 싱글 안테나(410)를 포함한다. 각 지연 유닛(415, 420)의 출력은 각각의 슬라이딩 윈도우 이퀄라이저(425, 430)의 입력에 접속된다. 슬라이딩 윈도우 이퀄라이저(425, 430)로서 바람직하게는 MMSE 이퀄라이저를 사용하지만, 다른 이퀄라이저를 사용하여도 좋다. 슬라이딩 윈도우 이퀄라이저(425, 430)의 출력은 확산 데이터 벡터 S 또는 데이터 벡터 D와 같은 신호 출력(440)을 제공하는 콤바이너(435)를 통해 결합된다.

각 클러스터(405A, 405B)에 있어서, 다중 경로 지연 사이의 확산은 상대적으로 작다. 그러나, 비교해 보면, 2개의 클러스터(405A, 405B) 사이에 시간 도메인의 지연은 매우 크다. 2개의 슬라이딩 윈도우 이퀄라이저(425, 430) 각각은 각 클러스터(405A, 405B)에 관련된 간섭을 감소시키고, 슬라이딩 윈도우 이퀄라이저(425, 430)에 의해 사용된 슬라이딩 윈도우의 필요 사이즈를 최소화한다. 따라서, 윈도우 사이즈가 감소하기 때문에 이퀄라이저 컴포넌트의 복잡성이 감소한다. 처리되는 클러스터의 수는 더 많은 지연 유닛 및 슬라이딩 윈도우 이퀄라이저를 더 추가함으로써 증가할 수 있다. 일부 실시예에서, 이퀄라이저(430)와 같은 몇몇의 이퀄라이저는 레이크 수신기로 대체될 수 있다.

콤바이너(435)의 출력(440)은

에 의해 정의될 수 있고, 여기에서

(i=1, 2)는 이퀄라이저(425, 430)의 출력이고, H_i(i=1, 2)는 클러스터(405A, 405B)의 채널 응답이다.

도 4를 이용하여 예를 들면, 임펄스 응답은 길이 L_I를 갖는다. 제1 클러스터(405A)는 길이 L_C1을 갖고, 제2 클러스터(405B)는 길이 L_C2를 갖는다. 사이즈가 적어도 L_I인 윈도우를 프로세싱하기 위해 구성된 슬라이딩 윈도우 이퀄라이저를 이용하는 대신에, 슬라이딩 윈도우 이퀄라이저는 사이즈가 적어도 L_C1 또는 L_C2인 윈도우를 프로세싱하도록 구성될 수 있다. 도 4에 도시된 바와 같이, 각 클러스터(405A, 405B)는 실질상 L_I 보다 더 짧은 길이 L_C1, L_C2 를 갖는다. 대부분의 임펄스 응답 프로파일에 있어서, 비록 일부의 프로파일은 클러스터들 사이에 더 작은 지연을 가질 수 있지만, 클러스터 길이 L_C1, L_C2 는 클러스터들 사이의 지연보다 훨씬 적다. 감소된 윈도우 사이즈에 기인해서, 상당한 복잡성 감소가 슬라이딩 윈도우 이퀄라이저에서 달성될 수 있다.

2개의 셀 사이에서 다이버시티를 지원하기 위해, 하나의 이퀄라이저(425, 430)가 각 셀에 각각 할당될 수 있다. 더 많은 셀의 지원을 희망하는 경우, 또는 더 많은 셀과 큰 지연 확산 신호들을 동시에 지원하기를 희망하는 경우, 더 많은 이퀄라이저 소자가 추가될 수 있는데, 일반적으로는 셀당 적어도 하나의 이퀄라이저가 추가될 수 있다. 그러나, 일반적인 결합 원리는 전술한 2개의 이퀄라이저 소자의 경우와 동일할 수 있다. 기지국에 의해 전송된 신호 클러스터의 타이밍이 코드 위상(지연면)과 실질적으로 일치할 수 있다. 그러나, 클러스터가 일반적으로 서로 다른 서명 코드(예를 들어, 스크램블링 코드)를 사용하여 구현되므로, 상이한 이퀄라이저 소자가 적용될 수 있다.

이 수신기 구조를 멀티셀 매크로 다이버시티(multi-cell macro-diversity) 결합에 적용하는 것은 상이한 소스(셀)로부터의 (동일) 데이터의 전송의 소정의 동기화를 필요로 한다. 이것은 인식된 요건이고 다운링크에서 매크로 다이버시티를 지원하는 임의의 셀룰러 통신 시스템에서 처리된다. 예를 들어, UMTS FDD는 상이한 셀로부터 292 칩으로 데이터의 전송을 동기화한다. 그 후 잔여 지연(residual delay)은 이미 존재하는 필수적으로 확장된 지연 버퍼인, 수신기에 추가된 동기화 회로에 의해 제거될 수 있다.

도 5는 본 발명의 다른 실시예에 따른 클러스터 다중 경로 간섭을 억제하는 수신기(500)의 블럭도이다. 수신기(500)는 WTRU 및/또는 기지국 내에 포함될 수 있다. 수신기(500)는 다중 경로 지연을 갖는 신호 그룹(508A, 508B)을 각각 갖는 2개의 다중 경로(505A, 505B)로 구성되는 임펄스 채널 응답을 프로세싱한다. 수신기(500)는 신호 그룹(508A, 508B)을 정렬하기 위해 사용되는 2개의 병렬 지연 유닛(515, 520)에 접속되는 싱글 안테나(510)를 포함한다. 지연 유닛(515, 520)의 각각의 출력은 각각의 합산기(525, 530)의 제1 입력에 접속되고, 이들 합산기(525, 530)는 차례로, 각 슬라이딩 윈도우 이퀄라이저(535, 540)의 입력에 접속된다. 이퀄라이저(535, 540)는 칩 레벨 MMSE 이퀄라이저일 수 있다. 각 슬라이딩 윈도우 이퀄라이저(535, 540)의 출력은 싱글 출력(550)을 제공하는 콤바이너(545)를 통해 결합된다. CMIS 회로(552)는 콤바이너(545)의 출력(550) 및 각 합산기(525, 530)의 제2 입력 사이에 연결된다. CMIS 회로는 콤바이너(545)의 출력(550)에 접속되는 입력을 갖는 경판정 유닛(555), 및 경판정 유닛(555)의 출력과 각 합산기(525, 530)의 제2 입력 사이에 접속되는 2개의 신호 재생 유닛(560, 565)을 포함한다. 신호 재생 유닛(560, 565)은 수신기 벡터에 대한 각 클러스터의 영향(contribution)을 산출한다. 합산기(525)는 지연 유닛(515)의 출력으로부터 신호 재생 유닛(560)의 출력을 공제(subtract)하고, 슬라이딩 윈도우 이퀄라이저(535)의 입력으로 제1 결과를 출력한다. 합산기(530)는 지연 유닛(520)의 출력으로부터 신호 재생 유닛(565)의 출력을 공제하여, 슬라이딩 윈도우 이퀄라이저(540)의 입력으로 제2 결과를 출력한다. 사실상, 합산기(525, 530)는 슬라이딩 윈도우(535, 540)에 의해 프로세싱되기 전에, 수신된 벡터로부터 하나 이상의 클러스터의 영향을 제거한다. 콤바이너(545)의 출력(550)은

에 의해 정의될 수 있고, 여기에서

,

(i=1,2)는 등화기(535 또는 540)의 출력이고, H_i(i=1,2)는 클러스터(505A 또는 505B)의 채널 응답이고, R_i(i=1,2)는 (다른 클러스터로부터의) 간섭이 제거되거나 공제된 수신 신호이다.

도 4를 참고하여, 각 클러스터(505A, 505B)에 있어서, 다중 경로 지연 간의 확산은 상대적으로 작다. 그러나, 2개의 클러스터(505a, 505b) 사이에 시간 도메인의 지연은 매우 크다. 대체 예에서, 등화기(540)와 같은 등화기들 중 하나는 레이크 수신기로 대체될 수 있다.

콤바이너(545)의 출력(550)은 경판정을 함으로서 그 전송된 신호를 검출하기 위하여 경판정 유닛(555)에 의해 사용된다. 신호 재생 유닛(560)은 클러스터(505B)의 레플리카를 생성하고, 신호 재생 유닛(565)은 클러스터(505A)의 레플리카를 생성한다. 2개의 클러스터(505B, 505A)의 레플리카를 생성한 후에, 레플리카들은 각각의 합산기(525, 530)를 통해, 각 지연 유닛(515,520)으로부터 정렬된 신호 출력으로부터 공제된다. 2개를 초과하는 수의 클러스터가 프로세싱되는 경우, 복수의 클러스터의 영향이 각 합산기에 의해 제거된다.

도 6은 본 발명의 다른 실시예에 따른 CMIC 회로를 포함하는 다중 안테나 수신기의 블럭도이다. 수신기(600)는 WTRU 및/또는 기지국 내에 포함될 수 있다. 수신기(600)는 복수의 지연을 갖는 신호의 그룹(608A, 608B)을 각각 갖는, 2개의 다중 경로 클러스터(605A, 605B)로 구성된 임펄스 채널 응답을 프로세싱한다. 수신기(600)는 적어도 2개의 안테나(610A, 610B)를 포함한다. 안테나(610A)는 그 안테나(610A)를 통해 수신된, 신호 그룹(608A, 608B)을 정렬하기 위해 사용되는 2개의 병렬 지연 유닛(615A, 620A)에 접속된다. 안테나(610B)는 그 안테나(610B)를 통해 수신된, 신호 그룹(608A, 608B)을 정렬하기 위해 사용되는 2개의 병렬 지연 유닛(615B, 620B)에 접속된다. 각 지연 유닛(615A, 615B)의 출력은, 합산기(625, 630)의 제1 입력에 각각 접속되고, 이들 합산기(625, 630)는 차례로, 슬라이딩 윈도우 이퀄라이저(645)의 입력에 접속된다. 각 지연 유닛(620a, 620b)의 출력은, 합산기(635, 640)의 제1 입력에 각각 접속되고, 이들 합산기(635, 640)는 차례로, 슬라이딩 윈도우 이퀄라이저(650)의 입력에 접속된다. 슬라이딩 이퀄라이저(645, 650)의 출력은, 싱글 출력(660)을 제공하는 콤바이너(655)를 통해 결합된다. CMIS 회로는 콤바이너(655)의 출력(660) 및 각 합산기(625, 630, 635, 640)의 제2 입력 사이에 접속된다. CMIS 회로는 콤바이너(655)의 출력(660)이 접속되는 입력을 갖는 경판정 유닛(665), 및 경판정 유닛(665)의 출력 및 각 합산기(625, 630, 635, 640)의 제2 입력 사이에 접속되는 4개의 신호 재생 유닛(670, 675, 680, 685)을 포함한다.

합산기(625)는 지연 유닛(615A)의 출력으로부터 신호 재생 유닛(670)의 출력을 공제하여 슬라이딩 윈도우 이퀄라이저(645)의 입력에 제1 결과를 출력한다. 합산기(630)는 지연 유닛(615B)의 출력으로부터 신호 재생 유닛(675)의 출력을 공제하여 슬라이딩 윈도우 이퀄라이저(645)의 입력에 제2 결과를 출력한다.

합산기(635)는 지연 유닛(620A)의 출력으로부터 신호 재생 유닛(680)의 출력을 공제하여 슬라이딩 윈도우 이퀄라이저(650)의 입력으로 제3 결과를 출력한다. 합산기(640)는 지연 유닛(620B)의 출력으로부터 신호 재생 유닛(685)의 출력을 공제하여 슬라이딩 윈도우 이퀄라이저(650)의 입력에 제4 결과를 출력한다. 대안적인 실시예에 있어서, 하나 이상의 슬라이딩 윈도우 이퀄라이저는 레이크로 대체될 수 있다.

콤바이너(655)의 출력(660)은 경판정을 함으로서 그 전송 신호를 검출하는 경판정 유닛(665)에 의해 사용된다. 신호 재생 유닛(670, 675)은 클러스터(605B)의 레플리카를 생성하고 신호 재생 유닛(680, 685)은 클러스터(605A)의 레플리카를 생성한다. 2개의 클러스터(650B, 650A)의 레플리카를 생성한 후에, 이 레플리카들은 각각의 합산기(625, 630, 635, 640)를 통해 각 지연 유닛(615A, 615B, 620A, 620B)으로부터의 정렬된 신호 출력에서 공제된다.

UMTS CDMA 시스템에 있어서, 본 발명은 큰 지연 확산 채널 및 단일 기지국에 적용된다. 그러나, 본 발명은 복수의 기지국에도 적용된다. UMTS 광대역 CDMA 표준의 시험 예 2에서, 채널 전송 프로파일은 이득 전력이 동일하고 지연이 0,960ns 및 20,000ns인 3개의 경로를 갖는다. 처음 2개의 경로는 제1 클러스터로서 처리되고, MMSE 수신기가 신호 검출에 이용된다. 마지막 경로는 제2 클러스터에서 싱글 경로로서 처리되고, 레이크 수신기는 그 경로를 검출하는 데 사용된다.

본 발명은 바람직한 실시예에 의하여 기술되었지만, 청구항에서 정해지는, 본 발명의 범위 내에 있는 다른 변형도 당업자에게 명백해질 것이다.

Claims (37)

1. 수신기에 있어서,

   적어도 하나의 클러스터를 갖는 채널 임펄스 응답을 가진 전송된 무선 신호를 수신하는 적어도 하나의 안테나;

   상기 적어도 하나의 클러스터의 길이와 미리 결정된 클러스터 길이 중 하나에 기초하는 윈도우 길이를 갖는 제1 슬라이딩 윈도우 이퀄라이저;

   상기 제1 슬라이딩 윈도우 이퀄라이저와 연관된 상기 윈도우 외의 상기 채널 임펄스 응답의 다중 경로 컴포넌트(multipath component)들을 프로세싱하는 제2 슬라이딩 윈도우 이퀄라이저; 및

   상기 제1 슬라이딩 윈도우 이퀄라이저와 상기 제2 슬라이딩 윈도우 이퀄라이저의 출력들을 결합하는 콤바이너

   를 포함하는 수신기.
2. 제1항에 있어서, 상기 제2 슬라이딩 윈도우 이퀄라이저는 상기 채널 임펄스 응답의 제2 클러스터 길이와 제2의 미리 결정된 클러스터 길이 중 하나에 기초하는 윈도우 길이를 갖는 것인, 수신기.
3. 제1항에 있어서, 상기 제2 슬라이딩 윈도우 이퀄라이저는 레이크(Rake)를 포함하는 것인 수신기.
4. 제1항에 있어서, 상기 제1 슬라이딩 윈도우 이퀄라이저의 윈도우 길이는 상기 적어도 하나의 클러스터 길이의 배수 또는 상기 미리 결정된 클러스터 길이의 배수인 것인 수신기.
5. 제1항에 있어서, 상기 미리 결정된 클러스터 길이는 최대 예상 클러스터 길이인 것인 수신기.
6. 제1항에 있어서, 상기 미리 결정된 클러스터 길이는 전형적인 예상되는 클러스터의 길이의 배수인 것인 수신기.
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14. 무선 송수신 유닛(WTRU)에 있어서,

    적어도 하나의 클러스터를 갖는 채널 임펄스 응답을 가진 전송된 무선 신호를 수신하는 적어도 하나의 안테나;

    상기 적어도 하나의 클러스터의 길이 또는 미리 결정된 클러스터의 길이 중 하나에 기초하는 윈도우 길이를 갖는 제1 슬라이딩 윈도우 이퀄라이저;

    상기 제1 슬라이딩 윈도우 이퀄라이저와 연관된 상기 윈도우 외의 상기 채널 임펄스 응답의 다중 경로 컴포넌트들을 프로세싱하는 제2 슬라이딩 윈도우 이퀄라이저; 및

    상기 제1 슬라이딩 윈도우 이퀄라이저와 상기 제2 슬라이딩 윈도우 이퀄라이저의 출력들을 결합하는 콤바이너

    를 포함하는 무선 송수신 유닛(WTRU).
15. 제14항에 있어서, 상기 제2 슬라이딩 윈도우 이퀄라이저는 상기 채널 임펄스 응답의 제2 클러스터 길이와 제2의 미리 결정된 클러스터 길이 중 하나에 기초하는 윈도우 길이를 갖는 것인, 무선 송수신 유닛.
16. 제14항에 있어서, 상기 제2 슬라이딩 윈도우 이퀄라이저는 레이크를 포함하는 것인 무선 송수신 유닛.
17. 제14항에 있어서, 상기 제1 슬라이딩 윈도우 이퀄라이저의 윈도우 길이는 상기 적어도 하나의 클러스터 길이의 배수 또는 상기 미리 결정된 클러스터 길이의 배수인 것인 무선 송수신 유닛.
18. 제14항에 있어서, 상기 미리 결정된 클러스터 길이는 최대 예상 클러스터 길이인 것인 무선 송수신 유닛.
19. 제14항에 있어서, 상기 미리 결정된 클러스터 길이는 전형적인 예상되는 클러스터의 길이의 배수인 것인 무선 송수신 유닛.
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27. 적어도 하나의 클러스터를 갖는 채널 임펄스 응답을 가진 전송된 무선 신호를 수신하기 위한 집적 회로(IC)로서,

    상기 적어도 하나의 클러스터의 길이와 미리 결정된 클러스터의 길이 중 하나에 기초하는 윈도우 길이를 갖는 제1 슬라이딩 윈도우 이퀄라이저;

    상기 제1 슬라이딩 윈도우 이퀄라이저와 연관된 상기 윈도우 외의 상기 채널 임펄스 응답의 다중 경로 컴포넌트들을 프로세싱하는 제2 슬라이딩 윈도우 이퀄라이저; 및

    상기 제1 슬라이딩 윈도우 이퀄라이저와 상기 제2 슬라이딩 윈도우 이퀄라이저의 출력들을 결합하는 콤바이너

    를 포함하는 집적 회로.
28. 제27항에 있어서, 상기 제2 슬라이딩 윈도우 이퀄라이저는 상기 채널 임펄스 응답의 제2 클러스터 길이와 제2의 미리 결정된 클러스터 길이 중 하나에 기초하는 윈도우 길이를 갖는 것인, 집적 회로.
29. 제27항에 있어서, 상기 제2 슬라이딩 윈도우 이퀄라이저는 레이크를 포함하는 것인 집적 회로.
30. 제27항에 있어서, 상기 제1 슬라이딩 윈도우 이퀄라이저의 윈도우 길이는 상기 적어도 하나의 클러스터의 길이의 배수 또는 미리 결정된 클러스터 길이의 배수인 것인 집적 회로.
31. 제27항에 있어서, 상기 미리 결정된 클러스터 길이는 최대 예상 클러스터 길이인 것인 집적 회로.
32. 제27항에 있어서, 상기 미리 결정된 클러스터 길이는 전형적인 예상 클러스터 길이의 배수인 것인 집적 회로.
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