JP4198732B2

JP4198732B2 - クラスタ多経路干渉抑制回路を有する高性能無線受信器

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Publication number: JP4198732B2
Application number: JP2006520294A
Authority: JP
Inventors: レズニックアレキサンダー; リービン; ヤンルイ; ゼイラアリエラ
Original assignee: インターデイジタルテクノロジーコーポレーション
Priority date: 2003-07-14
Filing date: 2004-07-13
Publication date: 2008-12-17
Anticipated expiration: 2024-07-13
Also published as: US7127014B2; KR100994198B1; KR100994197B1; KR20060025609A; EP1649604A2; TW200507475A; KR20090111863A; CN1823475A; KR20060026962A; TWI256778B; EP1649604A4; TWI357728B; NO20060661L; US7010070B2; KR100794985B1; TW200824311A; JP2007532023A; CN1823475B; CA2532262A1; US20060109892A1

Description

本発明は、無線通信の分野に関する。具体的には、本発明は、無線フェージングチャネル（ｆａｄｉｎｇｃｈａｎｎｅｌ）を処理する符号分割多重アクセス（ＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ、ＣＤＭＡ）受信器に関する。

ＣＤＭＡエアインターフェースを使用する無線モバイルアプリケーションについて、単純な受信器構造を備えたレーク受信器（Ｒａｋｅｒｅｃｅｉｖｅｒ）が一般に使用されている。レーク受信器は、各多経路成分を単独に逆拡散（ｄｅｓｐｒｅａｄ）し、他の多経路を雑音として扱う。したがって、レーク受信器は、特に拡散因子が小さい時に、性能損失をこうむる。よりよい性能を達成するためには、他の受信器の設計を使用しなければならない。

図１Ａに示されているように、通常のチップレベル等化器（イコライザ）１０５を使用して、受信器チャネル１１０を等化し、逆拡散器（デスプレッダ）１２０への入力のための抑制された多経路干渉を有するチップサンプル１１５を生成し、それにより改善された受信器性能をもたらすことができる。逆拡散器１２０は、図１Ａでは、単一の拡散符号１２５を使用する。代替案では、図１Ｂに示されているように、それぞれの拡散符号１２５Ａ、１２５Ｂを使用する、例えば２つの逆拡散器１２０Ａ、１２０Ｂを、チップレベル逆拡散器１０５と連結して使用することができる。

チップレベル等化器１０５は、最小平均２乗誤差（ＭＭＳＥ）判断基準（ｃｒｉｔｅｒｉａ）またはゼロフォーシング（ＺＦ）判断基準を使用するなど、異なる実装を有する場合がある。ＭＭＳＥ等化器は、通常はＺＦ等化器よりもよく動作するので、ＭＭＳＥ等化器が、より一般的に使用されているが、ＺＦ等化器が使用される場合もある。

例えば既知の従来の配置構成の短所を有しないＣＤＭＡ受信器など、高性能無線受信器を提供することが望ましい。

本発明は、各クラスタが複数の遅延を有する信号のグループを有する少なくとも２つの多経路クラスタからなるインパルスチャネル応答を処理することによってクラスタ間多経路干渉を抑制する受信器である。一実施形態で、この受信器に、単一のアンテナと、それぞれのスライディングウィンドウ等化器に入力される前に信号のグループを位置合せするのに使用される並列接続された遅延ユニットとが含まれる。等化器の出力は、チップレベルでコンバイナを介して組み合わされ、このコンバイナが、単一の出力を供給する。もう１つの実施形態で、クラスタ多経路干渉抑制（ＣｌｕｓｔｅｒＭｕｌｔｉｐａｔｈＩｎｔｅｒｆｅｒｅｎｃｅＳｕｐｐｒｅｓｓｉｏｎ、ＣＭＩＳ）回路が受信器に組み込まれる。ＣＭＩＳ回路は、硬判定ユニットと、多経路クラスタの複製を生成する複数の信号再生ユニットとを含む。この複製は、遅延ユニットのそれぞれの出力から減算され、その結果が、それぞれのスライディングウィンドウ等化器に入力される。もう１つの実施形態で、複数のアンテナが、クラスタを受信し、処理するのに使用される。

本発明は、少なくとも１つのアンテナ、第１スライディングウィンドウ等化器、少なくとも１つの処理回路、およびコンバイナを含む受信器でもある。アンテナは、送信された無線信号を受信し、この無線信号のチャネルインパルス応答は、ある長さを有すると想定される。処理回路は、第１スライディングウィンドウ等化器に関連するウィンドウの外側のチャネルインパルス応答の多経路成分を処理する。コンバイナは、第１スライディングウィンドウ等化器の出力および少なくとも１つの処理回路の出力を組み合わせる。

少なくとも１つの処理回路に、第２スライディングウィンドウ等化器を含めることができる。少なくとも１つの処理回路に、レークを含めることができる。第１スライディングウィンドウ等化器のウィンドウ長は、そのスライディングウィンドウ等化器が処理しているクラスタの長さまたはその長さの倍数とすることができる。第１スライディングウィンドウ等化器のウィンドウ長は、最大の求めるクラスタ長のまたは通常の求めるクラスタ長の最大値またはその倍数の固定長とすることができる。

本発明のより詳細にわたる理解は、例示によって与えられ、添付図面と共に理解されるべき以下の説明から得ることができる。

好ましい実施形態を、図面を参照して説明するが、それら図面では、同等の符号が、複数の図面を通じて同等の要素を表す。

本明細書で開示されている本発明は、無線送信／受信装置（ＷＴＲＵ）および／または基地局に組み込まれることが好ましい。しかし、ほとんどすべての無線通信スキーム（基本構想、仕組み）が、本発明から利益を得られることが企図されている。

以下では、ＷＴＲＵ（無線送受信装置）には、ユーザ機器、移動局、固定または移動電話加入者装置、ポケットベル、または無線環境で動作することができる他のすべてのタイプのデバイスが含まれるが、これに限定はされない。さらに、基地局に、ＮｏｄｅＢ、サイトコントローラ、アクセスポイント、または無線環境内の他のインターフェース接続装置が含まれるが、これに限定はされない。

本発明の特徴は、集積回路（ＩＣ）に組み込むことができ、あるいは、複数の相互接続するコンポーネントを含む回路内で構成することができる。

本明細書で説明する本発明は、一般に、ユニバーサル・モバイル・テレコミニュケーション・システム（ＵｎｉｖｅｒｓａｌＭｏｂｉｌｅＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓＳｙｓｔｅｍ、ＵＭＴＳ）、ＣＤＭＡ２０００、およびＣＤＭＡ全般に適用されている、時分割複信（ＴＤＤ）、周波数分割複信（ＦＤＤ）、および時分割同期ＣＤＭＡ（ＴｉｍｅＤｉｖｉｓｉｏｎＳｙｎｃｈｒｏｎｏｕｓＣＤＭＡ、ＴＤＳＣＤＭＡ）に適用可能であるが、他の干渉制限された無線システムにも適用可能であることを想定している。

多経路チャネル応答のサンプルは、｛ｈ_１，ｈ_２，．．．，ｈ_Ｌ｝である。Ｓ＝｛ｓ_１，ｓ_２，．．．，ｓ_Ｋ｝は、送信信号の拡散データベクトル（ｓｐｒｅａｄｄａｔａｖｅｃｔｏｒ）であり、Ｒ＝｛ｒ_１，ｒ_２，．．．，ｒ_{Ｋ＋Ｌ−１}｝は、受信信号のサンプルである。この例示について、サンプリングレートは、チップレートであり、多経路の相対遅延は、チップインターバルの倍数である。送信信号と受信信号の間の関係は、次の通りである。

ここで、Ｎは、０の平均値および分散

を有する独立ガウス変数（Ｇａｕｓｓｉａｎｖａｒｉａｂｌｅ）と仮定した雑音サンプルの列ベクトルである。表記「Ｔ」は、転位（ｔｒａｎｓｐｏｓｉｔｉｏｎ）を表す。

チップレベル等化器は、ＭＭＳＥまたはＺＦ判断基準を使用して、

としてデータ推定値を生成する。ここで、上付き添字「Ｈ」は、共役転置（エルミート）行列を表す。Ｉは、単位対角行列である。

ユニバーサル・モバイル・テレコミュニケーション・システム（ＵｎｉｖｅｒｓａｌＭｏｂｉｌｅＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓＳｙｓｔｅｍ、ＵＭＴＳ）周波数分割複信（ＦＤＤ）の応用例に対して、信号が、連続的に送信され、スライディングウィンドウ手法をデータ処理に使用することができる。

図２を参照すると、第１ブロックウィンドウ（窓）２０５は、Ｋ＋Ｌ−１の長さの受信入力サンプルＲ_１＝｛ｒ_１，ｒ_２，．．．，ｒ_{Ｋ＋Ｌ−１}｝を使用する。図１Ａおよび図１Ｂに示されたチップ等化器１０５は、式２を使用してＫ個のサンプルを生成する。チップ等化器１０５のスライディングウィンドウの「エッジ効果」を除去するために、このＫ個のサンプルのうちで、Ｍ個の中央部分のサンプル２１５だけがチップ等化器１０５出力として使用される。第２ブロックウィンドウ２１０は、入力サンプルＲ_２＝｛ｒ_Ｍ＋１，ｒ_Ｍ＋２，．．．，ｒ_{Ｋ＋Ｍ＋Ｌ−１}｝を使用して、Ｋ個のサンプルの出力を生成する。

チップレベルＭＭＳＥ等化器の主な行列演算は、行列乗算Ｈ^ＨＨおよび行列反転

であり、これは、チップレベル等化器１０５の複雑さを表し、Ｈのサイズに依存する。性能の観点から、ウィンドウサイズは、できる限り大きくなるように選択されなければならない、すなわち、ＫはＬよりもはるかに大きい。しかし、実装の複雑さの観点からは、ウィンドウサイズは、できる限り小さくなるように選択されなければならない。したがって、性能と複雑さのバランスをとるために、Ｋは、通常はＬよりも５倍から１０倍大きい。

ほとんどのチャネルの場合に、遅延スプレッド（ｄｅｌａｙｓｐｒｅａｄ）Ｌは、２０チップ未満である（チップレートが３．８４Ｍｃ／ｓであると想定して）。Ｋが、Ｌのサイズの８倍になるように選択された場合には、Ｋ＝８＊２０＝１６０チップである。しかし、ＵＭＴＳ標準規格で指定された「ｔｅｓｔｃａｓｅ２ｉｎｗｏｒｋｉｎｇｇｒｏｕｐ４」（作業部会４での試例２）などのいくつかのチャネルの場合に、遅延スプレッドは、８０チップまでになる可能性があり、ウィンドウサイズは、Ｋ＝８＊８０＝６４０チップとなる。このウィンドウサイズは、４倍に増やされるので、複雑さは、１６倍以上に増える。この複雑さの大きい増加は、この大きい遅延スプレッドに関するチップレベル等化器の実現不能な実装につながる。

図３は、本発明による時空間（ＳＴ）等化（時空等化とも称されている）を使用する受信器３００の単純化されたブロック図である。受信器３００は、１つまたは複数のアンテナ３０５Ａ、３０５Ｂ、チャネル推定器３１０、およびＳＴ等化器３１５を使用することができる。受信されたベクトルＲまたは複数の受信されたベクトル（各アンテナ３０５Ａおよび３０５Ｂに対応する）が、ＳＴ等化器３１５に入力される。チャネル推定器３１０は、受信信号のチャネル応答Ｈを推定する。ＳＴ等化器３１５は、実装に基づいて、拡散データベクトルＳまたはデータベクトルＤのいずれかを作る。拡散データベクトルＳが作られる場合に、逆拡散ステップを使用して、データベクトルＤを作る。

図４は、本発明の一実施形態によるクラスタ多経路干渉を抑制する受信器４００のブロック図である。受信器４００は、ＷＴＲＵに、および／または基地局内に存在することができる。受信器４００は、複数の遅延を伴った信号グループ４０８Ａ、４０８Ｂをそれぞれが有する２つの多経路クラスタ４０５Ａ、４０５Ｂから構成されたインパルスチャネル応答を処理する。図を単純にするために、インパルスチャネル応答が２つのクラスタだけを有するものとして図示されているが、そのインパルスチャネル応答は、より多くのクラスタを有する場合がある。また、このインパルス応答は、クラスタの外の多経路（マルチパス）成分（通常はより小さい規模の）を有する場合がある。受信器４００には、信号グループ４０８Ａ、４０８Ｂの位置合わせに使用される２つの並列の遅延ユニット４１５、４２０に接続された単一のアンテナ４１０が含まれる。遅延ユニット４１５、４２０のそれぞれの出力は、それぞれのスライディングウィンドウ等化器４２５、４３０の入力に接続されている。等化器４２５、４３０は、好ましくはＭＭＳＥ（最小平均２乗誤差）等化器を使用するが、他の等化器を使用することもできる。スライディングウィンドウ等化器４２５、４３０の出力は、コンバイナ（合成回路ともいう）４３５を介して組み合わされるが、コンバイナ４３５は、拡散データベクトルＳまたはデータベクトルＤなどの単一の出力４４０を供給する。

各クラスタ４０５Ａ、４０５Ｂ内で、多経路遅延の間の拡散は、比較的小さい。しかし、２つのクラスタ４０５Ａ、４０５Ｂの間の時間領域の遅延は、相対的に、非常に大きい。２つのスライディングウィンドウ等化器４２５、４３０のそれぞれは、それぞれのクラスタ４０５Ａ、４０５Ｂに関連する干渉を減らすと同時に、等化器４２５、４３０によって使用されるスライディングウィンドウのサイズ要件を最小にする。したがって、等化器構成要素の複雑さは、ウィンドウのサイズが縮小するので減る。処理されるクラスタの個数は、より多くの遅延ユニットおよびスライディングウィンドウ等化器を追加することによって、増加させることができる。いくつかの実施形態において、等化器４３０のようないくつかの等化器を、レーク受信器で置き換えることができる。

コンバイナ４３５の出力４４０は、

によって定義することができ、ここで、

であり、

は、等化器（イコライザ）４２５または４３０の出力であり、Ｈ_ｉ（ｉ＝１，２）は、クラスタ４０５Ａまたは４０５Ｂのチャネル応答である。

図４を用いて図示している通り、インパルス応答は、Ｌ_Ｉの長さを有する。第１クラスタ４０５ＡはＬ_Ｃ１の長さを有し、第２クラスタ４０５ＢはＬ_Ｃ２の長さを有する。サイズにおいて少なくともＬ_Ｉのウィンドウを処理するように構成されたスライディングウィンドウ等化器を利用するのではなく、スライディングウィンドウ等化器を、サイズにおいて少なくともＬ_Ｃ１またはＬ_Ｃ２のウィンドウを処理するように構成することができる。図４に示されているように、各クラスタ４０５Ａ、４０５Ｂは、実質的にＬ_Ｉよりも短い長さＬ_Ｃ１、Ｌ_Ｃ２を有する。多くのインパルス応答プロファイルで、クラスタ長Ｌ_Ｃ１、Ｌ_Ｃ２は、クラスタ間の遅延よりもはるかに短いが、いくつかのプロファイルは、クラスタ間のさらにより短い遅延を有する場合がある。減らされたウィンドウサイズに起因して、かなりの複雑さの減少を、スライディングウィンドウ等化器で達成することができる。

２つのセルの間のダイバシティをサポートするために、１つの等化器４２５、４３０を個別のセルそれぞれに割り当てることができる。より多くのセルのサポートが望まれる場合には、またはより多くのセルおよびより大きい遅延スプレッド信号の同時サポートが望まれる場合には、より多くの等化器要素を追加することができ、通常はセルあたり少なくとも１つの等化器要素が用いられる。しかし、一般的な組合せの原理は、上で説明した二重等化器要素の場合と同じである。基地局から送信された信号クラスタのタイミングは、実際に符号−位相（遅延面）と一致する場合がある。しかし、クラスタは、通常は異なるシグネチャ符号（スクランブリング符号など）を使用して実装されるので、異なる等化器要素を適用することができる。

マルチセルマクロダイバシティ合成（ｍｕｌｔｉ−ｃｅｌｌｍａｃｒｏ−ｄｉｖｅｒｓｉｔｙｃｏｍｂｉｎｉｎｇ）へのこの受信器構造の適用は、異なるソース（セル）からの（同一の）データの送信のある種の同期化を必要とする。これは、公認された要件であり、ダウンリンクでマクロダイバシティをサポートするすべてのセルラ通信システムで対処されている。例えば、ＵＭＴＳ（ユニバーサル移動電話システム）のＦＤＤ（周波数分割双方向）は、異なるセルからのデータの送信を２９２チップ以内に同期化する。次に、残りの遅延を、受信器側の増設の同期化回路によって除去することができ、この増設の同期化回路は、本質的に、既に存在する拡張された遅延バッファである。

図５は、本発明のもう１つの実施形態によるクラスタ多経路干渉を抑制する受信器５００のブロック図である。受信器５００は、ＷＴＲＵおよび／または基地局内に存在することができる。受信器５００は、複数の遅延を伴う信号グループ５０８Ａ、５０８Ｂをそれぞれが有する２つの多経路クラスタ５０５Ａ、５０５Ｂから構成されたインパルスチャネル応答を処理する。受信器５００に、信号グループ５０８Ａ、５０８Ｂの位置合わせに使用される２つの並列の遅延ユニット５１５、５２０に接続された単一のアンテナ５１０が含まれる。遅延ユニット５１５、５２０のそれぞれの出力は、アナログ加算器（ｓｕｍｍｅｒ）５２５、５３０のそれぞれの第１入力に接続され、その加算器５２５、５３０は、それぞれのスライディングウィンドウ等化器５３５、５４０の入力に接続される。等化器５３５、５４０は、チップレベルＭＭＳＥ等化器とすることができる。スライディングウィンドウ等化器５３５、５４０の出力は、コンバイナ５４５を介して組み合わされ、このコンバイナ５４５は、単一の出力５５０を供給する。ＣＭＩＳ回路５５２が、コンバイナ５４５の出力５５０と、加算器５２５、５３０のそれぞれの第２入力の間に接続される。ＣＭＩＳ回路には、入力をコンバイナ５４５の出力５５０に接続された硬判定（ｈａｒｄｄｅｃｉｓｉｏｎ）ユニット５５５ならびに硬判定ユニット５５５の出力と加算器５２５、５３０のそれぞれの第２入力との間に接続された２つの信号再生（ｓｉｇｎａｌｒｅｇｅｎｅｒａｔｉｏｎ）ユニット５６０、５６５が含まれる。信号再生ユニット５６０、５６５は、受信器ベクトルへの各クラスタのコントリビューション（ｃｏｎｔｒｉｂｕｔｉｏｎ：貢献）を生成する。加算器５２５は、遅延ユニット５１５の出力から信号再生ユニット５６０の出力を減算し、スライディングウィンドウ等化器５３５の入力に最初の結果を出力する。加算器５３０は、遅延ユニット５２０の出力から信号再生ユニット５６５の出力を減算し、スライディングウィンドウ等化器５４０の入力に次の結果を出力する。効果的に、加算器５２５、５３０は、スライディングウィンドウ等化器５３５、５４０による処理の前に、受信されたベクトルから１つまたは複数のクラスタのコントリビューションを除去する。

コンバイナ５４５の出力５５０は、

によって定義される。ここで、

であり、

は、等化器５３５または５４０の出力であり、Ｈ_ｉ（ｉ＝１，２）は、クラスタ５０５Ａまたは５０５Ｂのチャネル応答であり、Ｒ_ｉ（ｉ＝１，２）は、干渉（他のクラスタからの）を除去または減算された受信信号である。

図４と同様に、各クラスタ５０５Ａ、５０５Ｂ内で、多経路遅延の間の拡散は、比較的小さい。しかし、２つのクラスタ５０５Ａ、５０５Ｂの間の時間領域の遅延は、非常に大きい。代替実施形態では、等化器５４０など、等化器のうちの１つを、レーク（Ｒａｋｅ）に置換することができる。

コンバイナ５４５の出力５５０は、硬判定ユニット５５５によって、硬判定（ｈａｒｄｄｅｃｉｓｉｏｎ）を行うことによって、送信された信号を検出するのに使用される。信号再生ユニット５６０は、クラスタ５０５Ｂの複製を生成し、信号再生ユニット５６５は、クラスタ５０５Ａの複製を生成する。２つのクラスタ５０５Ｂ、５０５Ａの複製を生成した後に、これらが、それぞれ加算器５２５、５３０を介して、それぞれの遅延ユニット５１５、５２０から出力された位置合せされた信号から減算される。３つ以上のクラスタが処理される場合に、複数のクラスタのコントリビューションが、各加算器によって除去される。

図６は、本発明のもう１つの実施形態によるＣＭＩＣ回路を含む多重アンテナ受信器のブロック図である。受信器６００は、ＷＴＲＵに、および／または基地局内に存在することができる。受信器６００は、複数の遅延を伴う信号グループ６０８Ａ、６０８Ｂをそれぞれが有する２つの多経路クラスタ６０６Ａ、６０６Ｂから構成されたインパルスチャネル応答を処理する。受信器６００に、少なくとも２つのアンテナ６１０Ａ、６１０Ｂが含まれる。アンテナ６１０Ａは、アンテナ６１０Ａによって受信された信号のグループ６０８Ａ、６０８Ｂを位置合せするのに使用される２つの並列の遅延ユニット６１５Ａ、６２０Ａに接続される。アンテナ６１０Ｂは、アンテナ６１０Ｂによって受信された信号のグループ６０８Ａ、６０８Ｂを位置合せするのに使用される２つの並列の遅延ユニット６１５Ｂ、６２０Ｂに接続される。遅延ユニット６１５Ａ、６１５Ｂのそれぞれの出力は、加算器６２５、６３０のそれぞれの第１入力に接続され、加算器６２５、６３０は、スライディングウィンドウ等化器６４５の入力に接続される。遅延ユニット６２０Ａ、６２０Ｂのそれぞれの出力は、加算器６３５、６４０のそれぞれの第１入力に接続され、加算器６３５、６４０は、スライディングウィンドウ等化器６５０の入力に接続される。スライディングウィンドウ等化器６４５、６５０の出力は、コンバイナ６５５を介して組み合わされ、このコンバイナ６５５は、単一の出力６６０を供給する。ＣＭＩＳ回路が、コンバイナ６５５の出力６６０と、加算器６２５、６３０、６３５、６４０のそれぞれの第２入力の間に接続される。このＣＭＩＳ回路には、入力をコンバイナ６５５の出力６６０に接続された硬判定ユニット６６５ならびに硬判定ユニット６６５の出力と加算器６２５、６３０、６３５、６４０のそれぞれの第２入力との間に接続された４つの信号再生ユニット６７０、６７５、６８０、６８５が含まれる。

加算器６２５は、遅延ユニット６１５Ａの出力から信号再生ユニット６７０の出力を減算し、スライディングウィンドウ等化器６４５の入力に第１結果を出力する。加算器６３０は、遅延ユニット６１５Ｂの出力から信号再生ユニット６７５の出力を減算し、スライディングウィンドウ等化器６４５の入力に第２結果を出力する。

加算器６３５は、遅延ユニット６２０Ａの出力から信号再生ユニット６８０の出力を減算し、スライディングウィンドウ等化器６５０の入力に第３結果を出力する。加算器６４０は、遅延ユニット６２０Ｂの出力から信号再生ユニット６８５の出力を減算し、スライディングウィンドウ等化器６５０の入力に第４結果を出力する。代替実施形態では、スライディングウィンドウ等化器のうちの１つまたは複数をレークに置換することができる。

コンバイナ６５５の出力６６０は、硬判定ユニット６６５によって、硬判定を行うことによって、送信された信号を検出するのに使用される。信号再生ユニット６７０、６７５は、クラスタ６０５Ｂの複製を生成し、信号再生ユニット６８０、６８５は、クラスタ６０５Ａの複製を生成する。２つのクラスタ６０５Ｂ、６０５Ａの複製を生成した後に、これらが、それぞれ加算器６２５、６３０、６３５、６４０を介して、それぞれの遅延ユニット６１５Ａ、６１５Ｂ、６２０Ａ、６２０Ｂから出力された位置合せされた信号から減算される。

ＵＭＴＳＣＤＭＡシステムでは、本発明が、大規模の遅延−拡散チャネルおよび単一の基地局に適用される。しかし、本発明は、複数の基地局にも適用される。ＵＭＴＳｗｉｄｅｂａｎｄＣＤＭＡ標準規格のｔｅｓｔｃａｓｅ２では、チャネル送信プロファイルが、等しい利得電力と０ｎｓ、９６０ｎｓ、および２００００ｎｓの遅延を伴う３つのパスを有する。最初の２つのパスは、第１クラスタとして扱われ、ＭＭＳＥ等化器受信器が、信号の検出に使用される。最後のパスは、第２クラスタ内の単一のパスとして扱われ、レーク受信器が、そのパスを検出するのに使用される。

好ましい実施形態に関して本発明を説明したが、請求項に概要を示された本発明の範囲に含まれる他の変形形態は、当業者にとって明らかであろう。

１つの符号を用いる従来技術のチップイコライザ受信器を示す図である。２つの符号を用いる従来技術のチップイコライザ受信器を示す図である。等化器入力データに関する従来技術のスライディングウィンドウブロックを示す図である。本発明の一実施形態によるチャネル推定受信器システムを示すブロック図である。本発明の一実施形態による二重等化器受信器を示すブロック図である。本発明のもう１つの実施形態によるクラスタ多経路干渉相殺回路を含む二重等化器受信器を示すブロック図である。本発明のもう１つの実施形態によるクラスタ多経路干渉相殺回路を含む多重アンテナ受信器を示すブロック図である。

Claims

少なくとも２つの多経路クラスタを含むインパルスチャネル応答を受信し、処理する受信器であって、
前記クラスタのうちの第１クラスタに存在する多経路を遅延させる第１遅延ユニットと、
前記クラスタのうちの第２クラスタに存在する多経路を遅延させる第２遅延ユニットと、
前記第１遅延ユニットから前記遅延された多経路を受け取り、前記第１クラスタに関連する第１の等化された信号を出力する第１スライディングウィンドウ等化器と、
前記第２遅延ユニットから前記遅延された多経路を受け取り、前記第２クラスタに関連する第２の等化された信号を出力する第２スライディングウィンドウ等化器と、
前記第１のおよび第２の等化された信号を受け取り、組み合わされた信号を出力するコンバイナと
前記組み合わされた信号に基づいて前記クラスタの複製を生成する干渉抑制回路と、
前記抑制回路と通信する第１加算器であって、前記第１遅延ユニットの出力から前記第２クラスタの複製を減算するように構成され、第１の干渉のない結果の信号を前記第１スライディングウィンドウ等化器に出力する、第１加算器と、
前記抑制回路と通信する第２加算器であって、前記第２遅延ユニットの出力から前記第１クラスタの複製を減算するように構成され、第２の干渉のない結果の信号を前記第２スライディングウィンドウ等化器に出力する、第２加算器と
をさらに含むことを特徴とする受信器。
前記受信器は、第１のおよび第２のセルから送信されるデータが同期化され、すべての結果の残りの遅延が除去されるように、前記第１セルに前記第１スライディングウィンドウ等化器を割り当て、前記第２セルに前記第２スライディングウィンドウ等化器を割り当てることによってマルチセルマクロダイバシティをサポートするように構成されることを特徴とする請求項１に記載の受信器。
前記第２スライディングウィンドウ等化器は、レーク受信器であることを特徴とする請求項１に記載の受信器。
前記第１スライディングウィンドウ等化器は、チップレベル最小平均２乗誤差（ＭＭＳＥ）等化器であることを特徴とする請求項１に記載の受信器。
前記第１のおよび第２の遅延ユニットの入力に接続されたアンテナ
をさらに含むことを特徴とする請求項１に記載の受信器。
前記第１遅延ユニットの入力に接続された第１アンテナと、
前記第２遅延ユニットの入力に接続された第２アンテナと
をさらに含むことを特徴とする請求項１に記載の受信器。
少なくとも２つの多経路クラスタを含むインパルスチャネル応答を受信し、処理する無線送信／受信装置（ＷＴＲＵ）であって、
前記クラスタのうちの第１クラスタに存在する多経路を遅延させる第１遅延ユニットと、
前記クラスタのうちの第２クラスタに存在する多経路を遅延させる第２遅延ユニットと、
前記第１遅延ユニットから前記遅延された多経路を受け取り、前記第１クラスタに関連する第１の等化された信号を出力する第１スライディングウィンドウ等化器と、
前記第２遅延ユニットから前記遅延された多経路を受け取り、前記第２クラスタに関連する第２の等化された信号を出力する第２スライディングウィンドウ等化器と、
前記第１のおよび第２の等化された信号を受け取り、組み合わされた信号を出力するコンバイナと
前記組み合わされた信号に基づいて前記クラスタの複製を生成する干渉抑制回路と、
前記抑制回路と通信する第１加算器であって、前記第１遅延ユニットの出力から前記第２クラスタの複製を減算するように構成され、第１の干渉のない結果の信号を前記第１スライディングウィンドウ等化器に出力する、第１加算器と、
前記抑制回路と通信する第２加算器であって、第２遅延ユニットの出力から前記第１クラスタの複製を減算するように構成され、第２の干渉のない結果の信号を前記第２スライディングウィンドウ等化器に出力する、第２加算器と
をさらに含むことを特徴とする無線送信／受信装置。
前記無線送信／受信装置は、第１のおよび第２のセルから送信されるデータが同期化され、すべての結果の残りの遅延が除去されるように、前記第１セルに前記第１スライディングウィンドウ等化器を割り当て、前記第２セルに前記第２スライディングウィンドウ等化器を割り当てることによってマルチセルマクロダイバシティをサポートするように構成されていることを特徴とする請求項７に記載の無線送信／受信装置。
前記第２スライディングウィンドウ等化器は、レーク受信器であることを特徴とする請求項７に記載の無線送信／受信装置。
前記第１スライディングウィンドウ等化器は、チップレベル最小平均２乗誤差（ＭＭＳＥ）等化器であることを特徴とする請求項７に記載の無線送信／受信装置。
前記第１のおよび第２の遅延ユニットの入力に接続されたアンテナをさらに含むことを特徴とする請求項７に記載の無線送信／受信装置。
前記第１遅延ユニットの入力に接続された第１アンテナと、
前記第２遅延ユニットの入力に接続された第２アンテナと
をさらに含むことを特徴とする請求項７に記載の無線送信／受信装置。
少なくとも２つの多経路クラスタを含むインパルスチャネル応答を受信し、処理する集積回路（ＩＣ）であって、
前記クラスタのうちの第１クラスタに存在する多経路を遅延させる第１遅延ユニットと、
前記クラスタのうちの第２クラスタに存在する多経路を遅延させる第２遅延ユニットと、
前記第１遅延ユニットから前記遅延された多経路を受け取り、前記第１クラスタに関連する第１の等化された信号を出力する第１スライディングウィンドウ等化器と、
前記第２遅延ユニットから前記遅延された多経路を受け取り、前記第２クラスタに関連する第２の等化された信号を出力する第２スライディングウィンドウ等化器と、
前記第１のおよび第２の等化された信号を受け取り、組み合わされた信号を出力するコンバイナと
前記組み合わされた信号に基づいて前記クラスタの複製を生成する干渉抑制回路と、
前記抑制回路と通信する第１加算器であって、前記第１遅延ユニットの出力から前記第２クラスタの複製を減算するように構成され、第１の干渉のない結果の信号を前記第１スライディングウィンドウ等化器に出力する、第１加算器と、
前記抑制回路と通信する第２加算器であって、前記第２遅延ユニットの出力から前記第１クラスタの複製を減算するように構成され、第２の干渉のない結果の信号を前記第２スライディングウィンドウ等化器に出力する、第２加算器と
をさらに含むことを特徴とする集積回路。
前記第２スライディングウィンドウ等化器は、レーク受信器であることを特徴とする請求項１３に記載の集積回路。
前記第１スライディングウィンドウ等化器は、チップレベル最小平均２乗誤差（ＭＭＳＥ）等化器であることを特徴とする請求項１３に記載の集積回路。