KR100792043B1 - A divide-by-4 prescaler for superhigh frequency over 10 ghz - Google Patents

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KR100792043B1 KR1020070043308A KR20070043308A KR100792043B1 KR 100792043 B1 KR100792043 B1 KR 100792043B1 KR 1020070043308 A KR1020070043308 A KR 1020070043308A KR 20070043308 A KR20070043308 A KR 20070043308A KR 100792043 B1 KR100792043 B1 KR 100792043B1
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강진구
이정용
임완식
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인하대학교 산학협력단
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Abstract

A divide-by-4 prescaler for a superhigh frequency over 10 GHz is provided to decrease a needed area by including a first divide-by-2 circuit with an inductor and a second divide-by-2 circuit without the inductor. A divide-by-4 prescaler(300) includes a first divide-by-2 circuit(310) and a second divide-by-2 circuit. The first divide-by-2 circuit of a charge injection locked frequency divider type has a pair of inductors(311,312), a pair of varactors(321,322) having one ends connected to one ends of the inductors, a pair of NMOS FETs(Field Effect Transistor)(331,332) of a common source type, and a pair of NMOS FETs(341,342) applied with a pair of high frequency input signals, and outputs output signals(Vout+,Vout-) divided-by-2 by receiving high frequency signals(Vin+,Vin-). The second divide-by-2 circuit of a current mode logic type does not have the inductor, and generates output signals additionally divided-by-2 by receiving the output signals of the first divide-by-2 circuit.

Description

10기가 헤르츠 이상의 초고주파용 4-분주 프리스케일러{A DIVIDE-BY-4 PRESCALER FOR SUPERHIGH FREQUENCY OVER 10 GHZ}4-division prescaler for ultra-high frequency more than 10 gigahertz {A DIVIDE-BY-4 PRESCALER FOR SUPERHIGH FREQUENCY OVER 10 GHZ}

도 1은 일반적인 DFF 분주기(D Flip-Flop Frequency Divider)가 분주 동작을 실패하는 경우를 나타내는 도면.1 is a diagram illustrating a case in which a general DFF-Flop Frequency Divider fails a frequency division operation.

도 2는 출력 신호의 주파수가 10GHz인 PLL에서 프리스케일러가 사용되는 예를 나타내는 도면.2 is a diagram showing an example in which a prescaler is used in a PLL whose frequency of the output signal is 10 GHz.

도 3은 본 발명의 일 실시예에 따른 4-분주 프리스케일러를 나타내는 도면으로서, 도 3a 및 도 3b는 각각 전하 주입 고정 분주기 타입의 제1 2-분주 회로의 구성과, 전류 모드 로직(CML)의 마스터-슬레이브 타입의 제2 2-분주 회로의 구성을 나타내는 도면.3 is a diagram illustrating a four-dividing prescaler according to an embodiment of the present invention, and FIGS. 3A and 3B are diagrams illustrating a configuration of a first two-dividing circuit of a charge injection fixed divider type and a current mode logic (CML), respectively. Fig. 2 shows the configuration of a second two-dividing circuit of the master-slave type.

도 4는 본 발명에 따른 4-분주 프리스케일러의 시뮬레이션 결과를 나타내는 도면.4 is a diagram showing a simulation result of a 4-dispensing prescaler according to the present invention;

<도면 중 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

200 : 위상 고정 루프(PLL) 200 : phase locked loop (PLL)

210 : 전압 제어 발진기(VCO)210: voltage controlled oscillator (VCO)

220 : 프리스케일러(4-분주)220: prescaler (4-dividing)

230 : 디지털 분주기(40-분주)230: Digital divider (40-division)

240 : 위상 주파수 검출기(PDF)240: phase frequency detector (PDF)

250 : 전하 펌프(CP)250: charge pump (CP)

300 : (본 발명에 따른) 4-분주 프리스케일러 300 : 4-dispense prescaler (according to the invention)

310 : 제1 2-분주 회로310: first two-dividing circuit

311, 312 : 인덕터311, 312: inductor

321, 322 : 가변 커패시터321, 322: variable capacitor

331, 332, 341, 342 : NMOS FET331, 332, 341, 342: NMOS FET

350 : 제2 2-분주 회로350: second two-dividing circuit

360, 370 : D-latch360, 370: D-latch

380 : D-latch 한 단의 회로 구성380: Circuit configuration of one stage of D-latch

본 발명은 10GHz 이상의 초고주파(superhigh frequency)의 분주에 사용되는 프리스케일러(Prescaler)에 관한 것으로서, 보다 구체적으로는 인덕터를 포함하여 10GHz 이상의 고주파수 신호를 2분주시킬 수 있는 전하 주입 고정 분주기(charge injection locked frequency divider) 타입의 제1 2-분주 회로와, 제1 2-분주 회로로부터 입력받은 신호를 추가로 2분주시키는 인덕터를 포함하지 않는 전류 모드 로직(Current Mode Logic; CML)의 마스터-슬레이브(master-slave) 타입의 제2 2-분주 회로를 포함함으로써, 소요 면적을 대폭 줄일 수 있는 4-분주 프리스케일러에 관한 것이다.The present invention relates to a prescaler used for distributing a superhigh frequency of 10 GHz or more, and more specifically, a charge injection locked divider capable of dividing a high frequency signal of 10 GHz or more by two, including an inductor. master-slave of current mode logic (CML) that does not include a first two-dividing circuit of a frequency divider type and an inductor for further dividing a signal received from the first two-dividing circuit by two. The invention relates to a four-dividing prescaler which can greatly reduce an area required by including a second two-dividing circuit of the -slave) type.

분주기(frequency divider)라고 함은, 예컨대 주파수가 100 MHz인 신호를 주파수가 50 MHz인 신호로 바꾸는 장치(이 경우 2-분주기)를 말한다. 그런데, 일반적인 디지털 분주기 회로를 사용하는 경우, 입력 신호의 주파수가 어느 범위 이상으로 올라가면 제대로 분주를 할 수 없는 경우가 발생한다.A frequency divider is, for example, a device (two divider in this case) that converts a signal with a frequency of 100 MHz into a signal with a frequency of 50 MHz. However, in the case of using a general digital divider circuit, when the frequency of the input signal rises above a certain range, it may not be possible to divide properly.

도 1은 일반적인 DFF 분주기(D Flip-Flop Frequency Divider)가 분주 동작을 실패하는 경우를 나타내는 도면이다. 도 1에 예시된 바와 같이, 한 주기의 길이가 100ps(피코세컨드, 10조분의 1초)인 10GHz의 신호가 일반적인 DFF 분주기에 입력될 경우, DFF 분주기는 입력된 신호의 주파수가 너무 높아서 상승 시간(rising time)과 하강 시간(falling time)을 인식하지 못하게 되고, 그 결과 입력된 신호를 VDD 또는 GND 신호로 인식하게 되어 결과 파형에 큰 오차를 발생시키게 된다. 이와 같은 문제를 해결하기 위해서는, 입력된 고주파수의 신호를 검출한 후 이를 분주하여 일반적인 디지털 회로가 동작할 수 있는 주파수 범위로 내려야 한다. 이와 같은 역할을 수행하는 것이 프리스케일러(prescaler)이다.FIG. 1 is a diagram illustrating a case in which a general DFF-Flop Frequency Divider fails a division operation. As illustrated in FIG. 1, when a 10 GHz signal having a length of 100 ps (picoseconds, one tenth of a second) is input to a general DFF divider, the DFF divider is too high in frequency. The rising time and the falling time are not recognized, and as a result, the input signal is recognized as a VDD or GND signal, which causes a large error in the resulting waveform. In order to solve this problem, it is necessary to detect the input high frequency signal and divide it into a frequency range where a general digital circuit can operate. It is the prescaler that plays this role.

이와 같은 프리스케일러는, 분주기 회로가 흔히 사용되는 위상 고정 루프(Phase Locked Loop; PLL)의 전압 제어 발진기(Voltage Control Oscillator; VCO)에서 생성되는 발진 주파수가 10GHz 이상이 되어 감에 따라 그 중요성이 점점 강조되고 있다.Such prescalers become increasingly important as the oscillation frequency generated by the voltage control oscillator (VCO) of a phase locked loop (PLL), in which a divider circuit is commonly used, becomes more than 10 GHz. It is emphasized.

도 2는 출력 신호의 주파수가 10GHz인 PLL에서 프리스케일러가 사용되는 예 를 나타내는 도면이다. 도 2를 참조하면, 도시된 PLL(200)은, 위상 주파수 검출기(Phase Frequency Detector; PFD)(240), 전하 펌프(Charge Pump; CP)(250), 전압 제어 발진기(Voltage Control Oscillator; VCO)(210) 및 분주기(Divider)(220, 230)를 포함한다. 전압 제어 발진기(210)의 출력 신호의 주파수는 10GHz이므로, 위상 주파수 검출기(240)에서 기준 주파수인 62.5MHz와 비교하려면 전압 제어 발진기(210)의 출력 신호를 10GHz/62.5MHz = 160분주를 해야만 한다. 이때 일반적인 디지털 분주기는 10GHz의 신호를 분주할 수 없으므로, 일반적인 디지털 분주기가 동작할 수 있는 주파수 범위, 도 2에서는 2.5GHz로 프리스케일러를 사용하여 주파수를 분주할 필요가 있다. 따라서, 도 2에서 160-분주는 프리스케일러(220)에 의한 4-분주와 일반적인 디지털 분주기(230)에 의한 40-분주에 의해 이루어지게 된다.2 is a diagram illustrating an example in which a prescaler is used in a PLL whose frequency of the output signal is 10 GHz. Referring to FIG. 2, the illustrated PLL 200 includes a phase frequency detector (PFD) 240, a charge pump (CP) 250, and a voltage control oscillator (VCO). 210 and dividers 220 and 230. Since the frequency of the output signal of the voltage controlled oscillator 210 is 10 GHz, the output signal of the voltage controlled oscillator 210 must be divided by 10 GHz / 62.5 MHz = 160 to be compared with the reference frequency of 62.5 MHz in the phase frequency detector 240. . In this case, since the general digital divider cannot divide a signal of 10 GHz, it is necessary to divide the frequency using a prescaler in a frequency range in which the general digital divider can operate, and in FIG. 2, 2.5 GHz. Thus, the 160-dividing in FIG. 2 is accomplished by four-dividing by the prescaler 220 and 40-dividing by the general digital divider 230.

고가의 공정이 아니라면, 프리스케일러는 회로의 부하 단이 인덕터로 이루어진 전하 주입 고정 분주기(charge injection locked frequency divider)를 통해 일반 디지털 회로가 동작 가능한 주파수 범위로 주파수를 떨어뜨린다. 하지만 전하 주입 고정 분주기는 회로의 부하 단이 인덕터로 이루어져 있기 때문에 면적의 효율성이 떨어지게 된다. 특히, 4-분주 프리스케일러를 2개의 전하 주입 고정 분주기를 사용하여 구현할 경우 요구되는 면적이 너무 커진다는 문제점이 있다.Unless expensive, the prescaler uses a charge injection locked frequency divider, where the load stage of the circuit is an inductor, to drop the frequency into a range of frequencies within which a typical digital circuit can operate. However, the charge injection fixed divider is less efficient because the load stage of the circuit consists of an inductor. In particular, when the four-division prescaler is implemented using two charge injection fixed dividers, there is a problem that the required area becomes too large.

본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로서, 인덕터를 포함하여 10GHz 이상의 고주파수 신호를 2분주시킬 수 있는 전하 주입 고정 분주기 타입의 제1 2-분주 회로와, 제1 2-분주 회로로부터 입력받은 신호를 추가로 2분주시키는 인덕터를 포함하지 않는 전류 모드 로직(CML)의 마스터-슬레이브 타입의 제2 2-분주 회로를 포함함으로써, 소요 면적을 대폭 줄일 수 있는 4-분주 프리스케일러를 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and includes a first two-dividing circuit of a charge injection fixed divider type capable of dividing a high frequency signal of 10 GHz or more including an inductor into two, and a first two-dividing circuit. Including a second two-division circuit of current-mode logic (CML) type, which does not include an inductor that divides the signal received from the signal by two additional divisions, it provides a four-division prescaler that can greatly reduce the required area. It is for that purpose.

상기한 목적을 달성하기 위한 본 발명의 특징에 따른 10GHz 이상의 초고주파용 4-분주 프리스케일러(divide-by-4 prescaler)는,In order to achieve the above object, a 10-GHz or higher ultra-high frequency divider-by-4 prescaler according to a feature of the present invention,

한 쌍의 인덕터, 그 일단이 상기 한 쌍의 인덕터의 각 일단과 접속하는 한 쌍의 가변 커패시터(varactor), 그 드레인 측이 상기 한 쌍의 인덕터의 상기 각 일단과 접속하는 공통 소스(common source) 타입의 한 쌍의 NMOS FET, 및 그 드레인 측이 공통 소스 타입의 상기 한 쌍의 NMOS FET의 공통 소스 측 및 상기 한 쌍의 가변 커패시터의 타단과 접속하며, 한 쌍의 고주파 입력 신호가 입력되는 한 쌍의 NMOS FET을 포함하며, 10 GHz 이상의 고주파수 신호를 입력받아 2분주된 출력 신호를 생성하는, 전하 주입 고정 분주기(charge injection locked frequency divider) 타입의 제1 2-분주 회로(divide-by-2 circuit); 및A pair of inductors, a pair of variable capacitors, one end of which is connected to each one end of the pair of inductors, a common source, the drain side of which is connected to each one end of the pair of inductors As long as a pair of NMOS FETs of the type and its drain side are connected to the common source side of the pair of NMOS FETs of the common source type and the other end of the pair of variable capacitors, and a pair of high frequency input signals are inputted. A first two-division circuit of charge injection locked frequency divider type, comprising a pair of NMOS FETs, receiving a high frequency signal of 10 GHz or higher and generating a two-divided output signal; 2 circuit); And

인덕터를 포함하지 않으며, 상기 제1 2-분주 회로의 출력 신호를 입력받아 추가로 2분주된 출력 신호를 생성하는, 전류 모드 로직(Current Mode Logic; CML)의 마스터-슬레이브(master-slave) 타입의 제2 2-분주 회로를 포함하는 것을 그 특징으로 한다.A master-slave type of current mode logic (CML) that does not include an inductor and receives an output signal of the first two-dividing circuit to generate an additional two divided output signal. The second two-dividing circuit of the characteristics characterized by including.

이하에서는 첨부된 도면들을 참조하여, 본 발명에 따른 실시예에 대하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 4-분주 프리스케일러를 나타내는 도면으 로서, 도 3a 및 도 3b는 각각 전하 주입 고정 분주기 타입의 제1 2-분주 회로의 구성과, 전류 모드 로직(CML)의 마스터-슬레이브 타입의 제2 2-분주 회로의 구성을 나타내는 도면이다. 도 3을 참조하면, 본 발명에 따른 4-분주 프리스케일러(300)는 전하 주입 고정 분주기 타입의 제1 2-분주 회로(310)와 전류 모드 로직(CML)의 마스터-슬레이브 타입의 제2 2-분주 회로(350)를 포함한다. 전하 주입 고정 분주기 타입의 제1 2-분주 회로(310)는, 한 쌍의 인덕터(311, 312), 한 쌍의 가변 커패시터(321, 322), 공통 소스 타입의 한 쌍의 NMOS FET(331(M1), 332(M2)), 및 한 쌍의 고주파 입력 신호가 입력되는 한 쌍의 NMOS FET(341, 342(M3))을 포함하며, NMOS FET(341, 342(M3))의 게이트를 통해 10 GHz 이상의 한 쌍의 고주파수 신호(Vin+, Vin-)를 입력받아 2분주된 출력 신호(Vout+, Vout-)를 생성한다. 전류 모드 로직(CML)의 마스터-슬레이브 타입의 제2 2-분주 회로(350)는 참조번호 380과 같은 회로 구성을 갖는 2단의 D 래치(D latch)로 구성되며, 제1 2분주 회로(310)의 출력 신호(Vout+, Vout-)를 입력받아 추가로 2분주된 출력 신호를 생성한다.3 is a diagram illustrating a four-dividing prescaler according to an embodiment of the present invention, and FIGS. 3A and 3B are diagrams illustrating a configuration of a first two-dividing circuit of a charge injection fixed divider type and a current mode logic (CML). Is a diagram showing the configuration of a second two-dividing circuit of a master-slave type. Referring to FIG. 3, the four-dividing prescaler 300 according to the present invention includes a first two-dividing circuit 310 of the charge injection fixed divider type and a second two of the master-slave type of the current mode logic CML. A dispensing circuit 350. The first two-dividing circuit 310 of the charge injection fixed divider type includes a pair of inductors 311 and 312, a pair of variable capacitors 321 and 322, and a pair of NMOS FETs 331 of a common source type. (M1), 332 (M2)), and a pair of NMOS FETs 341 and 342 (M3) to which a pair of high frequency input signals are input, and gates of the NMOS FETs 341 and 342 (M3). It receives a pair of high frequency signals (Vin +, Vin-) of 10 GHz or more and generates two divided output signals (Vout + and Vout-). The second two-dividing circuit 350 of the master-slave type of the current mode logic (CML) is composed of two stages of D latches having the same circuit configuration as the reference numeral 380, and the first two-dividing circuit ( The output signals Vout + and Vout− of 310 are input to generate an output signal divided by two.

예컨대, 도 3a의 회로는, 10㎓의 신호를 5㎓로 분주하는 분주기로서 입력 신호의 주파수가 10GHz이기 때문에 인덕터를 부하로 사용하는 전하 주입 고정 분주기의 사용이 불가피하다. 이때, 뒷단에 위치할 분주기, 즉 전류 모드 로직(CML)의 마스터-슬레이브 타입의 분주기가 동작할 수 있도록, 앞단의 전하 주입 고정 분주기가 일정한 동작 전압을 가지며 그 출력 전압의 스윙이 피크-투-피크 0.5V로서 일정하게 되도록 설계하는 것이 중요하다.For example, in the circuit of Fig. 3A, since the frequency of the input signal is 10 GHz as a divider for dividing a signal of 10 kHz to 5 kHz, the use of a charge injection fixed divider using an inductor as a load is inevitable. At this time, the charge injection fixed divider at the front end has a constant operating voltage and the swing of the output voltage is peaked so that the divider to be located at the rear end, that is, the master-slave type divider of the current mode logic (CML), can operate. It is important to design it to be constant as -to-peak 0.5V.

도 4는 본 발명에 따른 4-분주 프리스케일러의 시뮬레이션 결과를 나타내는 도면이다. 도 4를 참조하면, 10㎓의 주파수를 갖는 전압 제어 발진기(VCO)로 생성된 VCO 출력(맨 아래)이, 제1 2-분주 회로를 통해 5㎓로(가운데), 다시 제2 2-분주 회로를 통해 2.5㎓로(맨 위) 정확히 분주되고 있는 것을 확인할 수 있다.4 is a diagram showing a simulation result of the 4-dispensing prescaler according to the present invention. Referring to FIG. 4, the VCO output (bottom) generated by a voltage controlled oscillator (VCO) with a frequency of 10 kHz is brought to 5 kHz (middle) through the first two-dividing circuit, again the second two-division. You can see that the circuit is correctly dispensed at 2.5µs (top).

한 단의 전하 주입 고정 분주기가 차지하는 면적은 320 ㎛ x 730 ㎛인데 반하여, 한 단의 CML의 마스터-슬레이브 타입의 분주기가 차지하는 면적은 110㎛ x 140㎛에 불과하므로, 본 발명에 따라 4-분주 프리스케일러를 설계할 경우 전체 면적이 대폭 축소될 수 있다.According to the present invention, the area occupied by one stage of the charge injection fixed divider is 320 μm × 730 μm, whereas the area occupied by the master-slave type divider of one stage is only 110 μm × 140 μm. When designing a prescaler, the total area can be significantly reduced.

이상 설명한 본 발명은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이나 응용이 가능하며, 본 발명에 따른 기술적 사상의 범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.The present invention described above may be variously modified or applied by those skilled in the art, and the scope of the technical idea according to the present invention should be defined by the following claims.

본 발명에 따르면, 인덕터를 포함하여 10GHz 이상의 고주파수 신호를 2분주시킬 수 있는 전하 주입 고정 분주기 타입의 제1 2-분주 회로와, 제1 2-분주 회로로부터 입력받은 신호를 추가로 2분주시키는 인덕터를 포함하지 않는 전류 모드 로직(CML)의 마스터-슬레이브 타입의 제2 2-분주 회로를 포함함으로써, 소요 면적을 대폭 줄일 수 있는 4-분주 프리스케일러를 제공할 수 있다.According to the present invention, the first two-dividing circuit of the charge injection fixed frequency divider type capable of dividing the high frequency signal of 10 GHz or more, including the inductor, into two and the second two-dividing signal received from the first two-dividing circuit are further divided. By including the second two-dividing circuit of the master-slave type of current mode logic (CML) that does not include an inductor, it is possible to provide a four-dividing prescaler that can greatly reduce the required area.

Claims (1)

한 쌍의 인덕터, 그 일단이 상기 한 쌍의 인덕터의 각 일단과 접속하는 한 쌍의 가변 커패시터(varactor), 그 드레인 측이 상기 한 쌍의 인덕터의 상기 각 일단과 접속하는 공통 소스(common source) 타입의 한 쌍의 NMOS FET, 및 그 드레인 측이 공통 소스 타입의 상기 한 쌍의 NMOS FET의 공통 소스 측 및 상기 한 쌍의 가변 커패시터의 타단과 접속하며, 한 쌍의 고주파 입력 신호가 입력되는 한 쌍의 NMOS FET을 포함하며, 고주파수 신호를 입력받아 2분주된 출력 신호를 생성하는, 전하 주입 고정 분주기(charge injection locked frequency divider) 타입의 제1 2-분주 회로(divide-by-2 circuit); 및A pair of inductors, a pair of variable capacitors, one end of which is connected to each one end of the pair of inductors, a common source, the drain side of which is connected to each one end of the pair of inductors As long as a pair of NMOS FETs of the type and its drain side are connected to the common source side of the pair of NMOS FETs of the common source type and the other end of the pair of variable capacitors, and a pair of high frequency input signals are inputted. A first injection-by-2 circuit of charge injection locked frequency divider type, comprising a pair of NMOS FETs, receiving a high frequency signal and generating a two divided output signal; ; And 인덕터를 포함하지 않으며, 상기 제1 2분주 회로의 출력 신호를 입력받아 추가로 2분주된 출력 신호를 생성하는, 전류 모드 로직(Current Mode Logic; CML)의 마스터-슬레이브(master-slave) 타입의 제2 2-분주 회로A master-slave type of current mode logic (CML) that does not include an inductor and receives an output signal of the first two-dividing circuit to generate an additional two-divided output signal. Second two-dividing circuit 를 포함하는 4-분주 프리스케일러(divide-by-4 prescaler).4-division-by-4 prescaler.
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