KR100787771B1 - Forming method of gate electrode for flash memory device and structure thereby - Google Patents
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Abstract
Description
도 1은 종래의 기술에 따른 플래시 메모리 소자의 게이트 전극의 단면도,1 is a cross-sectional view of a gate electrode of a flash memory device according to the prior art,
도 2 내지 도 6은 본 발명의 일실시예에 따른 플래시 메모리의 게이트 전극 제조방법을 설명하기 위한 단면도.2 to 6 are cross-sectional views illustrating a method for manufacturing a gate electrode of a flash memory according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 반도체 기판 20 : 터널 산화막10
30 : 플로팅 게이트(용 도전막) 40, 400 : 게이트간 절연막30: floating gate (conductive film) 40, 400: inter-gate insulating film
41 : 제1산화막 42 : 질화막41: first oxide film 42: nitride film
43 : 제2산화막 410 : 실리콘산화막 결정43: second oxide film 410: silicon oxide film crystal
50 : 컨트롤 게이트(용 도전막) 60 : 감광막50: control gate (conductive film) 60: photosensitive film
본 발명은 플래시 메모리의 게이트 전극 제조방법 및 구조에 관한 것으로, 더욱 상세하게는 동작 전압을 낮출 수 있는 플래시 메모리의 게이트 전극 제조방법 및 구조에 관한 것이다.The present invention relates to a method and a structure for manufacturing a gate electrode of a flash memory, and more particularly, to a method and a structure for manufacturing a gate electrode of a flash memory that can lower the operating voltage.
일반적으로 비휘발성 메모리(non-volatile memory)로 널리 사용되고 있는 플래시 메모리(flash memory)는 플래시 EEPROM(electrically erasable programmable read only memory)을 지칭한다. 이러한 플래시 메모리는 전기적으로 데이터를 프로그램하고 소거하는 기능이 있다. Flash memory, which is widely used as a non-volatile memory, generally refers to a flash electrically erasable programmable read only memory (EEPROM). Such flash memory has the function of electrically programming and erasing data.
즉, 프로그램(program) 동작은 드레인(drain) 측에 채널 열전자(channel hot electron)을 형성시켜 상기 열전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터(cell transistor)의 문턱 전압(threshold voltage)을 높이는 것이다. That is, a program operation forms channel hot electrons on a drain side and accumulates the hot electrons on a floating gate, thereby reducing the threshold voltage of a cell transistor. To raise.
또한 소거(erase) 동작은 F-N(Fowler-Nordheim) 터널링을 이용하여 소오스(source)와 상기 플로팅 게이트 간에 고전압을 발생시켜서 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮추는 것이다.In addition, the erase operation uses a Fowler-Nordheim (F-N) tunneling to generate a high voltage between the source and the floating gate to lower the threshold voltage of the cell transistor by releasing electrons accumulated in the floating gate.
한편, 메모리 반도체 소자의 고집적화를 달성하기 위하여 셀 트랜지스터의 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있으며, 현재 플래시 메모리는 게이트 전극간 절연막을 통상의 실리콘 산화막(SiO2) 대신에 NO(nitride-oxide), ONO(oxide-nitride-oxide, 이하 'ONO'라 한다.) 또는 다른 고유전체막을 사용함으로써 정전 용량을 증가시키고 있다.Meanwhile, in order to achieve high integration of memory semiconductor devices, research / development has been actively conducted on the reduction of the area of the cell transistor and the reduction of the operating voltage. 2 ) The use of NO (nitride-oxide), ONO (oxide-nitride-oxide, or 'ONO') or other high-k dielectric films instead increases the capacitance.
일반적으로 상기의 ONO 구조의 게이트간 절연막을 사용하는 플래시 메모리의 셀 트랜지스터 제조공정에서 주로 플로팅 게이트로 사용하는 폴리실리콘(polycrystalline silicon) 위에 고온 열 산화법(thermal oxidation)으로 절연막을 성장시켜서 ONO 구조를 형성한다.In general, an ONO structure is formed by growing an insulating film on a polycrystalline silicon, which is mainly used as a floating gate, in a cell transistor manufacturing process of a flash memory using the inter-gate insulating film of the above-described ONO structure by high temperature thermal oxidation. do.
도 1은 종래의 기술에 따른 플래시 메모리 소자의 게이트 전극의 단면도이다.1 is a cross-sectional view of a gate electrode of a flash memory device according to the prior art.
종래의 기술에 따른 플래시 메모리 소자의 게이트 전극은 반도체 기판(10)에 터널 산화막(20)을 형성하고나서, 플로팅 게이트용 도전막(30)을 증착하고, 게이트간 절연막(40)을 형성한 다음 컨트롤 게이트용 도전막(50)을 증착한 후 사진/식각 공정을 진행하여 상기 컨트롤 게이트용 도전막(50), 게이트간 절연막(40) 및 플로팅 게이트용 도전막(30)을 패터닝하여 게이트 전극을 형성하는 단계로 이루어져 있다.The gate electrode of the flash memory device according to the related art forms the
최근 플래시 메모리 소자의 집적도가 높아지면서, 줄어드는 셀 트랜지스터의 크기에 따라 플래시 메모리 소자의 게이트 전극의 구조도 매우 간단해지고 있다. 특히, sub-100nm급 소자는 채널 폭이 줄어들면서 플로팅 게이트의 간소화가 중요한 문제가 되었다. In recent years, as the degree of integration of flash memory devices increases, the structure of the gate electrode of the flash memory devices has become very simple according to the size of the reduced cell transistor. In particular, the sub-100nm device has become a major problem as the floating gate is reduced as the channel width is reduced.
이러한 기술적 한계에 도달하면서 연구되기 시작한 SONOS(Silicon ONO Semiconductor) 구조를 갖는 플래시 메모리 소자는 제조 원가가 낮으며, 기존의 CMOS 제조 공정을 그대로 사용할 수 있다는 장점을 가지므로 활발하게 개발, 적용 중에 있다. Flash memory devices having a silicon ONO semiconductor (SONOS) structure, which has been studied since reaching these technical limitations, are being actively developed and applied because they have a low manufacturing cost and have the advantage of being able to use an existing CMOS manufacturing process.
하지만, 이 역시 종래의 공정을 그대로 이용하는 기술이기 때문에 기술적 한 계는 기존 공정과 동일하게 적용되어 불균일한 도핑, 배선층의 증가로 인한 저항 컨트롤, 포토리소그래피 공정의 해상력 한계 등의 기술적 문제는 여전히 남아있다. However, because this technology is still using the conventional process, the technical limit is applied in the same way as the existing process, and technical problems such as non-uniform doping, resistance control due to increase of wiring layer, and resolution limit of photolithography process still remain. .
더욱이 sub-100nm 이하의 소자에서는 숏채널 효과(short channel effect), 게이트 산화막을 통한 누설전류의 증가 등의 소자 구동 능력의 한계도 가지고 있다. 기존의 플래시 메모리 소자는 9 ~ 12V 정도의 높은 전압을 사용하고 있으나, 다른 기능의 저하(예컨대, 셀의 신뢰성 저하) 없이 동작 전압을 낮추기는 매우 어려운 실정이다. Furthermore, devices having sub-100 nm or less also have limitations in device driving capability such as short channel effect and increase in leakage current through the gate oxide film. Conventional flash memory devices use a high voltage of about 9 to 12V, but it is very difficult to lower the operating voltage without degrading other functions (for example, lowering cell reliability).
특히, 로직(Logic)과 메모리(memory) 소자가 동시에 구현되는 임베디드 메모리(embedded memory)를 실현하기 위해서는 플래시 메모리 소자의 동작 전압을 낮추는 것은 필수적이다. 현재 플래시 메모리 공정에 사용되는 ONO 구조만으로는 저전압(예컨대, 5V 이하)에서 구동 가능한 플래시 메모리 소자를 만들기 어려운 문제점이 있다.In particular, in order to realize an embedded memory in which logic and memory devices are simultaneously implemented, it is essential to lower an operating voltage of a flash memory device. There is a problem that it is difficult to make a flash memory device that can be driven at a low voltage (for example, 5V or less) only by the ONO structure used in the current flash memory process.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 저전압에서 구동 가능한 플래시 메모리의 게이트 전극 제조방법 및 구조를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method and structure for manufacturing a gate electrode of a flash memory that can be driven at a low voltage.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 플래시 메모리의 게이트 전극 제조방법은 반도체 기판의 상면에 터널 산화막, 플로팅 게이트용 도전막, 게이트간 절연막을 순차로 형성하는 제1 단계; 사진 공정을 수행하고나서 상기 게이트간 절연막의 내부로 실리콘 이온을 선택적으로 주입하는 제2 단계; 확산 공정을 수행하여 실리콘산화막의 나노결정을 형성하는 제3 단계; 그리고 컨트롤 게이트용 도전막을 증착한 후 사진/식각 공정을 진행하여 상기 컨트롤 게이트용 도전막, 게이트간 절연막 및 플로팅 게이트용 도전막을 패터닝하여 게이트 전극을 형성하는 제4 단계를 포함하여 이루어진 것을 특징으로 한다.A method of manufacturing a gate electrode of a flash memory of the present invention for realizing the above object includes a first step of sequentially forming a tunnel oxide film, a floating gate conductive film, and an inter-gate insulating film on an upper surface of a semiconductor substrate; A second step of selectively implanting silicon ions into the inter-gate insulating film after performing a photo process; Performing a diffusion process to form nanocrystals of the silicon oxide film; And a fourth step of forming a gate electrode by patterning the control gate conductive film, the inter-gate insulating film, and the floating gate conductive film by depositing a control gate conductive film and then performing a photo / etch process. .
또한, 상기 제2 단계는 SiH4 가스를 소스 가스로 하여 10 ~ 60KeV의 에너지, 1E13 ~ 3E14 ions/cm2 의 도즈를 사용하는 공정 조건으로 수행하는 것을 특징으로 한다.In addition, the second step is characterized in that the SiH 4 gas as a source gas is carried out under the process conditions using energy of 10 ~ 60KeV, dose of 1E13 ~ 3E14 ions / cm 2 .
또한, 상기 제3 단계는 900 ~ 1100℃ 확산로 온도, 50 ~ 100분의 열처리 시간을 공정 조건으로 하여 확산공정을 수행하는 것을 특징으로 한다.In addition, the third step is characterized in that the diffusion process is performed using a 900 ~ 1100 ℃ diffusion furnace temperature, the heat treatment time of 50 ~ 100 minutes as the process conditions.
본 발명의 플래시 메모리의 게이트 전극 구조는 반도체 기판의 상면에 형성된 터널 산화막, 상기 터널 산화막 상면에 형성된 플로팅 게이트, 상기 플로팅 게이트 상면에 형성된 게이트간 절연막, 상기 게이트간 절연막 상면에 형성된 컨트롤 게이트 및 상기 게이트간 절연막의 내부에 형성된 다수의 실리콘산화막 나노결정을 포함하여 이루어진 것을 특징으로 한다.The gate electrode structure of the flash memory of the present invention includes a tunnel oxide film formed on an upper surface of a semiconductor substrate, a floating gate formed on an upper surface of the tunnel oxide film, an inter-gate insulating film formed on an upper surface of the floating gate, a control gate formed on an upper surface of the inter-gate insulating film, and the gate. It characterized in that it comprises a plurality of silicon oxide film nanocrystals formed inside the interlayer insulating film.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2 내지 도 6은 본 발명의 일실시예에 따른 플래시 메모리의 게이트 전극 제조방법을 설명하기 위한 단면도이다.2 to 6 are cross-sectional views illustrating a method of manufacturing a gate electrode of a flash memory according to an embodiment of the present invention.
본 발명의 일실시예에 따른 플래시 메모리의 게이트 전극 제조방법은 제1 단계 내지 제4 단계를 포함하여 이루어져 있다.A gate electrode manufacturing method of a flash memory according to an exemplary embodiment of the present invention includes first to fourth steps.
첨부된 도 2를 참조하면, 상기 제1 단계는 반도체 기판(10)의 상면에 터널 산화막(20), 플로팅 게이트용 도전막(30), 게이트간 절연막(400)을 순차로 형성하는 단계이다. 더욱 상세하게 설명하면, 상기 터널 산화막(20)은 열 산화(thermal oxidation) 공정에 의한 실리콘산화막으로 형성될 수 있다. 상기 플로팅 게이트용 도전막은 폴리실리콘막을 증착하여 형성될 수 있으며, 상기 게이트간 절연막(400)은 열 산화 공정 또는 CVD(chemical vapor deposition) 방식의 실리콘산화막으로 형성될 수 있다.Referring to FIG. 2, the first step is to sequentially form a
첨부된 도 3a 내지 도 3b를 참조하면, 상기 제2 단계는 사진 공정을 수행하고나서 상기 게이트간 절연막(400)의 내부로 실리콘 이온을 선택적으로 주입하는 단계이다. 따라서 도즈와 주입되는 영역을 조절할 수 있는 이온 주입 공정을 사용하여 원하는 양의 실리콘 이온을 상기 게이트간 절연막(400)의 내부로 주입시킬 수 있는 것이다. 상기 도 3b는 도 3a의 평면도이다. 3A through 3B, the second step is a step of selectively implanting silicon ions into the inter-gate
첨부된 도 4를 참조하면, 상기 제3 단계는 확산 공정을 수행하여 실리콘산화막(SiO2)의 나노결정(nano crystal)을 형성하는 단계이다. 즉 Si 이온을 주입한 후 에 고온 열처리를 통하여 균일한 밀도의 실리콘산화막 결정(410)이 생기도록 유도한다. Referring to FIG. 4, the third step is a step of forming a nanocrystal of a silicon oxide film (SiO 2 ) by performing a diffusion process. That is, after implanting Si ions, the silicon
첨부된 도 5 내지 도 6을 참조하면, 상기 제4 단계는 컨트롤 게이트용 도전막(50)을 증착한 후 사진/식각 공정을 진행하여 상기 컨트롤 게이트용 도전막(50), 게이트간 절연막(400) 및 플로팅 게이트용 도전막(30)을 패터닝하여 게이트 전극을 형성하는 단계이다. 5 to 6, in the fourth step, the control gate
따라서 상기 게이트간 절연막(400)의 내부에 형성된 실리콘산화막 결정(410)에 의하여 깊은 트랩 준위(deep level trap)을 가지는 플로팅 게이트(floating gate)를 통하여 구동 전압을 기존 (9-12 V) 보다 낮은 5V 이하에서 동작하는 소자를 구현할 수 있으며, 사진 공정을 이용하여 균일한 밀도의 나노 결정의 형성으로 누설 전류의 발생을 줄일 수 있다. Therefore, the driving voltage is lower than that of the conventional (9-12 V) through a floating gate having a deep level trap by the
즉 플래시 메모리 소자의 동작 전압을 낮추기 위하여 기존의 ONO 구조의 실리콘질화막 대신 실리콘산화막 나노 결정(silicon oxide nano crystal)을 사용하여 결정 경계에서의 깊은 트랩 준위를 유도하여 기존의 터널장벽을 사용할 때보다 낮은 전압으로도 구동이 가능하다.In other words, in order to lower the operating voltage of the flash memory device, silicon oxide nanocrystals are used instead of the silicon nitride films of the ONO structure to induce a deep trap level at the crystal boundary, which is lower than that of the conventional tunnel barrier. It can also be driven by voltage.
본 발명의 다른 일실시예에 따른 플래시 메모리의 게이트 전극 제조방법에서, 상기 제2 단계는 SiH4 가스를 소스 가스로 하여 10 ~ 60KeV의 에너지, 1E13 ~ 3E14 ions/cm2 의 도즈를 사용하는 공정 조건으로 수행하는 것이 바람직하다.In a method of manufacturing a gate electrode of a flash memory according to another embodiment of the present invention, the second step is a process using a dose of energy of 10 ~ 60KeV, 1E13 ~ 3E14 ions / cm 2 using SiH 4 gas as the source gas It is preferable to carry out under conditions.
본 발명의 또 다른 일실시예에 따른 플래시 메모리의 게이트 전극 제조방법 에서, 상기 제3 단계는 900 ~ 1100℃ 확산로 온도, 50 ~ 100분의 열처리 시간을 공정 조건으로 하여 확산공정을 수행하는 것이 바람직하다.In a method of manufacturing a gate electrode of a flash memory according to another embodiment of the present invention, the third step is to perform the diffusion process using a 900 ~ 1100 ℃ diffusion furnace temperature, the heat treatment time of 50 ~ 100 minutes as the process conditions desirable.
첨부된 도 6을 참조하면, 본 발명의 일실시예에 따른 플래시 메모리의 게이트 전극 구조는 반도체 기판(10)의 상면에 형성된 터널 산화막(20), 상기 터널 산화막(20) 상면에 형성된 플로팅 게이트(30), 상기 플로팅 게이트 상면에 형성된 게이트간 절연막(400), 상기 게이트간 절연막(400) 상면에 형성된 컨트롤 게이트(50) 및 상기 게이트간 절연막(400)의 내부에 형성된 다수의 실리콘산화막 나노결정(410)을 포함하여 이루어진 것이다.Referring to FIG. 6, a gate electrode structure of a flash memory according to an embodiment of the present invention may include a
따라서 저전압에서도 구동이 가능한 플로팅(floating gate) 소자를 구현하기 위한 나노 결정 구조가 형성됨으로써 정보 저장 능력을 향상시키고, 포토 공정에 의하여 균일한 나노 결정 사이의 간격을 제어하게 되어 누설전류를 감소시키고 유지 시간(retension time) 특성을 향상시킬 수 있는 것이다.As a result, a nanocrystal structure is formed to implement a floating gate device capable of driving at low voltages, thereby improving information storage capability, and controlling the interval between uniform nanocrystals by a photo process to reduce and maintain leakage current. It is possible to improve the time (retension time) characteristics.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. will be.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 플래시 메모리의 게이트 전극 제조방법 및 구조에 의하면 종래의 ONO 구조의 실리콘질화막 대신에 나노결정 구조의 실리콘산화막을 구비함으로써 플래시 메모리의 게이트 전극의 동작전압을 낮출 수 있는 효과가 있다.As described in detail above, according to the gate electrode manufacturing method and structure of the flash memory according to the present invention to reduce the operating voltage of the gate electrode of the flash memory by providing a silicon oxide film of the nano-crystal structure instead of the silicon nitride film of the conventional ONO structure It can be effective.
Claims (4)
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