KR100786667B1 - high-voltage output circuit for a driving circuit of a plasma display panel using a bootstrapping level shifter - Google Patents

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Abstract

본 발명은 부쓰트래핑회로를 이용하여 고전압 NMOS만을 사용하면서 상기 고전압소자의 문턱전압의 강하를 방지할 수 있으며, 이에 따라 풀스윙(Full Swing)을 위해서 고전압 PMOS를 사용한 구조에 비해서 면적이 작게 될 수 있는 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로를 제공한다.The present invention can prevent the drop of the threshold voltage of the high voltage device while using only the high voltage NMOS by using the bootstrapping circuit, and thus the area can be smaller than the structure using the high voltage PMOS for full swing. A high voltage output stage circuit of a plasma display panel driving circuit is provided.

그 고전압 출력단 회로는, 고전압 레벨 쉬프터부(110)와, 고전압을 출력하기 위한 풀업소자인 고전압 NMOS를 구비하는 고전압 출력부(120)를 포함하여 구성됨으로써 소정의 출력전압(HVout)과 동일한 입력전압(VH)과 데이터신호를 입력받아 그 데이터신호에 해당하는 고전압펄스의 출력전압(HVout)을 출력하기 위한 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로에 있어서, 상기 고전압 출력부(120)의 고전압 NMOS에서의 출력전압(HVout)의 강하를 방지하도록 상기 입력전압(VH)을 상기 고전압 NMOS의 문턱전압(VTHN)만큼 높은 전압(VH+VTHN)으로 승압시켜 고전압 출력부(120)에 인가하기 위한 부쓰트래핑 고전압 레벨 쉬프터부(130)가 상기 고전압 레벨 쉬프터부(110)와 고전압 출력부(120)사이에 포함되는 것을 특징으로 한다.The high voltage output stage circuit includes a high voltage level shifter section 110 and a high voltage output section 120 having a high voltage NMOS, which is a pull-up element for outputting a high voltage, thereby inputting a voltage equal to a predetermined output voltage HV out . A high voltage output terminal circuit of a plasma display panel driving circuit for receiving a voltage V H and a data signal and outputting an output voltage HV out of a high voltage pulse corresponding to the data signal. In order to prevent the output voltage HV out of the high voltage NMOS from dropping, the input voltage V H is boosted to a voltage (V H + V THN ) that is as high as the threshold voltage V THN of the high voltage NMOS. A bootstrapping high voltage level shifter unit 130 for applying to 120 is included between the high voltage level shifter unit 110 and the high voltage output unit 120.

Description

부쓰트래핑 레벨 쉬프터 방식의 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로{high-voltage output circuit for a driving circuit of a plasma display panel using a bootstrapping level shifter}High-voltage output circuit for a driving circuit of a plasma display panel using a bootstrapping level shifter}

도 1는 종래의 대표적인 플라즈마 디스플레이 패널(PDP)의 제어회로 및 구동부를 나타낸 상세 블록도.1 is a detailed block diagram illustrating a control circuit and a driving unit of a conventional plasma display panel (PDP).

도 2은 종래의 대표적인 플라즈마 디스플레이 패널(PDP)의 선택적 기입방식의 구동파형도,2 is a drive waveform diagram of a selective write method of a typical representative plasma display panel (PDP);

도 3은 기존의 PDP 구동 IC의 고전압출력 회로도,3 is a high voltage output circuit diagram of a conventional PDP driving IC;

도 4는 본 발명의 일실시예에 따른 PDP 구동회로의 고전압 출력단 회로의 블럭도,4 is a block diagram of a high voltage output stage circuit of a PDP driving circuit according to an embodiment of the present invention;

도 5는 도 4의 구체적인 회로도,5 is a specific circuit diagram of FIG. 4;

도 6a 및 도 6b는 기존의 고전압출력단회로와 본 발명의 고전압출력단 회로의 출력전압 및 노드3에서의 전압비교그래프.6A and 6B are graphs showing output voltages of the existing high voltage output stage circuit and the high voltage output stage circuit of the present invention and the voltage at node 3. FIG.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100: 제어회로블럭 101: 어드레스 드라이버100: control circuit block 101: address driver

102: Y 스캔 드라이버 103: X 공통 드라이버102: Y scan driver 103: X common driver

104: Y 공통 드라이버 105: 표시데이타제어부 104: Y common driver 105: display data control unit                 

106: 패널 구동 제어부 107: 스캔드라이버제어부106: panel drive control unit 107: scan driver control unit

108: 공통드라이버제어부 109: 콘트롤 유니트108: common driver control unit 109: control unit

110: 고전압 레벨 쉬프터부 120: 고전압 출력부110: high voltage level shifter 120: high voltage output

130: 부쓰트래핑 고전압 레벨 쉬프터부 Cpump: 차지 펌프부130: bootstrapping high voltage level shifter portion Cpump: charge pump portion

본 발명은, 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로에 관한 것으로, 더 상세하게는 고전압 레벨 쉬프터부와 풀업소자인 고전압 NMOS를 구비하는 고전압 출력부를 포함하여 구성됨으로써 소정의 출력전압과 동일한 입력전압과 데이터신호를 입력받아 그 데이터신호에 해당하는 고전압펄스의 출력전압을 출력하기 위한 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로에 있어서, 부쓰트래핑회로를 이용하여 고전압 NMOS만을 사용하면서 상기 고전압소자의 문턱전압의 강하를 방지할 수 있으며, 이에 따라 풀스윙(Full Swing)을 위해서 고전압 PMOS를 사용한 구조에 비해서 면적이 작게 될 수 있는 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로에 관한 것이다.The present invention relates to a high voltage output stage circuit of a plasma display panel driving circuit, and more particularly, to a high voltage output shifter including a high voltage level shifter and a high voltage NMOS, which is a pull-up element. A high voltage output terminal circuit of a plasma display panel driving circuit for receiving a data signal and outputting an output voltage of a high voltage pulse corresponding to the data signal, wherein the threshold voltage of the high voltage device is used while using only a high voltage NMOS using a boot trapping circuit. The present invention relates to a high voltage output terminal circuit of a plasma display panel driving circuit which can prevent a drop and, accordingly, have a smaller area than a structure using a high voltage PMOS for a full swing.

도 1에는 종래의 플라즈마 디스플레이 패널(50)의 제어회로블럭(100)이 상세 블록도로서 도시된다. 도 1에서 클럭신호, 데이터 및 수직과 수평동기신호가 제어회로블럭(100)에 입력되고, 표시 데이터 제어부(105)를 개재하여 어드레스 드라이버(101)에 의해 어드레스 전극(32)에 후술하는 전압파형의 펄스가 인가되며, 패널 구동 제어부(106)의 스캔 드라이버 제어부(107)와 공통드라이버제어부(108) 및 Y 공통 드라이버(104)를 개재하여 Y 스캔 드라이버(102)에 의해 Y 전극(14)에 후술하는 전압파형의 펄스가 인가되고, 또한, X 전극(12)에는 공통드라이버제어부(108)를 개재하여 X공통 드라이버(103)에 의해 후술하는 전압파형의 펄스가 인가되게 된다. 1 shows a control circuit block 100 of a conventional plasma display panel 50 as a detailed block diagram. In Fig. 1, clock signals, data, and vertical and horizontal synchronization signals are input to the control circuit block 100, and the voltage waveforms described later to the address electrode 32 by the address driver 101 through the display data control section 105 are shown. Is applied to the Y electrode 14 by the Y scan driver 102 via the scan driver control unit 107, the common driver control unit 108, and the Y common driver 104 of the panel drive control unit 106. Voltage waveform pulses to be described later are applied, and voltage pulses described below are applied to the X electrode 12 by the X common driver 103 via the common driver control unit 108.

또한, 그 플라즈마 디스플레이 패널(50)의 구동방식은, 선택적 기입방식과 선택적 소거방식이 있다. 선택적 기입방식은 리셋기간에서 전체 방전셀의 전하를 "0"으로 한 후, 어드레스방전기간에서 점등시키고자 하는 표시셀(36a)에 대해서만 전하를 형성시켜 유지방전시키는 구동방법이며, 선택적 소거방식은 리셋기간에 전체의 표시셀(36a)들에 균일하게 전하를 형성시킨 후, 어드레스방전기간에 점등시키고 싶지 않은 표시셀(36a)들에 대해서만 전하를 소거하고 유지방전시키는 구동방식이다.In addition, the driving method of the plasma display panel 50 includes a selective writing method and a selective erasing method. The selective write method is a driving method in which charges of all the discharge cells are set to "0" in the reset period, and then charges are sustained and discharged only for the display cells 36a to be turned on in the address discharge period. After the charges are uniformly formed in the entire display cells 36a in the reset period, only the display cells 36a that do not want to be turned on in the address discharge period are erased and sustain discharged.

도 2에는 종래의 대표적인 플라즈마 디스플레이 패널(50)의 선택적 기입방식의 구동파형도가 도시된다. 도 2에서 각 서브필드의 리셋기간에 있어서는 우선 모든 Y 전극이 0V 레벨로 되고, 동시에, X 전극에 높은 전압(약 350V)으로 된 전면기입펄스가 인가됨으로써 그 때까지의 표시 상태에 관계없이 전 표시 라인의 전 표시셀에서 방전이 행하여진다. 이 때의 어드레스 전극의 전위는 약 100V전후이다. 이와 같은 전면기입방전에 의해 X 전극과 Y 전극을 덮고 있는 전면 유전층상에 벽전하가 축적된다. 즉 X 전극상에는 -전하가, Y 전극상에는 +전하가 축적된다. 다음에, X 전극과 어드레스 전극의 전위가 0V로 되어, 전 표시셀에서 벽전하 자체의 전압이 방전 개시 전압을 넘어 방전이 개시되게 되고, 이 방전은 자기 중화하여 방전 이 종식하게 된다. 소위, 자기 소거 방전이다. 이 자기 소거 방전에 의해서, 패널내의 전 표시셀의 상태가, 벽 전하가 없는 균일한 상태로 됨으로써 다음의 어드레스(기입) 방전을 안정하게 할 수 있는 상태로 된다. 또한, 도 2에 도시된 바와 같이, 선택적으로 서서히 증가하는 프라이밍 소거펄스가 Y 전극에 인가될 수도 있다. 이 프라이밍 소거펄스에 의해 벽전하가 완전히 소거되지 않은 셀들을 추가로 방전시켜 완전히 모든 표시셀들을 초기화한다.2 shows a driving waveform diagram of a selective writing method of a typical representative plasma display panel 50. In the reset period of each subfield in Fig. 2, all Y electrodes are first set to 0V level, and at the same time, a front write pulse of high voltage (about 350V) is applied to the X electrode, regardless of the display state up to that point. Discharge is performed in all display cells of the display line. At this time, the potential of the address electrode is around 100V. This front charge discharge causes wall charges to accumulate on the front dielectric layer covering the X electrode and the Y electrode. That is, negative charges accumulate on the X electrode and positive charges accumulate on the Y electrode. Next, the potentials of the X electrode and the address electrode become 0 V, so that the voltage of the wall charge itself exceeds the discharge start voltage in all the display cells, and the discharge is started by self-neutralization, thereby ending the discharge. So-called self-erasing discharge. By this self-erasing discharge, the state of all the display cells in the panel is brought into a uniform state without wall charges, whereby the next address (write) discharge can be stabilized. Also, as shown in FIG. 2, a gradually increasing priming erase pulse may be applied to the Y electrode. The priming erase pulses further discharge cells in which the wall charges are not completely erased to initialize all the display cells completely.

다음에, 어드레스방전기간에 있어서는, 표시 데이터에 따른 표시셀의 온/오프를 하기 위해서, 순차로 어드레스 방전이 행하여진다. 우선, X 전극에 소정의 전압(약 50V)을 인가하고, Y 전극에 순차로 스캔 펄스(약 -150V)를 인가함과 동시에, 어드레스 전극 중에서, 유지 방전을 일으키는 표시셀, 즉 점등시키는 표시셀에 대응하는 어드레스 전극에 어드레스 펄스(약 50V)가 선택적으로 인가되어, 점등시키는 표시셀들의 어드레스 전극과 Y 전극사이에서 방전이 일어남으로써 뒤의 유지 방전이 가능한 양의 벽 전하가 축적되게 된다. 또, 스캔 펄스가 인가되지 않는 Y 전극에서는 방전이 일어나지 않도록 소정의 전압(약 -50V)이 인가된다.Next, in the address discharge period, address discharge is sequentially performed in order to turn on / off the display cells in accordance with the display data. First, a predetermined voltage (approximately 50 V) is applied to the X electrode, a scan pulse (approximately -150 V) is sequentially applied to the Y electrode, and a display cell causing sustain discharge among the address electrodes, that is, a display cell to be lit. An address pulse (approximately 50 V) is selectively applied to the address electrode corresponding to, so that a discharge occurs between the address electrode and the Y electrode of the display cells to be lit, thereby accumulating wall charges capable of sustain discharge later. In addition, a predetermined voltage (about -50 V) is applied to the Y electrode to which the scan pulse is not applied so that no discharge occurs.

그 후, 유지방전기간에 있어서는, Y 전극과 X 전극에 교대로 유지방전펄스(약 180V)가 인가되어 유지 방전이 행하여짐으로써 1서브필드의 화상 표시가 행하여진다. 즉, 어드레스방전기간에 벽 전하가 축적되어 있는 표시셀은 그 벽전하에 의한 전압이 유지방전펄스에 중첩되어 방전이 일어나지만, 어드레스방전기간에 벽전하가 축적되지 않은 표시셀에서는 유지방전펄스가 인가되더라도 방전은 생기지 않게 됨으로써 1서브필드의 화상 표시가 행하여질 수 있게 된다. 또한, 어드레스 전 극과 X 전극 또는 Y 전극간의 방전을 피하기 위해서, 어드레스 전극에 소정의 전압(약 65V)을 인가하고 있다.Thereafter, in the sustain discharge period, sustain discharge pulses (approximately 180 V) are applied to the Y electrode and the X electrode alternately to perform sustain discharge, thereby performing image display of one subfield. That is, in the display cells in which the wall charges are accumulated in the address discharge period, discharge occurs because the voltage due to the wall charges overlaps the sustain discharge pulses, but in the display cells in which the wall charges are not accumulated in the address discharge period, the sustain discharge pulses are generated. Even if it is applied, no discharge is generated, so that image display of one subfield can be performed. In addition, a predetermined voltage (about 65 V) is applied to the address electrode in order to avoid discharge between the address electrode and the X electrode or the Y electrode.

도 3에는 기존의 PDP 구동 IC의 고전압 출력회로가 구체적으로 도시된다. 도 3에서 회로의 로직전압을 원하는 구동전압인 고전압 레벨로 바꾸어주는 고전압 레벨 쉬프터부와 그 고전압 레벨 쉬프터부의 전압을 입력으로 받아 버퍼링하여 출력으로 내보내는 고전압 출력부로 구성된다.3 specifically illustrates a high voltage output circuit of a conventional PDP driving IC. In FIG. 3, a high voltage level shifter unit for converting a logic voltage of a circuit to a high voltage level, which is a desired driving voltage, and a high voltage output unit that receives a buffer and inputs a voltage of the high voltage level shifter unit as an input.

그 고전압 레벨 쉬프터부는, 래치 역할을 하는 저전압 PMOS인 LVPMOS1과 LVPMOS2, 로직레벨 전압이 인가되는 입력 부분인 LVNMOS1과 LVNMOS2, 입력부분에 사용된 LVNMOS1과 LVNMOS2를 보호하기 위한 고전압 PMOS인 HVPMOS1과 HVPMOS2로 구성되어 있다. 고전압 출력부는 고전압 PMOS인 HVPMOS3과 고전압 NMOS인 HVNMOS1과 HVNMOS2, HVNMOS3으로 이루어져 있다.The high voltage level shifter is composed of LVPMOS1 and LVPMOS2, which are low voltage PMOSs serving as latches, LVNMOS1 and LVNMOS2, which are input portions to which logic level voltages are applied, and HVPMOS1 and HVPMOS2, which are high voltage PMOSs for protecting LVNMOS1 and LVNMOS2 used at the input portions. It is. The high voltage output section includes HVPMOS3, which is a high voltage PMOS, and HVNMOS1, HVNMOS2, and HVNMOS3, which are high voltage NMOS.

데이터신호로 로우(Low)신호인 0V가 인가되면, LVNMOS1은 오프상태가 되고 LVNMOS2은 온 상태가 되므로 노드(node)1에 VH 전압이 인가되고 노드2에는 (VH-VZ )의 전압상태가 된다. 여기서, VZ는 제너다이오드의 전압이고 통상 5V이다. 이 결과 HVPMOS3은 온 상태가 되고 노드3에 VH 전압이 인가된다. 이때 로우신호인 0V가 고전압 출력부의 HVNMOS1과 HVNMOS3에 인가되어 오프상태를 유지하고 있고 HVNMOS2의 게이트부분에 VH 전압이 인가되므로 고전압 입력전압(VH)에서 고전압 NMOS의 문턱전압(VTHN)만큼 강하된 전압(VH-VTHN)이 최종 출력전압(HVout)으로 출력되게 된다. 예를 들어 VH에 180V이고 고전압 소자의 문턱전압(VTHN)이 2V이면 178V가 출력되게 된다. 데이터신호에 하이신호인 5V가 인가되면, 위의 경우의 반대가 되어 0V가 출력되게 된다.When the low signal 0V is applied to the data signal, the LVNMOS1 is turned off and the LVNMOS2 is turned on, so that the voltage of V H is applied to node 1 and the voltage of (V H -V Z ) to node 2. It becomes a state. Where V Z is the voltage of the zener diode and is usually 5V. As a result, HVPMOS3 is turned on and a V H voltage is applied to Node3. At this time, as the low signal is 0V to maintain the state is applied to the high voltage output of HVNMOS1 and HVNMOS3 off and there is a V H voltage to the gate section is because the threshold voltage (V THN) of the high voltage NMOS in the high-voltage input voltage (V H) of HVNMOS2 The dropped voltage (V H -V THN ) is output to the final output voltage (HV out ). For example, when V H is 180 V and the threshold voltage V THN of the high voltage device is 2 V, 178 V is output. When 5V, which is a high signal, is applied to the data signal, 0V is output in the opposite case to the above case.

따라서, 본 발명은 이러한 문제를 해결하기 위한 것으로, 고전압 레벨 쉬프터부와 풀업소자인 고전압 NMOS를 구비하는 고전압 출력부를 포함하여 구성됨으로써 소정의 출력전압과 동일한 입력전압과 데이터신호를 입력받아 그 데이터신호에 해당하는 고전압펄스의 출력전압을 출력하기 위한 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로에 있어서, 부쓰트래핑회로를 이용하여 고전압 NMOS만을 사용하면서 상기 고전압소자의 문턱전압의 강하를 방지할 수 있으며, 이에 따라 풀스윙(Full Swing)을 위해서 고전압 PMOS를 사용한 구조에 비해서 면적이 작게 될 수 있는 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로를 제공하는 데에 그 목적이 있다. Accordingly, the present invention has been made to solve this problem, and includes a high voltage level shifter unit and a high voltage output unit having a high voltage NMOS, which is a pull-up element, to receive an input voltage and a data signal equal to a predetermined output voltage and receive the data signal. In the high voltage output terminal circuit of the plasma display panel driving circuit for outputting the output voltage of the high voltage pulse corresponding to the voltage drop, the threshold voltage of the high voltage device can be prevented while using only the high voltage NMOS by using the bootstrapping circuit. Accordingly, an object of the present invention is to provide a high voltage output stage circuit of a plasma display panel driving circuit which can have a smaller area than a structure using a high voltage PMOS for full swing.

이러한 목적을 달성하기 위해 본 발명의 일실시예에 따른 부쓰트래핑 레벨 쉬프터 방식의 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로는, 고전압 레벨 쉬프터부와, 고전압을 출력하기 위한 풀업소자인 고전압 NMOS를 구비하는 고전압 출력부를 포함하여 구성됨으로써 소정의 출력전압과 동일한 입력전압과 데이터신호를 입력받아 그 데이터신호에 해당하는 고전압펄스의 출력전압을 출력하기 위한 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로에 있어서, 상기 고전압 출력부의 고전압 NMOS에서의 출력전압의 강하를 방지하도록 상기 입력전압을 상기 고전압 NMOS의 문턱전압만큼 높은 전압으로 승압시켜 고전압 출력부에 인가하기 위한 부쓰트래핑 고전압 레벨 쉬프터부가 상기 고전압 레벨 쉬프터부와 고전압 출력부사이에 포함되는 것을 특징으로 한다.In order to achieve the above object, the high voltage output stage circuit of the bootstrapping level shifter type plasma display panel driving circuit according to an embodiment of the present invention includes a high voltage level shifter and a high voltage NMOS, which is a pull-up device for outputting a high voltage. A high voltage output terminal circuit of a plasma display panel driving circuit for receiving an input voltage and a data signal equal to a predetermined output voltage and outputting an output voltage of a high voltage pulse corresponding to the data signal by including a high voltage output unit. A bootstrapping high voltage level shifter unit for boosting the input voltage to a voltage as high as the threshold voltage of the high voltage NMOS and applying it to a high voltage output unit to prevent the output voltage from dropping in the high voltage NMOS of the output unit is applied to the high voltage level shifter unit and the high voltage output. Busai Po It is characterized by being included.

상기 부쓰트래핑 고전압 레벨 쉬프터부는, 버퍼와 커패시터를 지니는 차지 펌프부를 사용하여 부쓰트래핑시킴으로써 고전압 출력단의 풀업소자인 고전압 NMOS의 게이트 부분에 최종 출력전압보다 문턱전압 만큼 높은 전압인 의 전압을 인가하여 고전압 출력시 문턱전압의 강하가 생기지 않고 입력전압이 출력되는 것이 가능하며, 상기 고전압 레벨 쉬프터부는, 래치를 구성하는 LVP1 및 LVP2과, 그 LVP1 및 LVP2의 게이트 전압을 클램프시켜 보호하기 위한 HVP1 및 HVP2과, 데이타라인에의 로우신호/하이신호에 의해 각각 오프 및 온상태/온 및 오프상태로 되어 상기 HVP1 및 HVP2를 개재하여 LVP1을 온/오프 상태로 하고 LVP2를 오프/온상태로 하기 위한 LVN1 및 LVN2와, 데이타라인에의 로우신호/하이신호에 의해 각각 오프/온상태 및 온/오프상태로 되는 HVN1 및 HVP3를 포함하여 구성되며, 로우신호인 때에 HVP3로부터 상기 고전압 출력부의 고전압 NMOS의 게이트에 전압을 인가하도록 구성된다.The bootstrapping high voltage level shifter unit boots-trapping the charge pump unit having a buffer and a capacitor to apply a voltage of a voltage higher than a final output voltage to a gate portion of the high voltage NMOS, which is a pull-up device of the high voltage output terminal, to output a high voltage. It is possible to output the input voltage without dropping the threshold voltage at the time, and the high voltage level shifter unit includes: LVP1 and LVP2 constituting the latch, and HVP1 and HVP2 for clamping and protecting the gate voltages of the LVP1 and LVP2; LVN1 and LVN2 for turning on / off the LVP1 and turning on / off the LVP2 via the HVP1 and HVP2 through the low / high signals to the data line, respectively. And HVN1 and HVP3 which are turned off / on and on / off by the low signal / high signal to the data line, respectively. And a voltage is applied from the HVP3 to the gate of the high voltage NMOS of the high voltage output unit at the low signal.

이러한 구성의 고전압 출력회로는 PDP 구동 IC인 스캔 구동 IC와 데이터 구동 IC 및 평판 디스플레이 구동 IC인 스캔 구동 IC와 데이터 구동 IC에 포함될 수 있다.The high voltage output circuit having such a configuration may be included in the scan driving IC and the data driving IC which are the PDP driving IC, and the scan driving IC and the data driving IC which are the flat panel display driving IC.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4은 본 발명의 일실시예에 따른 부쓰트래핑 레벨 쉬프터 방식의 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로의 블록도를 나타내고 있다. 그 고전압출력단 회로는, 종래의 기술에서 설명된 고전압 레벨 쉬프터부(110)와, 후술하는 차지 펌프부(Cpump)를 이용한 부쓰트래핑 고전압 레벨 쉬프터부(130)와, 그 부쓰트래핑 고전압 레벨 쉬프터부(130)의 전압을 입력으로 받아 버퍼링하여 출력으로 내보내는 고전압 출력단인 HVN2와 HVN3로 구성된 고전압 출력부(120)를 포함하여 구성되어 있다. 이 구조는 부쓰트래핑 고전압 레벨 쉬프터부(130)에서 HVN2의 문턱전압(VTHN) 만큼 부쓰트래핑(Bootstrapping)하는 방식이다. 부쓰트래핑 고전압 레벨 쉬프터부(130)의 출력전압인 HVN2의 게이트 부분의 스위칭 전압은 0V∼(VH + VTHN)이 된다. 이 결과 최종 출력전압은 0V∼VH까지 스위칭동작을 하므로 풀스윙(Full Swing) 동작을 하게 된다.4 is a block diagram of a high voltage output stage circuit of the plasma display panel driving circuit of the bootstrapping level shifter method according to an embodiment of the present invention. The high voltage output stage circuit includes a high voltage level shifter unit 110 described in the prior art, a bootstrapping high voltage level shifter unit 130 using a charge pump unit (Cpump) to be described later, and a bootstrapping high voltage level shifter unit ( It comprises a high voltage output unit 120 composed of HVN2 and HVN3, which is a high voltage output terminal that receives the voltage of 130) as an input and buffers the output. This structure is a bootstrapping method by the bootstrapping high voltage level shifter 130 as much as the threshold voltage (V THN ) of HVN2. Booth switching voltage at the gate of the output voltage of HVN2 of trapping high-voltage level shifter unit 130 is a 0V~ (V H + V THN). As a result, the final output voltage switches from 0V to V H , so full swing operation occurs.

도 5는 PDP 드라이버의 고전압 출력단 회로의 회로도이다. 그 동작은 다음과 같다. VH에는 출력전압이 인가되고 VREF는 레퍼런스 전압 발생부(Refernece Voltage Generator)로부터 VH-VZ의 전압이 인가된다. LVP1과 LVP2는 저전압 PMOS 소자이고 HVP1, HVP2, HVP3은 고전압 소자이다. LVN1과 LVN2는 저전압 NMOS이고, 출력단의 HVN2와 HVN3은 고전압 NMOS소자이다. 여기에 사용한 다이오드는 모두 제너 다이오드이다. 제너다이오드 D1과 D2는 래치로 사용된 LVP1과 LVP2의 게이트와 소스사이 의 전압이 5V 이상 떨어질 경우 턴온(turn on)되어 이 소자들을 보호하는 역할을 하는 역할을 한다. LVP1과 LVP2의 역할은 LVP1과 LVP2의 게이트 전압을 클램프(clamp)시켜 보호하는 역할을 한다. 데아타라인(Data)에 로우신호(0V)가 인가되면, LVN1은 오프상태가 되고 인버터를 통한 LVN2는 온 상태가 된다. 이 결과 래치단의 LVP1은 온 상태가 되고 LVP2는 오프상태가 되어 노드 2의 전압은 (VH-VZ(5V))의 전압으로 되고 HVP3은 온 상태가 된다. 이때 노드 3의 전압은 HVN2의 VTHN 만큼 전압 강하가 생긴 (VH-VTHN) 전압이 유지되고 Charge pump 부분으로부터 일정양의 전하가 공급되어 ΔVB만큼 부쓰트래핑되며 노드 3의 전압은 (VH - VTHN+ΔV B)로 된다. ΔVB는 ΔVB = VZ·CB/(CB + CIN )에 의해 구해진다.5 is a circuit diagram of a high voltage output stage circuit of the PDP driver. The operation is as follows. V H is applied to the output voltage, and V REF is applied to the voltage V H -V Z from the reference voltage generation section (Refernece Voltage Generator). LVP1 and LVP2 are low voltage PMOS devices, while HVP1, HVP2 and HVP3 are high voltage devices. LVN1 and LVN2 are low voltage NMOS, and HVN2 and HVN3 at the output stage are high voltage NMOS devices. The diodes used here are all Zener diodes. Zener diodes D1 and D2 serve to protect these devices by turning on when the voltage between the gate and source of LVP1 and LVP2 used as a latch drops more than 5V. The role of LVP1 and LVP2 is to clamp and protect the gate voltages of LVP1 and LVP2. When the low signal (0V) is applied to the data line (Data), LVN1 is turned off and LVN2 through the inverter is turned on. As a result, LVP1 of the latch stage is turned on, LVP2 is turned off, and the voltage of node 2 is turned to (V H -V Z (5V)) and HVP3 is turned on. At this time, the voltage of node 3 is maintained as the voltage drop (V H -V THN ) of V THN of HVN2, and a certain amount of charge is supplied from the charge pump part to bootstrap by ΔV B, and the voltage of node 3 is (V H -V THN + ΔV B ). ΔV B is obtained by ΔV B = V Z · C B / (C B + C IN ).

여기서 CB는 차지 펌프부(Cpump)의 커패시터, CIN은 HVP3의 입력 커패시턴스이고, VZ는 제너다이오드의 양단 전압이다. 설계시 ΔVB는 2VTHN의 전압으로 하였다. 이 경우 HVN1과 HVN2는 오프 상태가 되고 HVN2는 온 상태를 유지하고 HVN3은 오프상태를 유지하므로 HVout에 고전압이 출력된다. HVN2의 게이트에 VH + VTHN의 전압이 인가되므로 HVout의 고전압 출력 레벨은 HVN2의 문턱전압 강하가 생기지 않은 VH가 출력되게 된다.Where C B is the capacitor of the charge pump (Cpump), C IN is the input capacitance of HVP3, V Z is the voltage across the zener diode. In design, ΔV B is It was set as the voltage of 2V THN . In this case, HVN1 and HVN2 are turned off, HVN2 remains on and HVN3 is off, so a high voltage is output to HVout. Since the voltage of V H + V THN is applied to the gate of HVN2, the high voltage output level of HVout outputs V H without generating the threshold voltage drop of HVN2.

한편, 데이타라인(Data)에 하이신호가 인가되면 이와 반대로 동작하여 Hvout에 0V가 출력된다. On the other hand, when a high signal is applied to the data line Data, the operation is reversed and 0V is output to Hvout.                     

이에 따라, 본 발명에서는 고전압 출력단에 고전압 출력단의 풀업소자로 고전압 NMOS를 사용하면서도 출력전압으로 고전압 NMOS의 문턱전압 만큼 강하가 생기지 않고 고전압 인가전압인 입력전압(VH)이 그대로 출력될 수 있게 된다. 또한, 그 고전압 출력단은 고전압 NMOS로 이루어져 있으므로 풀스윙(Full Swing)을 위해서 고전압 PMOS를 사용한 구조에 비해서 면적을 작게 차지하는 장점이 있다.Accordingly, in the present invention, while using the high voltage NMOS as a pull-up device of the high voltage output terminal at the high voltage output terminal, the input voltage V H , which is the high voltage applied voltage, can be output as it is without a drop as the threshold voltage of the high voltage NMOS as the output voltage. . In addition, since the high voltage output stage is composed of high voltage NMOS, it has an advantage of occupying a small area as compared with a structure using high voltage PMOS for full swing.

이와 같은 구성의 본 발명은 PDP 구동 IC인 스캔 구동 IC와 데이터 구동 IC에 사용될 수 있으며, 나아가, 다른 평판 디스플레이체의 구동 IC와 데이터 구동 IC에 채용될 수 있다.The present invention having such a configuration can be used for scan drive ICs and data drive ICs, which are PDP drive ICs, and can also be employed for drive ICs and data drive ICs of other flat panel display bodies.

도 6a 및 도 6b에는 VH에 180V를 인가한 후 PDP 구동회로의 고전압 출력단 회로의 HSPICE 시뮬레이션 결과를 나타낸다. 도 6a는 본 발명의 고전압 출력단 회로와 기존의 고전압 출력단 회로의 출력전압(HVout)을 나타내고 있는 바, 본 발명의 구성에서는 180V 풀스윙을 하지만, 종래의 것에서는 178V로, 풀스윙을 하지 못함을 알 수 있다. 도 6b는 고전압 출력단의 노드 3의 전압을 나타내고 있다. 노드 3에서 본 발명의 것은 182V로 부쓰트래핑되지만, 종래의 것에서는 179V를 나타내고 있다.6A and 6B show HSPICE simulation results of a high voltage output terminal circuit of the PDP driving circuit after applying 180V to VH. Figure 6a shows the output voltage (HV out ) of the high voltage output stage circuit and the existing high voltage output stage circuit of the present invention, 180V full swing in the configuration of the present invention, but 178V in the conventional one, can not be full swing It can be seen. 6B shows the voltage at node 3 of the high voltage output stage. The node of the present invention at node 3 is boot trapped at 182V, while the conventional one represents 179V.

이상에서 설명한 본 발명의 실시예에 따른 부쓰트래핑 레벨 쉬프터 방식의 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로의 구성과 작용에 의하면, 부쓰트래핑회로를 이용하여 고전압 NMOS만을 사용하면서 상기 고전압소자의 문턱전압의 강하를 방지할 수 있으며, 이에 따라 풀스윙를 위해서 고전압 PMOS를 사용한 구조에 비해서 면적이 작게 될 수 있는 등의 효과가 있다.According to the configuration and operation of the high voltage output terminal circuit of the bootstrapping level shifter type plasma display panel driving circuit according to the embodiment of the present invention described above, the threshold voltage of the high voltage device The drop can be prevented, and thus the area can be reduced compared to the structure using the high voltage PMOS for the full swing.

Claims (4)

고전압 레벨 쉬프터부(110)와, 고전압을 출력하기 위한 풀업소자인 고전압 NMOS를 구비하는 고전압 출력부(120)를 포함하여 구성됨으로써 소정의 출력전압(HVout)과 동일한 입력전압(VH)과 데이터신호를 입력받아 그 데이터신호에 해당하는 고전압펄스의 출력전압(HVout)을 출력하기 위한 플라즈마 디스플레이 패널의 구동회로의 고전압 출력단 회로에 있어서, It comprises a high voltage level shifter 110 and a high voltage output unit 120 having a high voltage NMOS that is a pull-up device for outputting a high voltage, the input voltage (VH) and the data signal equal to the predetermined output voltage (HVout) In the high-voltage output terminal circuit of the driving circuit of the plasma display panel for receiving a and outputting the output voltage (HVout) of the high voltage pulse corresponding to the data signal, 상기 고전압 출력부(120)의 고전압 NMOS에서의 출력전압(HVout)의 강하를 방지하도록 상기 입력전압(VH)을 상기 고전압 NMOS의 문턱전압(VTHN)만큼 높은 전압(VH+VTHN)으로 승압시켜 고전압 출력부(120)에 인가하기 위한 부쓰트래핑 고전압 레벨 쉬프터부(130)가 상기 고전압 레벨 쉬프터부(110)와 고전압 출력부(120)사이에 포함되고,In order to prevent the output voltage HVout of the high voltage NMOS of the high voltage output unit 120 from dropping, the input voltage VH is boosted to a voltage VH + VTHN that is as high as the threshold voltage VTHN of the high voltage NMOS. A bootstrapping high voltage level shifter 130 for applying to the output 120 is included between the high voltage level shifter 110 and the high voltage output 120. 상기 부스트래핑 고전압 레벨 쉬프터부가 버퍼와 커패시터를 지니는 차지 펌프부를 사용하는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로.And a charge pump unit having a buffer and a capacitor, wherein the boosting high voltage level shifter unit uses a charge pump unit. 삭제delete 삭제delete 제1항에 있어서, 상기 부쓰트래핑 고전압 레벨 쉬프터부(130)가 플라즈마 디스플레이 패널의 구동회로인 스캔 구동회로와 데이터 구동회로 및 서스테인 구동회로 중 적어도 하나에 포함되는 것을 특징으로 하는 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로.The plasma display panel driving circuit of claim 1, wherein the bootstrapping high voltage level shifter 130 is included in at least one of a scan driving circuit, a data driving circuit, and a sustain driving circuit which are driving circuits of the plasma display panel. High voltage output stage circuit.
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