KR100782403B1 - Method for manufacturing circuit board - Google Patents
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Abstract
Description
도 1은 본 발명의 바람직한 일 실시예에 따른 전사캐리어에 도전성 양각패턴을 형성하는 방법을 나타낸 흐름도.1 is a flowchart illustrating a method of forming a conductive relief pattern on a transfer carrier according to an exemplary embodiment of the present invention.
도 2는 본 발명의 바람직한 일 실시예에 따른 회로기판 제조방법을 나타낸 흐름도.2 is a flow chart showing a circuit board manufacturing method according to an embodiment of the present invention.
도 3은 본 발명의 바람직한 다른 실시예에 따른 회로기판 제조방법을 나타낸 흐름도.Figure 3 is a flow chart showing a circuit board manufacturing method according to another embodiment of the present invention.
도 4는 본 발명의 바람직한 일 실시예에 따른 회로기판 제조방법을 나타낸 순서도.Figure 4 is a flow chart showing a circuit board manufacturing method according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
12 : 감광성 필름 14 : 시드 레이어12
16 : 전사캐리어 18 : 제1 포토레지스트16: transfer carrier 18: first photoresist
20 : 도전성 재료 22 : 제2 포토레지스트20: conductive material 22: second photoresist
19 : 제1 음각패턴 23 : 제2 음각패턴19: first intaglio pattern 23: second intaglio pattern
24 : 도전성 양각패턴 26 : 절연기판24: conductive embossed pattern 26: insulating substrate
28 : 에칭레지스트 30 : 가압캐리어28: etching resist 30: pressurized carrier
32 : 회로패턴 34 : 공동부32: circuit pattern 34: cavity
본 발명은 회로기판 제조방법에 관한 것이다.The present invention relates to a circuit board manufacturing method.
최근 전자제품의 경박단소화, 고성능화 경향에 따라 패키지 기술 또한 미세회로패턴화, 소형화, 고성능화, 고집적화가 요구되고 있다. 따라서, 반도체 메모리 분야에서 이러한 경향이 반영되어 고속의 DRAM 등의 패키지로서 BOC(Board On Chip)구조에 의한 패키지가 알려져 있다. 또한, 패키지의 박형화를 위해 전자소자를 기판 내에 실장하여 패키지의 전체적인 두께를 감소할 수 있는 임베디드(imbedded) 구조의 패키지의 기술이 알려지고 있다.Recently, the package technology is also required to fine pattern, miniaturization, high performance, high integration, according to the trend of light and short and high performance of electronic products. Accordingly, such a trend is reflected in the semiconductor memory field, and a package having a board on chip (BOC) structure is known as a package of a high speed DRAM or the like. In addition, the technology of the package of the embedded (embedded) structure that can reduce the overall thickness of the package by mounting the electronic device in the substrate for thinning the package is known.
이러한 패키지의 미세회로패턴화, 박형화, 고집적화, 고성능화의 요구에 따라 BOC 패키지 또는 임베디드 구조의 패키지에 사용되는 기판에서도 미세회로패턴화, 박형화, 고집적화가 요구되고 있고, 이와 더불어 기판제작의 비용절감이 요구된다.In accordance with the demand for fine circuit patterning, thinning, high integration, and high performance of such packages, fine circuit patterning, thinning, and high integration are also required for substrates used in BOC packages or embedded structure packages. Required.
종래의 기술에 따른 BOC 패키지 또는 임베디드 구조의 패키지에 사용되는 기판 제작은 포토리소그래피(Photolithography)법에 의해 회로를 형성하고, BOC 패키지에서 반도체 메모리 소자와 기판 간의 연결을 위한 슬롯이 형성되는 공동부나, 임베디드 구조의 패키지의 전자소자 실장을 위한 공동부는 펀칭(Punching) 이나 라 우터(Router) 공정으로 형성하였다.Substrate fabrication used in a BOC package or an embedded structure package according to the prior art forms a circuit by photolithography, a cavity in which a slot for connecting a semiconductor memory device and a substrate is formed in a BOC package, The cavity for mounting the electronics in the package of the embedded structure was formed by a punching or router process.
지금까지 널리 사용되고 있는 미세회로패턴의 제작기술인 포토리소그래피(photolithography)법은 포토레지스트 박막이 입혀진 기판 위에 패턴을 형성시키는 방법이다. 그러나 이때 형성되는 패턴의 크기는 광학적 회절현상에 의해 제한을 받게 되며 분해능은 거의 사용 광선의 파장에 비례한다. 따라서, 반도체 소자의 집적도가 높아질수록 미세패턴을 형성하기 위해 파장이 짧은 노광기술이 요구되는데, 이러한 방법은 포토레지스트 패턴의 CD(critical dimension)의 불균일을 초래하여 포토레지스트 패턴을 마스크(mask)로 하여 패터닝되어 형성되는 회로패턴이 처음에 원하던 형태와 다른 형태로 형성되며, 공정 중에 발생하는 불순물과 포토레지스트가 반응하여 포트레지스트가 침식되어 포토레지스트 패턴이 변하는 문제점이 있다. 또한, 상기 방법에 따라 형성되는 회로패턴은 절연기판의 상부에 노출되어 있어 기판의 전체적인 높이가 높고, 회로패턴과 절연기판의 접합 부분에 언더 컷(under cut)이 발생하여 회로가 절연기판으로부터 박리되는 문제점이 있다.Photolithography, a technique for producing microcircuit patterns widely used until now, is a method of forming a pattern on a substrate coated with a photoresist thin film. However, the size of the formed pattern is limited by the optical diffraction phenomenon and the resolution is almost proportional to the wavelength of the light used. Therefore, as the degree of integration of semiconductor devices increases, shorter wavelength exposure techniques are required in order to form fine patterns. This method causes non-uniformity of the CD (critical dimension) of the photoresist pattern, thereby making the photoresist pattern a mask. The circuit pattern formed by patterning is formed in a different form from the one originally desired. There is a problem in that the photoresist pattern is changed by erosion of the photoresist due to reaction of impurities and photoresist generated during the process. In addition, the circuit pattern formed according to the above method is exposed on the upper portion of the insulating substrate so that the overall height of the substrate is high, and an under cut occurs at the junction portion of the circuit pattern and the insulating substrate so that the circuit is separated from the insulating substrate. There is a problem.
또한, 종래 기술에 따른 BOC 패키지 또는 임베디드 구조의 패키지에 사용되는 공동부를 가진 기판 제작방법은 공동부의 가공을 위한 기존의 펀칭 공정 이나 라우터 공정의 비용이 고가이고, 공동부 가공 중 기판의 깨짐 현상이 발생하여 기판에 많은 불량을 야기하는 문제점이 있었다.In addition, the method of manufacturing a substrate having a cavity used in a BOC package or an embedded structure package according to the prior art has a high cost of a conventional punching process or a router process for processing the cavity, and breakage of the substrate during cavity processing. There was a problem that caused a lot of defects in the substrate.
본 발명은 기판 상에 고밀도의 미세회로패턴 제작이 용이하고, 회로패턴이 기판에 내장되어 기판의 전체적인 두께를 감소할 수 있는 회로기판 제조방법을 제공하는 것이다. The present invention is to provide a circuit board manufacturing method that can easily manufacture a high-density microcircuit pattern on the substrate, the circuit pattern is embedded in the substrate can reduce the overall thickness of the substrate.
또한, 본 발명은 에칭 공정으로 기판에 형성되는 공동부를 제작하여 공동부의가공정밀도가 높은 회로기판 제조방법을 제공하는 것이다.In addition, the present invention is to provide a circuit board manufacturing method having a high process density of the cavity by manufacturing the cavity formed on the substrate by the etching process.
본 발명의 일 측면에 따르면, 회로패턴과 공동부를 가지는 회로기판을 제조하는 방법으로서, (a) 전사캐리어에 회로패턴 및 공동부에 상응하는 도전성 양각패턴을 형성하는 단계, (b) 도전성 양각패턴이 형성된 전사캐리어의 일면과 절연기판의 일면이 대향하도록 압착하여 도전성 양각패턴을 절연기판에 전사하는 단계 및 (c) 절연기판에 전사된 공동부에 상응하는 도전성 양각패턴을 제거하는 단계를 포함하는 회로기판 제조방법이 제공된다. 단계 (c)이후에, 절연기판을 평탄화하는 단계를 더 포함할 수 있다.According to an aspect of the present invention, a method of manufacturing a circuit board having a circuit pattern and a cavity, comprising the steps of: (a) forming a conductive embossed pattern corresponding to the circuit pattern and the cavity on the transfer carrier, (b) a conductive embossed pattern Compressing one surface of the formed transfer carrier and one surface of the insulating substrate to face each other to transfer the conductive embossed pattern to the insulating substrate, and (c) removing the conductive embossed pattern corresponding to the cavity transferred to the insulating substrate. A circuit board manufacturing method is provided. After step (c), the method may further include planarizing the insulating substrate.
절연기판은 열가소성 수지 및 유리 에폭시 수지 중 적어도 어느 하나를 포함하며, 단계 (b)는 절연기판이 연화 상태에서 수행된다.The insulating substrate comprises at least one of a thermoplastic resin and a glass epoxy resin, and step (b) is performed while the insulating substrate is softened.
단계 (a)는, (a1) 전사캐리어에 선택적으로 제1 포토레지스트를 형성하여 회로패턴 및 공동부에 상응하는 제1 음각패턴을 형성하는 단계, (a2) 제1 음각패턴에 도전성 재료를 충진하는 단계, (a3) 제1 포토레지스트를 제거하는 단계, (a4) 제1 포토레지스트가 제거된 전사캐리어의 일면에 선택적으로 제2 포토레지스트를 형성하여 공동부에 상응하는 제2 음각패턴을 형성하는 단계, (a5) 제2 음각패턴에 도전 성 재료를 충진하는 단계 및 (a6) 제2 포토레지스트를 제거하는 단계를 포함할 수 있다.Step (a) comprises: (a1) selectively forming a first photoresist on the transfer carrier to form a first intaglio pattern corresponding to the circuit pattern and the cavity, (a2) filling a conductive material in the first intaglio pattern (A3) removing the first photoresist, and (a4) selectively forming a second photoresist on one surface of the transfer carrier from which the first photoresist has been removed to form a second negative pattern corresponding to the cavity. And (a5) filling the conductive material in the second intaglio pattern, and (a6) removing the second photoresist.
단계 (a2)는, 전해도금을 함으로써 수행될 수 있고, 단계 (a5)는, 전해도금을 함으로써 수행될 수 있다.Step (a2) may be performed by electroplating, and step (a5) may be performed by electroplating.
단계 (b)는, 절연기판의 타면에 가압캐리어를 두고, 전사캐리어와 가압캐리어를 압착함으로써 수행될 수 있다.Step (b) may be performed by pressing the transfer carrier and the press carrier by placing the press carrier on the other surface of the insulating substrate.
단계 (c)는, (c1) 절연기판에 선택적으로 에칭레지스트를 형성하여 공동부에 상응하는 음각패턴을 형성하는 단계, (c2) 공동부에 상응하는 음각패턴 부분을 에칭하는 단계 및 (c3) 에칭레지스트를 제거하는 단계를 포함할 수 있다.Step (c) includes (c1) selectively forming an etching resist on the insulating substrate to form an intaglio pattern corresponding to the cavity, (c2) etching the intaglio pattern portion corresponding to the cavity and (c3) And removing the etching resist.
전술한 것 외의 다른 측면, 특징, 잇점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.Other aspects, features, and advantages other than those described above will become apparent from the following drawings, claims, and detailed description of the invention.
이하, 본 발명에 따른 회로기판 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, a preferred embodiment of a circuit board manufacturing method according to the present invention will be described in detail with reference to the accompanying drawings, in the following description with reference to the accompanying drawings, the same or corresponding components are given the same reference numerals and Duplicate explanations will be omitted.
도 1은 본 발명의 바람직한 일 실시예에 따른 전사캐리어에 도전성 양각패턴을 형성하는 방법을 나타낸 흐름도이다. 도 1를 참조하면, 감광성 필름(12), 시드 레이어(14), 전사캐리어(16), 제1 포토레지스트(18), 도전성 재료(20), 제2 포토레지스트(22), 제1 음각패턴(19), 제2 음각패턴(23), 도전성 양각패턴(24)이 도시되 어 있다.1 is a flowchart illustrating a method of forming a conductive relief pattern on a transfer carrier according to an exemplary embodiment of the present invention. Referring to FIG. 1, the
본 실시예에 있어서 도전성 양각패턴(24)이라 함은, 절연기판에 형성하고자 하는 회로패턴 및 이후 에칭공정에 의해 제거될 공동부에 상응하여 전사캐리어(16) 상에 양각으로 형성되는 도전성 재료(20)를 의미한다.In this embodiment, the conductive embossed
전사캐리어(16)에 도전성 양각패턴(24)을 형성하는 방법은, 전사캐리어(16)에 선택적으로 제1 포토레지스트(18)를 형성하여 회로패턴 및 공동부에 상응하는 제1 음각패턴(19)을 형성하고, 제1 음각패턴(19)에 도전성 재료(20)를 충진한 후, 제1 포토레지스트(18)를 제거한다. 이러한 공정을 통해 1차적으로 회로패턴 및 공동부에 상응하는 도전성의 양각패턴이 형성되나, 공동부는 기판의 전체두께를 관통하여 형성되므로, 공동부에 상응하는 도전성의 양각패턴에 도전성 재료(20)를 더 메워 공동부에 상응하는 도전성의 양각패턴이 절연기판의 전체두께와 같거나 혹은 절연기판의 두께 보다 좀더 크게 형성해야 할 필요가 있다. 따라서, 제1 포토레지스트(18)를 제거한 후, 제1 포토레지스트(18)가 제거된 전사캐리어(16)의 일면에 선택적으로 제2 포토레지스트(22)를 형성하여 공동부에 상응하는 제2 음각패턴(23)을 형성하고, 제2 음각패턴(23)에 도전성 재료(20)를 충진한 후, 제2 포토레지스트(22)를 제거한다. 이와 같이 함으로써, 회로패턴 및 공동부에 상응하는 도전성 양각패턴(24)을 형성할 수 있다. 이때 공동부에 상응하는 도전성의 양각패턴은 절연기판의 두께와 동일하거나 좀더 크게 형성하도록 한다. In the method of forming the
도전성 양각패턴(24)을 형성하는 방법을 좀더 자세히 살펴보면, 전사캐리어(16)의 일면에 감광성 재료를 도포하고(도 1의 (a)), 회로패턴 및 공동부에 상응 하게 포토마스크를 제작한 후 이를 감광성 재료가 도포된 전사캐리어(16)에 적층한 후 자외선에 노광한다. 노광 후에 감광성 재료의 비경화 부분을 현상액으로 현상하여 전사캐리어(16)의 일면에 회로패턴 및 공동부에 대응되는 제1 음각패턴(19)을 형성한다(도 1의 (b)).Looking at the method of forming the conductive embossed
본 실시예에 있어서는 감광성 재료로써 감광성 필름(12)(예를 들면, 감광성 필름(12)으로는 드라이 필름을 사용할 수 있다.)을 사용하여 전사캐리어(16)에 적층하고, 이를 아트워크 필름 등의 포토마스크를 사용하여 선택적으로 노광, 현상하여 회로패턴 및 공동부에 상응하는 제1 음각패턴(19)을 형성한다. 한편, 액상의 감광성 재료를 전사캐리어(16)에 코팅하여 감광성 필름(12)층을 형성하는 것도 가능하다.In this embodiment, the photosensitive film 12 (for example, a dry film can be used as the photosensitive film 12) is used as the photosensitive material, and is laminated on the
전사캐리어(16)의 일면에 적층된 감광성 필름(12)을 선택적으로 노광, 현상하면 전사캐리어(16) 상에는 포토마스크에 의해 노광이 되지 않은 비경화 감광성 필름(12)이 제거되고, 노광에 의해 경화된 감광성 필름(12)은 남아 있게 되어 회로패턴 및 공동부에 상응하는 제1 음각패턴(19)을 형성할 수 있다. 이 때 경화된 감광성 필름이 제1 포토레지스트(18)가 된다.When the
전사캐리어(16)에 제1 음각패턴(19)이 형성되면, 제1 음각패턴(19)에 도전성 재료(20)를 충진한다. 제1 음각패턴(19)에 도전성 재료(20)를 충진하는 방법으로는 무전해 및/또는 전해 도금으로 도금하는 방법, 도전성 페이스트를 충전하는 방법, 잉크젯 프린팅으로 도전성 잉크를 충전하는 방법, 도전성 폴리머를 중합시켜 충전하는 방법 등 당업자에게 자명한 방법이 사용될 수 있다. 제1 음각패턴(19)에 충진 되는 도전성 재료(20)로는 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr) 등 당업자에 자명한 도전성 물질이 사용될 수 있다.When the
본 실시예에 있어서는 전사캐리어(16)의 도전성 양각패턴(24)이 형성되는 면에는 시드 레이어(14)(seed layer)를 형성하여, 이를 전극으로 전해도금을 수행하여 제1 음각패턴(19)에 도전성 재료(20)를 충진한다. 전사캐리어(16)가 금속판인 경우에는 바로 전해도금을 실시할 수 있다.In the present exemplary embodiment, a
한편, 전사캐리어(16)가 금속판이 아닌 수지 등으로 이루어진 경우에는 먼저 무전해 도금을 실시하여 시드 레이어(14)를 형성한 후 이를 전극으로 전해도금을 수행하여 제1 음각패턴(19)에 도전성 재료(20)를 충진하는 것도 가능하다(도 1의 (c) 참조).On the other hand, when the
제1 음각패턴(19)에 도전성 재료(20)가 충진되면, 제1 포토레지스트(18)를 제거하여 1차적으로 회로패턴 및 공동부에 상응하는 도전성의 양각패턴을 형성한다(도 1의 (d)참조).When the
상술한 바와 같이 공동부에 상응하는 도전성 양각패턴(24)은 절연기판의 두께와 동일하거나 절연기판의 두께보다 좀더 크게 형성되어야 하므로, 제1 포토레지스트(18)가 제거된 전사캐리어(16)의 일면에 다시 감광성 재료를 도포하고(도 1의 (e)), 공동부에 상응하게 포토마스크를 제작한 후 이를 감광성 재료가 도포된 전사캐리어(16)에 적층한 후 자외선에 노광한다. 노광 후에 감광성 재료의 비경화 부분을 현상액으로 현상하여 전사캐리어(16)의 일면에 공동부에 대응되는 제2 음각패턴(23)을 형성한다(도 1의 (f)). 이 경우에는 공동부에 상응하는 위치에만 제2 음 각패턴(23)을 형성하게 된다. 본 실시예에 있어서는 감광성 재료로써 감광성 필름(12)(예를 들면, 감광성 필름(12)으로는 드라이 필름을 사용할 수 있다.)을 사용하여 전사캐리어(16)에 적층하고, 이를 아트워크 필름 등의 포토마스크를 사용하여 선택적으로 노광, 현상하여 공동부(34)에 상응하는 제2 음각패턴(23)을 형성한다. 이 때 노광에 의해 경화된 감광성 재료가 제2 포토레지스트(22)를 이루게 한다. 한편, 액상의 감광성 재료를 전사캐리어(16)에 코팅하여 감광성 필름(12)층을 형성하는 것도 가능하다.As described above, the conductive
전사캐리어(16)에 제2 음각패턴(23)이 형성되면, 공동부에 상응하는 제2 음각패턴(23)에 다시 도전성 재료(20)를 충진하여 공동부에 상응하는 도전성 양각패턴(24)의 높이를 기판의 두께와 동일하거나 기판의 두께보다 좀더 크게 형성하도록 한다. When the second intaglio pattern 23 is formed on the
제2 음각패턴(23)에 도전성 재료(20)를 충진하는 방법은 상술한 바와 같이 다양한 방식으로 가능하나 본 실시예에서는 기 형성된 도전성 재료(20)를 전극으로 전해도금을 수행하여 제2 음각패턴(23)에 도전성 재료(20)를 충진한다(도 1의 (g)참조).The method of filling the second intaglio pattern 23 with the
이후 제2 포토레지스트(22)를 제거하면 캐리어에 회로패턴 및 공동부에 상응하는 도전성 양각패턴(24)이 형성된다(도 1의 (h)참조).Subsequently, when the
도 2는 본 발명의 바람직한 일 실시예에 따른 회로기판 제조방법을 나타낸 흐름도이다. 도 2를 참조하면, 시드 레이어(14), 전사캐리어(16), 도전성 양각패턴(24), 절연기판(26), 에칭레지스트(28)가 도시되어 있다.2 is a flowchart illustrating a circuit board manufacturing method according to an exemplary embodiment of the present invention. Referring to FIG. 2, the
상술한 바에 따라, 전사캐리어(16)의 일면에 도전성 양각패턴(24)이 형성되면, 도전성 양각패턴(24)을 절연기판(26)에 전사하여 회로패턴(32) 및 공동부(34)를 가지는 회로기판을 제조할 수 있다. 즉, 전사캐리어(16)에 회로패턴(32) 및 공동부(34)에 상응하는 도전성 양각패턴(24)을 형성하고, 도전성 양각패턴(24)이 형성된 전사캐리어(16)의 일면과 절연기판(26)의 일면이 대향하도록 압착하여 도전성 양각패턴(24)을 절연기판(26)에 전사한다. 절연기판(26)에 전사된 회로패턴(32) 및 공동부(34)에 상응하는 도전성 양각패턴(24) 중 공동부(34)에 상응하는 도전성 양각패턴(24)을 제거하면 회로패턴(32)이 절연기판(26) 상에 함입되고, 절연기판(26)에 공동부(34)가 형성된 회로기판을 제조할 수 있다.As described above, when the
도 2를 참조하여 회로패턴(32)과 공동부(34)를 가지는 회로기판을 제조하는 방법을 살펴보면, 먼저, 전사캐리어(16)에 형성된 회로패턴(32) 및 공동부(34)에 상응하는 도전성 양각패턴(24)을 절연기판(26)에 전사하는 방법은, 도 2의 (a), (b) 및 (c)에 도시된 바와 같이 도전성 양각패턴(24)이 형성된 전사캐리어(16)의 일면과 절연기판(26)을 압착하고, 전사캐리어(16)를 분리하여 도전성 양각패턴(24)을 절연기판(26)에 전사한다.Referring to FIG. 2, a method of manufacturing a circuit board having a
절연기판(26)은 열가소성 수지 및 유리 에폭시 수지 중 적어도 어느 하나를 포함하며, 도전성 양각패턴(24)을 절연기판(26)에 전사하는 경우 절연기판(26)은 연화 상태에 있다. 즉, 열가소성 또는/및 유리 에폭시 수지의 연화 온도 이상으로 가열하여 절연기판(26)을 연화 상태로 만든 후, 전사캐리어(16)에 양각으로 형성된 도전성 양각패턴(24)을 연화 상태의 절연기판(26)에 함입되도록 한 후 전사캐리 어(16)를 분리하고 절연기판(26)이 경화되면 도전성 양각패턴(24)이 절연기판(26)에 함입된 형태가 된다.The insulating
한편, 유리 섬유에 열경화성 수지를 침투시켜 반 경화상태로 만든 프리 플레그(Prepreg)를 절연기판(26)으로 사용하는 것도 가능하다.On the other hand, it is also possible to use a prepreg made of a semi-cured state by infiltrating the thermosetting resin into the glass fiber as the insulating
다음에, 절연기판(26)에 전사된 회로패턴(32) 및 공동부(34)에 상응하는 도전성 양각패턴(24) 중 공동부(34)에 상응하는 도전성 양각패턴(24)을 제거하는 방법은, 절연기판(26)에 선택적으로 에칭레지스트(28)를 형성하여 공동부(34)에 상응하는 음각패턴을 형성하고, 공동부(34)에 상응하는 음각패턴 부분을 에칭하고, 잔류하는 에칭레지스트(28)를 제거한다. 에칭레지스트(28)는 절연기판(26)에 감광성 재료를 도포하고(도 2의 (d)), 공동부(34)에 상응하게 포토마스크를 제작한 후 이를 감광성 재료가 도포된 절연기판(26)에 적층한 후 자외선에 노광한다. 노광 후에 감광성 재료의 비경화 부분을 현상액으로 현상하여 에칭레지스트(28)을 형성한다(도 2의 (e)). 본 실시예에 있어서는 감광성 재료로써 감광성 필름(12)(예를 들면, 감광성 필름(12)으로는 드라이 필름을 사용할 수 있다.)을 사용하여 절연기판(26)에 적층하고, 이를 아트워크 필름 등의 포토마스크를 사용하여 선택적으로 노광, 현상하여 공동부(34)에 상응하는 음각패턴이 형성되도록 에칭레지스트(28)을 형성한다. 이 때 노광에 의해 경화된 감광성 재료가 에칭레지스트(28)가 된다. 한편, 액상의 감광성 재료를 절연기판(26)에 코팅하여 감광성 필름(12)층을 형성하는 것도 가능하다.Next, a method of removing the conductive
절연기판(26)에 공동부(34)에 상응하는 음각패턴이 형성되면, 절연기판(26) 에 에칭액을 도포하여, 공동부(34)에 상응하게 형성되고 절연기판(26)에 전사된 도전성 양각패턴을 제거할 수 있다. 이에 따라 절연기판(26)에 공동부(34)가 형성된다. 이 경우 공동부(34)에 상응하는 형성된 음각패턴 이외의 영역은 에칭레지스트(28)에 의해 에칭액이 도달할 수 없으므로 에칭이 이루어지지 않는다. 에칭에 의해 절연기판(26)에 공동부(34)가 형성되면 에칭레지스트(28)를 제거한다. 에칭레지스트(28)가 제거된 절연기판(26)의 일면에는 도전성 양각패턴(24)의 전사과정에 도전성 양각패턴(24)과 접착되어 이전된 시드 레이어(14)가 남게 되고, 이러한 시드 레이어(14)는 후술할 평탄화 작업을 통해 제거한다.When the intaglio pattern corresponding to the
마지막으로, 회로패턴(32) 및 공동부(34)가 형성된 절연기판(26)의 면에 평탄화 작업을 수행하면 회로패턴(32)과 공동부(34)가 형성된 회로기판을 제조할 수 있다(도 2의 (h)참조). 평작화 작업은 절연기판(26)의 일면 또는 양면을 에칭하거나 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)를 통해 이루어 진다. Finally, when the planarization operation is performed on the surface of the insulating
상술한 바에 따라 BOC 기판의 슬롯이나 임베디드 구조의 패키지의 전자소자의 내장을 위한 공동부 및 절연기판의 내부에 함입된 회로패턴(32)을 가진 회로기판을 제작할 수 있다. 상술한 전사과정에 의해 미세한 회로패턴(32)의 제작이 가능하고, 공동부(34)의 가공정밀도가 높다. 도 2의 (h)의 하단에 위치한 도면은 상술한 방법에 따라 형성된 회로패턴 및 공동부를 가진 회로기판의 평면을 도시하고 있다.As described above, a circuit board having a cavity for embedding electronic elements of a slot of a BOC board or an embedded structure package and a
도 3은 본 발명의 바람직한 다른 실시예에 따른 회로기판 제조방법을 나타낸 흐름도이다. 도 3을 참조하면, 시드 레이어(14), 전사캐리어(16), 가압캐리어(30), 도전성 양각패턴(24), 절연기판(26), 에칭레지스트(28), 회로패턴(32), 공동부(34)가 도시되어 있다.3 is a flowchart illustrating a circuit board manufacturing method according to another exemplary embodiment of the present invention. Referring to FIG. 3, the
전사캐리어(16)의 일면에 형성된 도전성 양각패턴(24)을 절연기판(26)에 전사할 경우, 절연기판(26)의 일면에는 도전성 양각패턴(24)이 형성된 전사캐리어(16)의 일면을 대향하여 배치하고, 절연기판(26)의 타면에 대향하여 가압캐리어(30)를 두어 전사캐리어(16)와 가압캐리어(30)를 압착하여 도전성 양각패턴(24)을 절연기판(26)에 전사하게 된다. 이와 같이 구성하는 이유는 가압캐리어(30)를 둠으로써 압착 시 동일한 압력으로 가압할 수 있어 회로패턴(32)의 전사의 정밀도를 높일 수 있다.When the conductive
도 3을 참조하여 회로패턴(32)과 공동부(34)를 가지는 회로기판을 제조하는 방법을 살펴보면, 도 3의 (a), (b) 및 (c)에 도시된 바와 같이 도전성 양각패턴(24)이 형성된 전사캐리어(16)의 일면과 가압캐리어(30) 사이에 절연기판(26)을 개재시켜, 전사캐리어(16)와 가압캐리어(30)를 압착시켜 도전성 양각패턴(24)이 절연기판(26)에 함입되도록 한다. 이 경우 절연기판(26)은 열가소성 수지 및 유리 에폭시 수지 중 적어도 어느 하나를 포함하며, 도전성 양각패턴(24)을 절연기판(26)에 전사하는 경우 절연기판(26)은 연화 상태에 있다. 즉, 열가소성 또는/및 유리 에폭시 수지의 연화 온도 이상으로 가열하여 절연기판(26)을 연화 상태로 만든 후, 전사캐리어(16)에 양각으로 형성된 도전성 양각패턴(24)을 연화 상태의 절연기판(26)에 함입되도록 한 후 전사캐리어(16)와 가압캐리어(30)를 분리한다. 한편, 유리 섬유에 열경화성 수지를 침투시켜 반 경화상태로 만든 프리 플레그(prepreg)를 절연기판(26)으로 사용하는 것도 가능하다.Referring to FIG. 3, a method of manufacturing a circuit board having a
다음에, 도 3의 (d), (e) 및 (f)에 도시된 바와 같이, 절연기판(26)에 전사된 회로패턴(32) 및 공동부(34)에 상응하는 도전성 양각패턴(24) 중 공동부(34)에 상응하는 도전성 양각패턴(24)을 제거한다. Next, as shown in (d), (e) and (f) of FIG. 3, the
공동부(34)에 상응하는 도전성 양각패턴(24)을 제거하기 위해 먼저 절연기판(26)의 양면에 선택적으로 에칭레지스트(28)를 형성하여 공동부(34)에 상응하는 음각패턴을 형성한다.In order to remove the conductive
절연기판(26)에 공동부(34)에 상응하는 음각패턴이 형성되면, 절연기판(26)에 에칭액을 도포하여, 공동부(34)에 상응하게 형성되고 절연기판(26)에 전사된 도전성 양각패턴(24)을 제거할 수 있다. 에칭에 의해 절연기판(26)에 공동부(34)가 형성되면 에칭레지스트(28)를 제거한다. When the intaglio pattern corresponding to the
마지막으로, 도 3의 (g) 및 (h)에 도시된 바와 같이, 에칭레지스트(28)가 제거된 절연기판(26)의 일면 또는 양면에는 도전성 양각패턴(24)의 전사과정에 도전성 양각패턴(24)에 접착되어 이전된 시드 레이어(14)가 남게 되고, 이러한 시드 레이어(14)는 평탄화 작업을 통해 제거한다.Finally, as shown in (g) and (h) of FIG. 3, one or both surfaces of the insulating
회로패턴(32) 및 공동부(34)가 형성된 절연기판(26)의 면에 평탄화 작업을 수행하면 회로패턴(32)과 공동부(34)가 형성된 회로기판을 제조할 수 있다. When the planarization operation is performed on the surface of the insulating
평작화 작업은 절연기판(26)의 일면 또는 양면을 에칭하거나 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)를 통해 이루어 진다. 도 3의 (h) 의 하단에 위치한 도면은 상술한 방법에 따라 형성된 회로패턴 및 공동부를 가진 회로기판의 평면을 도시하고 있다.Planarization is performed by etching one or both surfaces of the insulating
도 4는 본 발명의 바람직한 일 실시예에 따른 회로기판 제조방법을 나타낸 순서도이다. 도 4를 참조하면, S100 단계에서는, 전사캐리어에 회로패턴 및 공동부에 상응하는 도전성 양각패턴을 형성한다. 전사캐리어의 일면에 감광성 재료를 도포하고, 회로패턴 및 공동부에 상응하게 포토마스크를 제작한 후 이를 감광성 재료가 도포된 전사캐리어에 적층한 후 자외선에 노광한다. 노광 후에 감광성 재료의 비경화 부분을 현상액으로 현상하여 전사캐리어의 일면에 회로패턴 및 공동부에 대응되는 제1 음각패턴을 형성한다(S110). 이 때 경화된 감광성 필름이 제1 포토레지스트가 된다.4 is a flowchart illustrating a circuit board manufacturing method according to an exemplary embodiment of the present invention. Referring to FIG. 4, in step S100, a conductive relief pattern corresponding to a circuit pattern and a cavity is formed on the transfer carrier. A photosensitive material is coated on one surface of the transfer carrier, a photomask is made corresponding to the circuit pattern and the cavity, and the photomask is laminated on the transfer carrier coated with the photosensitive material and exposed to ultraviolet rays. After exposure, the uncured portion of the photosensitive material is developed with a developer to form a first intaglio pattern corresponding to the circuit pattern and the cavity on one surface of the transfer carrier (S110). At this time, the cured photosensitive film turns into a first photoresist.
전사캐리어에 제1 음각패턴이 형성되면, 제1 음각패턴에 도전성 재료를 충진한다. 제1 음각패턴에 도전성 재료를 충진하는 방법으로는 무전해 및/또는 전해 도금으로 도금하는 방법, 도전성 페이스트를 충전하는 방법, 잉크젯 프린팅으로 도전성 잉크를 충전하는 방법, 도전성 폴리머를 중합시켜 충전하는 방법 등 당업자에게 자명한 방법이 사용될 수 있다. 제1 음각패턴에 충진되는 도전성 재료(18)로는 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr) 등 당업자에 자명한 도전성 물질이 사용될 수 있다.When the first intaglio pattern is formed on the transfer carrier, a conductive material is filled in the first intaglio pattern. The method of filling the first intaglio pattern with a conductive material may include plating with electroless and / or electrolytic plating, filling with a conductive paste, filling with a conductive ink by inkjet printing, and filling with a conductive polymer. Methods apparent to those skilled in the art can be used. As the
본 실시예에 있어서는 전사캐리어의 도전성 양각패턴이 형성되는 면에는 시드레이이(seed layer)를 형성하여, 이를 전극으로 전해도금을 수행하여 제1 음각패턴에 도전성 재료를 충진한다. 전사캐리어가 금속판인 경우에는 바로 전해도금을 실시할 수 있다(S120).In the present exemplary embodiment, a seed layer is formed on a surface on which the conductive embossed pattern of the transfer carrier is formed, and electrolytic plating is performed on the electrode to fill the first intaglio pattern with a conductive material. In the case where the transfer carrier is a metal plate, electroplating may be performed immediately (S120).
제1 음각패턴에 도전성 재료가 충진되면, 제1 포토레지스트를 제거하여 1차적으로 회로패턴 및 공동부에 상응하는 도전성의 양각패턴을 형성한다(S130).When the conductive material is filled in the first intaglio pattern, the first photoresist is removed to form an electroconductive embossed pattern corresponding to the circuit pattern and the cavity primarily (S130).
상술한 바와 같이 공동부에 상응하는 도전성 양각패턴은 기판의 두께와 동일하거나 기판의 두께보다 좀더 크게 형성되어야 하므로, 제1 포토레지스트가 제거된 전사캐리어의 일면에 다시 감광성 재료를 도포하고, 공동부에 상응하게 포토마스크를 제작한 후 이를 감광성 재료가 도포된 전사캐리어에 적층한 후 자외선에 노광한다. 노광 후에 감광성 재료의 비경화 부분을 현상액으로 현상하여 전사캐리어의 일면에 공동부에 대응되는 제2 음각패턴을 형성한다(S140). As described above, since the conductive embossed pattern corresponding to the cavity must be formed to be the same as or larger than the thickness of the substrate, the photosensitive material is applied to one surface of the transfer carrier from which the first photoresist is removed, and the cavity is formed. After manufacturing a photomask corresponding to the laminated on the transfer carrier coated with the photosensitive material and exposed to ultraviolet light. After exposure, the uncured portion of the photosensitive material is developed with a developer to form a second intaglio pattern corresponding to the cavity on one surface of the transfer carrier (S140).
전사캐리어에 제2 음각패턴이 형성되면, 공동부에 상응하는 제2 음각패턴에 다시 도전성 재료를 충진하여 공동부에 상응하는 도전성 양각패턴의 높이를 기판의 두께와 동일하거나 기판의 두께보다 좀더 크게 형성하도록 한다. When the second intaglio pattern is formed on the transfer carrier, the conductive material is filled in the second intaglio pattern corresponding to the cavity again to make the height of the conductive embossed pattern corresponding to the cavity equal to or greater than the thickness of the substrate. To form.
제2 음각패턴에 도전성 재료를 충진하는 방법은 상술한 바와 같이 다양한 방식으로 가능하나 본 실시예에서는 기 형성된 도전성 재료를 전극으로 전해도금을 수행하여 제2 음각패턴에 도전성 재료를 충진한다(S150).The method of filling the second intaglio pattern with the conductive material may be performed in various ways as described above. However, in the present embodiment, the conductive material is filled in the second intaglio pattern by electroplating the previously formed conductive material with an electrode (S150). .
이후 제2 포토레지스트를 제거하면 캐리어에 회로패턴 및 공동부에 상응하는 도전성 양각패턴이 형성된다(S160).Subsequently, when the second photoresist is removed, a conductive relief pattern corresponding to the circuit pattern and the cavity is formed in the carrier (S160).
S200 단계에서는, 전사캐리어에 형성된 도전성 양각패턴을 절연기판에 전사한다. 즉, 전사캐리어에 회로패턴 및 공동부에 상응하는 도전성 양각패턴을 형성하고, 도전성 양각패턴이 형성된 전사캐리어의 일면과 절연기판의 일면이 대향하도록 압착하여 도전성 양각패턴을 절연기판에 전사한다. In step S200, the conductive embossed pattern formed on the transfer carrier is transferred to the insulating substrate. That is, a conductive embossed pattern corresponding to the circuit pattern and the cavity is formed on the transfer carrier, and one side of the transfer carrier on which the conductive embossed pattern is formed and one side of the insulating substrate are pressed to face each other to transfer the conductive embossed pattern to the insulating substrate.
S300 단계에서는, 절연기판에 전사된 회로패턴 및 공동부에 상응하는 도전성 양각패턴 중 공동부에 상응하는 도전성 양각패턴을 제거한다.In step S300, the conductive embossed pattern corresponding to the cavity is removed from the conductive pattern corresponding to the circuit pattern and the cavity transferred to the insulating substrate.
절연기판에 선택적으로 에칭레지스트를 형성하여 공동부에 상응하는 음각패턴을 한다. 에칭레지스트는 절연기판에 감광성 재료를 도포하고, 공동부에 상응하게 포토마스크를 제작한 후 이를 감광성 재료가 도포된 절연기판에 적층한 후 자외선에 노광한다. 노광 후에 감광성 재료의 비경화 부분을 현상액으로 현상하여 형성된다(S310). 절연기판에 공동부에 상응하는 음각패턴이 형성되면, 절연기판에 에칭액을 도포하여 공동부에 상응하게 형성되고, 절연기판에 전사된 도전성 양각패턴을 제거할 수 있다. 이에 따라 절연기판에 공동부를 형성할 수 있다. 이 경우 공동부에 상응하는 음각패턴이 형성된 이외의 영역은 에칭레지스트에 의해 에칭액이 도달할 수 없으므로 에칭이 이루어지지 않는다(S320). 에칭에 의해 절연기판에 공동부가 형성되면 에칭레지스트를 제거한다(S330). 에칭레지스트가 제거된 절연기판의 일면에는 도전성 양각패턴의 전사과정에 도전성 양각패턴과 접착되어 이전된 시드 레이어가 남게 되고, 이러한 시드 레이어는 후술할 평탄화 작업을 통해 제거된다.An etching resist is selectively formed on the insulating substrate to form an intaglio pattern corresponding to the cavity. The etching resist applies a photosensitive material to an insulating substrate, fabricates a photomask corresponding to the cavity, and laminates the photoresist on an insulating substrate coated with the photosensitive material, and then exposes it to ultraviolet rays. After exposure, the uncured portion of the photosensitive material is developed by using a developer (S310). When the intaglio pattern corresponding to the cavity is formed on the insulating substrate, an etching solution may be applied to the insulation substrate to form the corresponding cavity, and the conductive embossed pattern transferred to the insulation substrate may be removed. As a result, a cavity may be formed in the insulating substrate. In this case, since the etching liquid cannot reach the regions other than the intaglio pattern corresponding to the cavity, the etching is not performed (S320). When the cavity is formed in the insulating substrate by etching, the etching resist is removed (S330). On one surface of the insulating substrate from which the etching resist is removed, a seed layer adhered to the conductive embossed pattern is left in the transfer process of the conductive embossed pattern, and the seed layer is removed through a planarization operation which will be described later.
마지막으로, 회로패턴 및 공동부가 형성된 절연기판의 면에 평탄화 작업을 수행하면 회로패턴과 공동부가 형성된 회로기판을 제조할 수 있다. 평작화 작업은 절연기판의 일면 또는 양면을 에칭하거나 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)를 통해 이루어 진다. Finally, when the planarization operation is performed on the surface of the insulating substrate on which the circuit pattern and the cavity are formed, a circuit board on which the circuit pattern and the cavity are formed may be manufactured. Planarization is performed by etching one or both sides of the insulating substrate or by chemical mechanical polishing (CMP).
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 고밀도의 회로가 형성된 회로기판을 제작할 수 있고, 이와 같이 제작된 회로기판은 회로가 기판에 내부에 형성되어 있어 회로와 기판간의 접착력이 높아 회로의 박리가 적으며, 기판의 전체적인 두께를 감소할 수 있다.According to a preferred embodiment of the present invention as described above, it is possible to manufacture a circuit board having a high-density circuit, the circuit board manufactured as described above is a circuit is formed inside the substrate has a high adhesive force between the circuit and the substrate of the circuit Peeling is less and the overall thickness of the substrate can be reduced.
또한, 회로가 기판의 내부에 형성되어 있어 평탄도가 우수하고 열 방출이 용이하다. 아울러, 기판의 휨 발생이 적으며, 인접 회로 간의 ion-migration에 대한 신뢰성이 높일 수 있다.In addition, since the circuit is formed inside the substrate, the flatness is excellent and heat dissipation is easy. In addition, the warpage of the substrate is less generated, and the reliability of ion-migration between adjacent circuits can be increased.
또한, 기존의 공동부 가공 공정보다 프로세스가 간단하고 저렴하며, 공동부의 가공정밀도를 높일 수 있다. In addition, the process is simpler and cheaper than the conventional cavity machining process, and the machining precision of the cavity can be increased.
Claims (8)
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CN111326071A (en) * | 2018-12-13 | 2020-06-23 | 乐金显示有限公司 | Flexible display module and electronic device including the same |
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