KR100780777B1 - 포토마스크 결함 검사 방법 - Google Patents

포토마스크 결함 검사 방법 Download PDF

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Abstract

칩(chip) 회로 패턴 설계에 적용된 디자인 룰 별로 배열된 검사 패턴들 및 각각에 크기 및 종류 별로 프로그램(program)된 결함들의 레이아웃을 가지는 결함 기준 마스크를 제작하고, 결함 기준 마스크를 결함 검사 장치에 장착하고 결함들을 검출하여, 검출된 결함들의 종류 및 검사 패턴의 디자인 룰을 분석하여 결함 검사 장치의 결함 검출 능력을 확인한다. 확인된 결함 검출 능력에 적합한 결함 검출 능력을 요구하는 제품 마스크에 대해 결함 검사 장치를 이용하여 결함 검사하는 포토마스크 결함 검사 방법을 제시한다.
포토마스크, 결함 검사, 검출 한계

Description

포토마스크 결함 검사 방법{Method for detecting defects on photomask}
도 1은 본 발명의 실시예에 따른 포토마스크 결함 검사 방법을 설명하기 위해서 개략적으로 도시한 공정흐름도이다.
도 2 내지 도 9는 본 발명의 실시예에 따른 결함 기준 마스크를 설명하기 위해서 개략적으로 도시한 레이아웃(layout) 도면들이다.
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 포토마스크(photomask) 상에 발생된 결함을 검사하는 방법에 관한 것이다.
반도체 소자를 제조하는 과정에 마이크로 리소그래피(micro-lithography) 과정이 수행되고 있다. 마이크로 리소그래피 과정을 수행하기 위해, 웨이퍼 상에 전사하고자하는 회로 패턴의 레이아웃(layout)을 설계하고, 설계된 레이아웃을 마스크 기판 상에 구현하여 포토마스크를 제작하는 과정을 포함한다. 제작된 포토마스크를 이용하여 노광 및 현상, 식각 과정을 수행하여, 웨이퍼 상에 설계된 회로 레이아웃을 전사하고 있다.
이러한 마이크로 리소그래피 과정에서 패턴 불량을 억제하기 위해서, 우선적 으로 포토마스크 상의 결함 유무를 확인하는 과정이 수행되고 있다. 제작된 포토마스크를 결함 검사 장치를 이용하여, 형성된 마스크 패턴 상의 결함 유무를 검사하고 있다. 그런데, 반도체 소자의 종류가 다양해지고 또한 반도체 소자 별 디자인 룰(design rule)이 달리 적용되고 있어, 포토마스크의 결함 검출에 어려움이 발생되고 있다.
결함 검사 장치에서의 검사 한계 및 검사 가능한 최소 패턴 크기(pattern size)를 확인하기 힘들어, 다양한 디자인 룰로 제작된 다양한 종류의 포토마스크를 결함 검사할 때 정확한 검사 결과를 얻기가 힘들다. 결함 검사 장치는 고유의 기준 마스크(mask)를 가지고 결함 검출 능력에 대한 검증을 하고 있으나, 디자인 룰 별 정확한 검사 한계점을 확인하기가 매우 힘들다. 또한, 결함의 크기 또한 디자인 룰에 따라 매우 다양해지고 있으므로, 결함 검사 장치를 이용한 단순한 결함 검사 결과는 신뢰성을 확보하기가 점차 어려워지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 포토마스크 상에 존재할 수 있는 결함을 보다 정확하게 검사할 수 있는 포토마스크 결함 검사 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 관점은, 칩(chip) 회로 패턴 설계에 적용된 디자인 룰 별로 배열된 검사 패턴들의 레이아웃을 설정하는 단계; 상기 검사 패턴들에 각각에 크기 및 종류 별로 프로그램(program)된 결함들을 삽입하는 단계; 상기 프로그램 결함들이 삽입된 상기 검사 패턴들의 레이아웃을 가지는 결함 기준 마스크를 제작하는 단계; 상기 결함 기준 마스크를 결함 검사 장치에 장착하고 결함들을 검출하는 단계; 상기 검출된 결함들의 종류 및 검사 패턴의 디자인 룰을 분석하여 상기 결함 검사 장치의 결함 검출 능력을 확인하는 단계; 및 상기 확인된 결함 검출 능력에 적합한 결함 검출 능력을 요구하는 제품 마스크에 대해 상기 결함 검사 장치를 이용하여 결함 검사하는 단계를 포함하는 포토마스크 결함 검사 방법을 제시한다.
상기 검사 패턴들은 상기 칩 회로 패턴과 대등한 형상을 가지는 소자분리 패턴, 라인 및 스페이스 패턴, 홀 패턴, 게이트 패턴 및 비트 라인 패턴들을 포함하여 설계되는 포토마스크 결함 검사 방법을 제시한다.
상기 결함 검출 능력을 확인하는 단계는 주기적으로 수행되는 포토마스크 결함 검사 방법을 제시한다.
본 발명에 따르면, 포토마스크 상에 존재할 수 있는 결함을 보다 정확하게 검사할 수 있는 포토마스크 결함 검사 방법을 제시할 수 있다.
본 발명의 실시예에서는, 결함 검사 장치를 이용하여 제품 포토마스크를 결함 검사하기 이전에, 결함 검사 장치의 결함 검출 능력을 검사하는 과정을 수행한다. 이러한 결함 검출 능력의 검사는 결함 기준 마스크를 이용하여 수행된다. 결함 기준 마스크는, 실제 웨이퍼 상에 전사되게 제품 마스크 기판 상에 구현되는 마스크 패턴들과 대등한 형상의 검사 패턴들이 구현된 기준 마스크이다.
검사 패턴들은 실제 디자인 룰(design rule)을 적용하여 패턴 설계하고, 설 계된 패턴에 패턴 형상종류에 따라 스플릿(split)되고 또한 결함 종류에 따라 스플릿되게 프로그램(program)된 결함들을 부가한다. 프로그램 결함 및 검사 패턴들의 레이아웃을 마스크 기판 상에 구현하여 결함 기준 마스크를 제작한다. 이와 같이 제작된 결함 기준 마스크를 결함 검사 장치를 이용하여 결함 검출한다.
결함 기준 마스크에는 디자인 룰 별로 크기 및 스페이스(space) 등이 변화되게 조절된 검사 패턴들이 배열되어 있고, 이러한 검사 패턴들에 다양한 크기 및 종류의 프로그램 결함들이 부가되어 있는 상태이다. 따라서, 결함 기준 마스크에 대해 결함 검사 장치가 결함 검사를 수행한 결과는, 결국 결함 검사 장치의 결함 검출 능력치를 나타내게 된다. 이에 따라, 결함 검사 장치가 검출한 결함들 및 패턴들의 종류, 디자인 룰에 대한 정보를 고려하여, 결함 검사 장치가 검사할 수 있는 반도체 소자 제품, 디자인 룰, 및 결함 종류들에 대한 정보를 제공할 수 있다.
이에 따라, 각각의 결함 검사 장치의 결함 검출 능력에 부합되게 적절한 포토마스크를 배치하여, 포토마스크의 결함 검사를 보다 신뢰성있게 수행할 수 있다. 즉, 결함 검사 장치의 검출 능력을 검증하여 포토마스크 결함 검사를 보다 신뢰성있게 수행할 수 있다. 이에 따라, 포토마스크의 품질 관리를 위한 질적 향상을 도모할 수 있다. 또한, 포토마스크 상의 이물 또는 크롬 잔류물 등의 결함에 의해 웨이퍼 상에 결함이 유발되는 것을 억제할 수 있다.
도 1은 본 발명의 실시예에 따른 포토마스크 결함 검사 방법을 설명하기 위해서 개략적으로 도시한 공정흐름도이다. 도 2 내지 도 9는 본 발명의 실시예에 따른 결함 기준 마스크를 설명하기 위해서 개략적으로 도시한 도면들이다.
도 1을 참조하면, 본 발명의 실시예에 따른 포토마스크 결함 검사 방법은 제품 포토마스크 결함 검사를 수행하기 이전에 결함 기준 마스크를 이용하여 결함 검사 장치의 결함 검출 능력을 확인하고, 결함 검출 능력에 부합되는 결함 검사 장치를 이용하여 제품 포토마스크 결함 검사를 수행한다. 이를 위해서 먼저 결함 기준 마스크를 제작한다.
결함 기준 마스크는, 반도체 소자 제품의 다이(die) 또는 칩(chip) 영역에 적용되게 설계된 실제 회로 패턴 레이아웃(layout)과 대등한 검사 패턴들의 레이아웃을 가지게 제작된다. 먼저, 칩 회로 패턴 설계에 적용된 디자인 룰(design rule) 별로 검사 패턴들을 배열한 레이아웃을 설정한다(도 1의 110). 이때, 검사 패턴들은 실제 회로 패턴과 대등한 형상을 가지게 설계될 수 있다.
예컨대, 도 2의 결함 기준 마스크의 레이아웃(layout: 200)에 제시된 바와 같이, 칩 회로를 구성하는 패턴들인 소자분리(ISO: ISOlation) 패턴, 게이트(GAT: Gate) 패턴 또는 비트라인(BLM: Bit Line Metal) 패턴이나 매몰 콘택(BC: Buried Contact), 스토리지노드콘택(SNC: Storage Node Contact) 등과 같은 홀(hole) 패턴을 검사 패턴들로 배열한다. 이러한 검사 패턴들은 종류 별 및 디자인 룰 별로 분류되어 검사 패턴들의 그룹 영역(210)에 그룹(group)으로 배치된다.
도 2에 제시된 바와 같이 디자인 룰 별 또는 반도체 소자 제품 별로 검사 패턴들의 그룹 영역(210)들을 배열하고, 이들 그룹 영역(210) 내에 해당 검사 패턴들을 배열한다. 또한, 소자분리 패턴이나 게이트 패턴, 비트 라인 패턴과 같이 라인(line) 형태로 대표될 수 있는 정규적인 패턴(standard pattern)들의 검사 패턴 들의 그룹 영역(210)들은 정규 마스크 영역에 그룹지워 배치할 수 있다. 또한, 매몰 콘택 또는 스토리지노드콘택과 같은 홀 패턴으로 대표되는 또 다른 정규적인 패턴들의 검사 패턴들의 그룹 영역(210)들은 또 다른 정규 마스크 영역에 그룹지워 배치될 수 있다. 또한, 정형화되지 않은 라인이나 정형화되지 않은 홀로 대변되는 다른 비정규적인 패턴들은 각각 정규 마스크 영역에 배치될 수 있다.
이러한 검사 패턴들의 영역(210)은 결국 그 형상이나 디자인 룰, 또는 적용되는 반도체 소자의 종류(예컨대, 디램(DRAM) 또는 플래시(FLASH) 소자에 따라) 달리 배치될 수 있다.
도 1을 다시 참조하면, 이러한 검사 패턴들의 영역(도 1의 210)에 검사 패턴들의 레이아웃을 설계한 후, 검사 패턴에 각각에 크기 및 종류 별로 프로그램(program)된 결함들을 삽입한다(130). 프로그램 결함들은 실제 제품 포토마스크 상에서 유발될 수 있는 결함을 대표하여 프로그램된 것으로, 결함 종류 및 크기를 다양하게 마련하여 검사 패턴에 삽입한다. 예컨대, 도 3에 제시된 바와 같이 소자분리 패턴에 대한 검사 패턴의 영역(210)들의 그룹(301), 게이트 패턴에 대한 검사 영역(210)들의 그룹(303), 비트 라인 패턴에 대한 검사 패턴의 영역(210)들의 그룹(305)들은 서로 구분되게 이격되게 마스크 레이아웃(도 2의 200) 상에 배치될 수 있다.
이때, 도 4에 제시된 바와 같이, 하나의 그룹(301) 내의 검사 영역(210) 내에는 대등한 피치의 검사 패턴들이 배치될 수 있으나, 라인 및 스페이스 패턴(line & space pattern)의 경우, 검사 영역(210) 별로 패턴 스페이스(pattern space)가 증가하게 설계될 수 있다. 도 5 및 도 6에 제시된 바와 같이, 검사 영역(210) 내에 배치된 검사 패턴(211)에는 종류별 및 크기별로 스플릿(split)되어 프로그램 결함(300)들이 각각 달리 삽입된다.
검사 패턴(211)들은 속한 검사 패턴의 영역(210)에 적용된 디자인 룰을 따르며, 또한 그 종류나 형상 또한 속한 검사 패턴의 영역(210)에 적용된 종류나 형상을 따른다. 따라서, 도 1에 제시된 결함 기준 마스크(200) 상에는 다양한 제품 포토마스크들에 적용되는 실질적으로 모든 디자인 룰, 실질적으로 모든 종류의 패턴들에 대한 검사 패턴(211)들이 설계 배치된 것으로 이해될 수 있다. 또한, 이러한 검사 패턴(211)들에 실질적으로 고려될 수 있는 모든 종류 및 크기의 결함(도 6의 300)들이 프로그램된 것으로 이해될 수 있다.
한편, 도 1에 제시된 바와 같이 검사 패턴들의 영역(210)은 프로그램 결함이 삽입된 부분들과 결함이 비삽입된 부분들을 구분되게 배치하여, 실제 결함 검출을 수행할 때 프로그램된 결함이 존재하는 부분의 검사 결과와 프로그램된 결함이 존재하지 않는 부분의 검사 결과를 비교할 수 있다. 즉, 결함 검사 시 결함 발생되지 않는 칩(또는 다이)과 결함이 유발된 칩(또는 다이)을 비교하는 방식, 예컨대, 다이 투 다이(die to die) 방식으로 결함 검사가 수행되도록 유도할 수 있다. 이러한 결함 검사는 데이터베이스(database)에 저장된 기준 데이터를 이용하는 방식, 예컨대, 다이 투 데이터베이스 방식으로 수행될 수도 있다.
한편, 비정규 마스크 영역의 라인 부분이나 홀 부분은 정규화되지 않은 라인 패턴에 대한 검사 패턴들, 예컨대, 디자인 룰이 상대적으로 크게 적용되는 경우에 서의 검사 패턴들을 배치할 수 있다. 이러한 검사 패턴들에도 도 5 및 도 6에 제시된 바와 마찬가지로 결함 크기 및 종류가 다양하게 스플릿되게 검사 패턴에 결함을 프로그램한다.
한편, 도 7은 소자분리 패턴에 대한 검사 패턴(213)에 대해 다양한 종류의 결함((301)들이 프로그램된 레이아웃을 예시하고 있다. 이러한 결함(301)들은 핀홀(pin hole), 스팟(spot), 에지 연장(edge extension) 등을 대표하는 것으로 이해될 수 있다. 또한, 도 8은 매몰 콘택과 같은 콘택홀 패턴에 대한 검사 패턴(215)에 대해 다양한 종류의 결함((303)들이 프로그램된 레이아웃을 예시하고 있다. 이러한 결함(303)들은 또한 핀홀(pin hole), 스팟(spot), 에지 연장(edge extension) 등을 대표하는 것으로 이해될 수 있다. 도9는 라인 형태 패턴을 대한 검사 패턴(217)에 대해 다양한 종류의 라인 형태 결함(305), 예컨대, 핀홀, 스팟, 에지 연장, 단절(break), 브리지(bridge) 등의 결함(305)을 종류별로 프로그램하여 삽입한 레이아웃을 예시한다. 또한, 홀 패턴에 대한 검사 패턴(219)에 대해 다양한 종류의 홀 패턴 결함(307)이 프로그램된 레이아웃을 예시한다.
이와 같이 검사 패턴에 각각에 크기 및 종류 별로 프로그램(program)된 결함들을 삽입한(도 1의 130) 후, 프로그램 결함들이 삽입된 검사 패턴들의 마스크 레이아웃(도 2의 200)을 가지는 결함 기준 마스크를 제작한다(도 1의 150). 이러한 결함 기준 마스크의 제작은 제품 마스크의 제작과 마찬가지로 수행될 수 있다. 이후에, 제작된 결함 기준 마스크를 결함 검사 장치에 장착하고 결함들을 검출한다. 검출된 결함들의 종류 및 검사 패턴의 디자인 룰을 분석하여 결함 검사 장치의 결 함 검출 능력을 확인한다(도 1의 170).
결함 기준 마스크에는 디자인 룰 별로 또한 결함 종류 별로, 그리고, 회로 패턴 종류 별로 다양한 검사 패턴들 및 결함들이 프로그램되어 있으므로, 결함 검사 장치의 검출 능력에 따라 검출할 수 있는 결함 및 검사 패턴들의 정보가 얻어진다. 이에 따라, 검출되지 않은 결함의 종류 및 해당 검사 패턴의 디자인 룰을 분석하여, 해당 결함 검사 장치의 결함 검출 능력으로 설정한다. 이에 따라, 결함 검사 장치의 실제 제품에 적용되는 칩 회로 패턴에 대한 결함 검출 능력이 검출 또는 확인된다.
검출 확인된 결함 검출 능력 내에서 결함이 검출되기에 적합한 포토마스크의 종류를 선정하고, 선정된 포토마스크를 해당 결함 검사 장치에 장착하여 결함 검사를 수행한다(190). 결함 검사 장치 별로 결함 검출 능력이 확인되므로, 각각의 검출 능력에 적합한 제품 포토마스크를 장착하여 결함 검사를 수행한다. 이에 따라, 결함 검사에 의해 얻어진 검사 결과는, 결함 검사 장치의 검출 능력 범위 내에서 얻어진 결과를 반영하므로 보다 신뢰성 있는 데이터로 간주할 수 있다. 따라서, 포토마스크의 결함 검사 결과의 신뢰성을 보다 제고할 수 있다.
이에 따라, 결함의 미검출에 의해 웨이퍼 상에 포토마스크의 결함, 예컨대, 크롬(Cr) 잔류, 기타 이물 등에 의한 패턴 불량이 전사되는 것을 실질적으로 억제 또는 방지할 수 있다. 따라서, 제품 포토마스크의 품질 관리가 보다 신뢰성있게 수행될 수 있으며, 또한, 포토마스크의 질적 향상을 도모할 수 있다. 이러한 결함 검사 장치에 대한 검출 능력 확인 과정은 주기적으로 수행하여 확인함으로써, 결함 검사의 신뢰성을 보다 안정적으로 유지할 수 있다.
상술한 본 발명에 따르면, 포토마스크의 품질 관리를 위한 질적 향상을 구현할 수 있다. 또한, 보다 신뢰성있는 결함 검사가 가능하여, 포토마스크 상의 결함 검출을 보다 신뢰성있게 수행할 수 있다. 포토마스크 상의 결함에 의해 웨이퍼 상에 패턴 불량이 유발되는 것을 실질적으로 억제할 수 있다. 이에 따라, 반도체 소자의 특성 향상 및 수율 향상을 구현할 수 있다. 또한, 결함 검사 장치의 검출 능력을 주기적으로 확인함으로써, 결함 검사 장치의 유지 및 보수를 보다 안정적으로 수행할 수 있다. 또한, 결함 검사 장치의 효율적인 가동 및 관리가 가능하다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (3)

  1. 칩(chip) 회로 패턴 설계에 적용된 디자인 룰 별로 배열된 검사 패턴들의 레이아웃을 설정하는 단계;
    상기 검사 패턴들에 각각에 크기 및 종류 별로 프로그램(program)된 결함들을 삽입하는 단계;
    상기 프로그램 결함들이 삽입된 상기 검사 패턴들의 레이아웃을 가지는 결함 기준 마스크를 제작하는 단계;
    상기 결함 기준 마스크를 결함 검사 장치에 장착하고 결함들을 검출하는 단계;
    상기 검출된 결함들의 종류 및 검사 패턴의 디자인 룰을 분석하여 상기 결함 검사 장치의 결함 검출 능력을 확인하는 단계; 및
    상기 확인된 결함 검출 능력에 적합한 결함 검출 능력을 요구하는 제품 마스크에 대해 상기 결함 검사 장치를 이용하여 결함 검사하는 단계를 포함하는 포토마스크 결함 검사 방법.
  2. 제1항에 있어서,
    상기 검사 패턴들은 상기 칩 회로 패턴과 대등한 형상을 가지는 소자분리 패턴, 라인 및 스페이스 패턴, 홀 패턴, 게이트 패턴 및 비트 라인 패턴들을 포함하여 설계되는 포토마스크 결함 검사 방법.
  3. 제1항에 있어서,
    상기 결함 검출 능력을 확인하는 단계는 주기적으로 수행되는 포토마스크 결함 검사 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR20040022172A (ko) * 2002-09-05 2004-03-11 가부시끼가이샤 도시바 마스크 결함 검사 방법, 반도체 장치의 제조 방법, 마스크결함 검사 장치, 결함 영향도 맵 생성 방법 및 컴퓨터프로그램 프로덕트
JP2004077564A (ja) 2002-08-09 2004-03-11 Toshiba Corp マスク欠陥判定システム及びマスク欠陥判定方法
KR20040074311A (ko) * 2003-02-17 2004-08-25 주식회사 하이닉스반도체 리페어장치의 성능 검사용 마스크

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004077564A (ja) 2002-08-09 2004-03-11 Toshiba Corp マスク欠陥判定システム及びマスク欠陥判定方法
KR20040022172A (ko) * 2002-09-05 2004-03-11 가부시끼가이샤 도시바 마스크 결함 검사 방법, 반도체 장치의 제조 방법, 마스크결함 검사 장치, 결함 영향도 맵 생성 방법 및 컴퓨터프로그램 프로덕트
KR20040074311A (ko) * 2003-02-17 2004-08-25 주식회사 하이닉스반도체 리페어장치의 성능 검사용 마스크

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