KR100779401B1 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

A semiconductor device and a manufacturing method of the same are provided to prevent deterioration of electrical characteristics due to absence of an LDD region by including a gap between an impurity region and a gate, as a drift region. A first and second drift regions(2a,3a) are formed on source and drain regions of a substrate. A gate(6) is formed on a channel region between the source and drain regions. A first and a second spacers(7a,7b) are formed at both sides of the gate. A first and second impurity regions(2b,3b) are formed on the first and the second drift regions by using the gate and the first and second spacers as a mask. The first drift region is formed with at least a gap between the first impurity region and the gate. The first drift region is formed at a lower part of the first spacer.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method thereof}Semiconductor device and manufacturing method

도 1은 설명의 편의를 위해 N형 모스트랜지스터를 도시한 도면.1 is a diagram illustrating an N-type MOS transistor for convenience of description.

도 2a 내지 도 2f는 본 발명의 수평 확산형 모스트랜지스터를 제조하는 공정을 도시한 도면.2A to 2F illustrate a process of manufacturing a horizontal diffusion morph transistor of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1: p형 웰 영역 1: p-type well region

2a, 3a: 제1 및 제2 n형 드리프트 영역2a, 3a: first and second n-type drift regions

2b, 3b: 제1 및 제2 n형 불순물 영역2b, 3b: first and second n-type impurity regions

4a: p형 드리프트 영역 4b: p형 불순물 영역4a: p-type drift region 4b: p-type impurity region

5: 소자 분리 영역 6: 게이트5: device isolation region 6: gate

7: 스페이서7: spacer

본 발명은 반도체 소자에 관한 것으로, 특히 소자의 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a semiconductor device capable of improving the characteristics of the device and a manufacturing method thereof.

반도체 소자의 집적도 향상과 그에 따른 설계 기술이 점차로 발달하여 하나의 반도체 칩에 시스템을 구성하려는 시도가 진행되고 있다. 이와 같은 시스템의 원칩(one-chip)화는 주로 시스템의 주요 기능인 제어기, 메모리 및 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술로 발전되고 있다.Increasingly, the integration of semiconductor devices and design technologies have been gradually developed, and attempts are being made to construct a system on a single semiconductor chip. The one-chip development of such systems is being developed mainly by integrating the controller, memory and other low voltage circuits, which are the main functions of the system, into one chip.

따라서 반도체 소자에는 수십 V로 동작하는 고전압(high voltage) 트랜지스터와 수 V로 동작하는 로직 트랜지스터에 포함된다.Therefore, the semiconductor device is included in a high voltage transistor operating at several tens of volts and a logic transistor operating at several volts.

일반적으로 트랜지스터는 게이트를 형성하는 게이트 산화막은 소자의 동작에 견디어야 한다. 이에 따라, 고전압 트랜지스터는 고전압에 견뎌야 하므로 게이트 산화 막의 두께가 비교적 두껍고 로직 트랜지스터는 저 전압에 견뎌야 하므로 두께가 비교적 얇게 형성된다. In general, the gate oxide film forming the gate must withstand the operation of the device. Accordingly, since the high voltage transistor must withstand the high voltage, the gate oxide film is relatively thick and the logic transistor must withstand the low voltage, so that the thickness is relatively thin.

공정 단순화 및 생산 원가 확보를 위해 고전압 트랜지스터와 로직 트랜지스터에 동시에 게이트를 형성하기 위해 에칭을 하는 경우, 로직 트랜지스터의 게이트 산화막은 제거될 때 고전압 트랜지스터의 게이트 산화막은 두껍기 때문에 모두 제거가 되지 않고 일정 두께로 남게 된다.When etching to form the gates of the high voltage transistor and the logic transistor at the same time to simplify the process and secure the production cost, when the gate oxide of the logic transistor is removed, the gate oxide of the high voltage transistor is thick, so that not all of them are removed to a certain thickness. Will remain.

이러한 경우, 고전압 트랜지스터에 LDD 공정에 의해 이온을 주입하는 경우, 제거되지 않은 게이트 산화 막으로 인해 이온이 주입되지 않게 되어 결국 LDD 영역이 형성되지 않게 된다. LDD 영역은 단 방향(uni direction) 수평 확산형 모스(LDMOS) 트랜지스터의 소오스 영역에 형성된다. 상기 고전압 트랜지스터는 크게 양 방향(bi direction) 수평 확산형 모스(LDMOS) 트랜지스터와 단방향 수평 확산형 모스 트랜지스터로 구분된다. In such a case, when ions are implanted into the high voltage transistor by the LDD process, ions are not implanted due to the gate oxide film which is not removed, and thus, the LDD region is not formed. The LDD region is formed in the source region of a uni-direction horizontal diffusion MOS transistor. The high voltage transistors are classified into bi-directional horizontal diffusion MOS transistors and unidirectional horizontal diffusion MOS transistors.

이와 같이, LDD 영역이 형성되지 않는 경우, 게이트와 소오스 간에 LDD 영역이 존재하지 않는 갭(gap)이 존재하게 된다. 이러한 갭에 의해 채널 영역이 단절되게 되어 구동시 저항(Ron)이 증가하게 되고 이는 소자의 전류를 감소시키는 한편 전류의 변동을 유발하는 문제가 있다.As such, when the LDD region is not formed, there is a gap between the gate and the source in which the LDD region does not exist. This gap causes the channel region to be disconnected, thereby increasing the resistance (Ron) during driving, which reduces the current of the device and causes a change in the current.

본 발명은 LDD 공정 대신에 드레인의 드리프트 영역을 형성하여 저항의 증가를 억제하여 전류 감소를 방지하고 전류 변동을 최소화하여 전기적 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a semiconductor device and a method of manufacturing the same, which can improve the electrical characteristics by forming a drift region of the drain instead of the LDD process to suppress an increase in resistance to prevent a decrease in current and minimize current fluctuations. .

상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 반도체 소자의 제조 방법은, 기판상의 소오스 및 드레인 영역에 제1 및 제2 드리프트 영역을 형성하는 단계; 상기 소오스 및 드레인 영역 간의 채널 영역 상에 게이트를 형성하는 단계; 상기 게이트의 양 측면에 제1 및 제2 스페이서를 형성하는 단계; 및 상기 게이트 및 상기 제1 및 제2 스페이서를 마스크로 하여 상기 제1 및 제2 드리프트 영역에 제1 및 제2 불순물 영역을 형성하는 단계를 포함하고, 상기 제1 드리프트 영역은 적어도 상기 제1 불순물 영역과 상기 게이트 사이의 갭을 포함하여 형성된다.According to a first embodiment of the present invention for achieving the above object, a method of manufacturing a semiconductor device, comprising: forming first and second drift regions in source and drain regions on a substrate; Forming a gate on a channel region between the source and drain regions; Forming first and second spacers on both sides of the gate; And forming first and second impurity regions in the first and second drift regions using the gate and the first and second spacers as masks, wherein the first drift regions include at least the first impurities. And a gap between the region and the gate.

본 발명의 제2 실시예에 따르면, 반도체 소자는, 기판상에 소오스 및 드레인 영역에 형성된 제1 및 제2 드리프트 영역; 상기 소오스 및 드레인 영역 간의 채널 영역 상에 형성된 게이트; 상기 게이트의 양 측면에 형성된 제1 및 제2 스페이서; 및 상기 제1 및 제2 드리프트 영역 내에 형성된 제1 및 제2 불순물 영역을 포함하고, 상기 제1 드리프트 영역은 적어도 상기 제1 불순물 영역과 상기 게이트 사이의 갭을 포함하여 형성된다.According to a second embodiment of the present invention, a semiconductor device includes: first and second drift regions formed in source and drain regions on a substrate; A gate formed on the channel region between the source and drain regions; First and second spacers formed on both sides of the gate; And first and second impurity regions formed in the first and second drift regions, wherein the first drift regions are formed including at least a gap between the first impurity region and the gate.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 1은 본 발명에 따른 단방향 수평 확산형 모스 트랜지스터의 구조를 개략적으로 도시한 단면도이다.1 is a cross-sectional view schematically showing the structure of a unidirectional horizontal diffusion MOS transistor according to the present invention.

도 1은 설명의 편의를 위해 N형 모스트랜지스터를 도시하고 있다.1 illustrates an N-type MOS transistor for convenience of description.

도 1에 도시한 바와 같이, 기판의 저면에 저농도의 p형 웰 영역(1)이 형성되고, 그 위의 소오스 및 드레인 영역에 저농도의 제1 및 제2 n형 드리프트 영역(2a, 3a)이 형성된다. 상기 소오스 및 드레인 영역은 이들 사이의 채널 영역에 의해 소정 간격 이격되도록 형성된다. 상기 제1 및 제2 n형 드리프트 영역(2a, 3a)은 수평 방향으로 길게 형성될 수 있다. As shown in FIG. 1, a low concentration p-type well region 1 is formed on the bottom of the substrate, and low concentration first and second n-type drift regions 2a and 3a are formed in the source and drain regions thereon. Is formed. The source and drain regions are formed to be spaced apart from each other by a channel region therebetween. The first and second n-type drift regions 2a and 3a may be elongated in the horizontal direction.

상기 제1 및 제2 드리프트 영역(2a, 3a) 내에는 고농도의 제1 및 제2 n형 불순물 영역(2b, 3b)이 형성된다.High concentration first and second n-type impurity regions 2b and 3b are formed in the first and second drift regions 2a and 3a.

아울러, 상기 제1 및 제2 n형 드리프트 영역(2a, 3a)과 동일 수평면상에 상기 제1 및 제2 n형 드리프트 영역(2a, 3a)을 둘러싸도록 폐루프를 갖는 저농도의 p형 드리프트 영역(4a)이 형성된다. 따라서 p형 드리프트 영역(4a)은 제1 및 제2 n 형 드리프트 영역(2a, 3a)과 같이 분리된 것이 아니라 하나가 일체로 형성된 것으로, 상기 제1 및 제2 n형 드리프트 영역(2a, 3a)의 둘레를 따라 폐루프를 형성한다. In addition, a low concentration p-type drift region having a closed loop to surround the first and second n-type drift regions 2a and 3a on the same horizontal plane as the first and second n-type drift regions 2a and 3a. (4a) is formed. Therefore, the p-type drift region 4a is not formed like the first and second n-type drift regions 2a and 3a, but is formed as one unit, and the first and second n-type drift regions 2a and 3a are formed as one. A closed loop is formed along the perimeter.

상기 p형 드리프트 영역(4a)의 일부 영역 내에는 고농도의 p형 불순물 영역(4b)이 형성된다. 상기 p형 불순물 영역(4b)은 상기 p형 드리프트 영역(4a)의 일부 영역에만 형성된다. 상기 p형 불순물(4b)을 통해 전기적 신호가 상기 p형 드리프트 영역(4a)으로 공급된다. 이러한 p형 드리프트 영역(4a)에 공급된 전기적 신호에 의해 상기 n형 모스트랜지스터의 신호가 인접 트랜지스터에 영향을 미치는 것이 차단될 수 있다. 따라서 상기 p형 드리프트 영역(4a)은 소자 간의 절연을 위해 사용될 수 있다. A high concentration of p-type impurity region 4b is formed in a portion of the p-type drift region 4a. The p-type impurity region 4b is formed only in a portion of the p-type drift region 4a. An electrical signal is supplied to the p-type drift region 4a through the p-type impurity 4b. By the electrical signal supplied to the p-type drift region 4a, the signal of the n-type MOS transistor can be prevented from affecting the adjacent transistor. Thus, the p-type drift region 4a may be used for isolation between devices.

인접하는 소자 간을 분리하기 위해 소자 분리 영역(STI, 5)이 형성된다. 상기 소자 분리 영역(5)은 제2 n형 드리프트 영역(3a) 내의 제2 n형 불순물 영역(3b)과 후술하는 게이트(6) 사이와 제2 n형 드리프트 영역(3a)과 p형 드리프트 영역(4a) 사이에 형성될 수 있다. 상기 게이트(6)는 산화막으로 이루어진 게이트 절연막(6a)과 게이트 도전체(6b)를 포함할 수 있다. Device isolation regions STI 5 are formed to separate adjacent devices. The device isolation region 5 is formed between the second n-type impurity region 3b in the second n-type drift region 3a and the gate 6 described later, and the second n-type drift region 3a and the p-type drift region. It can be formed between (4a). The gate 6 may include a gate insulating film 6a made of an oxide film and a gate conductor 6b.

상기 게이트(6) 측면에 제1 및 제2 스페이서(7a, 7b)가 형성된다. First and second spacers 7a and 7b are formed on the side surface of the gate 6.

도 1에 도시한 바와 같이, 소오스 영역에서 제1 스페이서(7a)의 폭만큼 제1 n형 불순물 영역(2b)과 게이트(6) 사이에 갭이 존재하는데, 이러한 갭이 상기 제1 n형 드리프트 영역(2a)으로 채워지게 된다. As shown in FIG. 1, a gap exists between the first n-type impurity region 2b and the gate 6 in the source region by the width of the first spacer 7a, which is the first n-type drift. It will be filled with the area 2a.

종래에는 앞서 살펴본 바와 같은 공정상의 문제로 소오스 영역의 n형 불순물 영역과 게이트 사이의 갭에 LDD 영역이 형성되지 않았다. 이에 따라. 이러한 갭 부분이 전하의 흐름을 단절시키는 역할을 하게 되어 결국 채널 영역의 단절을 가져오게 되어 저항이 증가함에 따라 전류가 불안정하게 되어 소자의 전기적 특성이 저하되는 문제가 있었다.Conventionally, the LDD region is not formed in the gap between the gate of the n-type impurity region and the gate of the source region due to the above process problem. Accordingly. This gap portion serves to interrupt the flow of charge, which eventually leads to the disconnection of the channel region. As the resistance increases, the current becomes unstable and the electrical characteristics of the device are deteriorated.

하지만, 본 발명은 이러한 문제를 해결하는 것으로서, 소오스 영역의 제1 n형 불순물 영역(2b)과 게이트(6) 사이의 갭에 LDD 영역이 형성되지 않는 것을 대체하기 위해, 제2 n형 드리프트 영역(3b)을 형성할 때 동시에 소오스 영역의 제1 n형 불순물 영역(2b)과 게이트(6) 사이를 포함하여 제1 n형 드리프트 영역(2a)을 형성함으로써, 채널 영역이 단절되는 것을 방지하여 소자의 전기적 특성을 향상시킬 수 있다.However, the present invention solves this problem, in order to replace that the LDD region is not formed in the gap between the first n-type impurity region 2b and the gate 6 of the source region, the second n-type drift region When forming (3b), the first n-type drift region 2a is formed simultaneously between the first n-type impurity region 2b and the gate 6 of the source region, thereby preventing the channel region from being disconnected. The electrical characteristics of the device can be improved.

도 2a 내지 도 2f는 본 발명의 수평 확산형 모스트랜지스터를 제조하는 공정을 도시한 도면이다.2A to 2F illustrate a process of manufacturing a horizontal diffusion morph transistor of the present invention.

도 2a에 도시한 바와 같이, 기판상에 저농도의 p형 불순물을 주입 공정을 통해 주입하고 드라이브 인(drive in) 공정을 통해 p형 불순물을 확산시켜 기판의 저면에 p형 웰 영역(1)을 형성한다. 도 2a에 도시하지 않았지만, 인접하는 소자 영역에는 n형 불순물이 주입되어 n형 웰 영역(미도시)이 형성될 수 있다. 따라서 각 소자 영역마다 n형 웰 영역이나 p형 웰 영역(1)이 형성될 수 있다.As shown in FIG. 2A, a p-type impurity having a low concentration is implanted on a substrate through an implantation process and a p-type impurity is diffused through a drive in process to form a p-type well region 1 on the bottom of the substrate. Form. Although not shown in FIG. 2A, n-type impurities may be implanted into adjacent device regions to form n-type well regions (not shown). Therefore, an n-type well region or a p-type well region 1 may be formed in each device region.

도 2b에 도시한 바와 같이, p형 웰 영역(1)을 갖는 기판상의 소오스 및 드레인 영역에 저농도의 n형 불순물을 주입 공정을 통해 주입하고 드라이브 인 공정을 통해 확산시켜 제1 및 제2 n형 드리프트 영역(2a, 3a)을 형성한다. 이러한 확산 에 의해 상기 제1 및 제2 n형 드리프트 영역(2a, 3a)은 수평 방향으로 집중적으로 확산될 수 있는데, 이러한 구조를 갖는 모스 트랜지스터가 수평 확산형 모스트랜지스터이다. 상기 제1 및 제2 n형 드리프트 영역(2a, 3a)은 수평 방향으로 길게 형성될 수 있다. As shown in FIG. 2B, a low concentration of n-type impurities is implanted into the source and drain regions on the substrate having the p-type well region 1 through an implantation process and diffused through a drive-in process to form the first and second n-type regions. The drift regions 2a and 3a are formed. By the diffusion, the first and second n-type drift regions 2a and 3a may be intensively diffused in the horizontal direction. The MOS transistor having such a structure is a horizontal diffusion morph transistor. The first and second n-type drift regions 2a and 3a may be elongated in the horizontal direction.

도 2c에 도시한 바와 같이, 상기 제1 및 제2 n형 드리프트 영역(2a, 3a)과 동일 평면상에 저농도의 p형 불순물을 주입 공정을 통해 주입하고 드라이브 인 공정을 통해 확산시켜 p형 드리프트 영역(4a)을 형성한다. 상기 p형 드리프트 영역(4a)은 상기 제1 및 제2 n형 드리프트 영역(2a, 3a)의 둘레를 따라 형성될 수 있다.As shown in FIG. 2C, a low concentration of p-type impurities are implanted through an implantation process and diffused through a drive-in process on the same plane as the first and second n-type drift regions 2a and 3a. The region 4a is formed. The p-type drift region 4a may be formed along the circumferences of the first and second n-type drift regions 2a and 3a.

도 2d에 도시한 바와 같이, 소자 간의 분리를 위해 p형 드리프트 영역(4a) 위나 상기 p형 드리프트 영역(4a)과 상기 제2 n형 드리프트 영역(3a) 사이 그리고 상기 제2 n형 드리프트 영역(3a) 내에 소자 분리막(STI, 5)을 형성한다.As shown in FIG. 2D, a p-type drift region 4a or between the p-type drift region 4a and the second n-type drift region 3a and the second n-type drift region An isolation film STI 5 is formed in 3a).

도 2e에 도시한 바와 같이, 상기 소오스 영역과 드레인 영역 사이인 채널 영역에 대응되어 상기 채널 영역 위에 게이트(6)가 형성된다. 상기 게이트(6)는 산화막으로 이루어진 게이트 절연막(6a)과 게이트 도전체(6b)를 포함할 수 있다. As shown in FIG. 2E, a gate 6 is formed on the channel region corresponding to the channel region between the source region and the drain region. The gate 6 may include a gate insulating film 6a made of an oxide film and a gate conductor 6b.

상기 게이트(6)는 상기 제1 n형 드리프트 영역(2a)의 끝단으로부터 상기 제2 n형 드리프트 영역(3a)의 일부까지 형성된다. 따라서 상기 제2 n형 드리프트 영역(3a)의 일부 영역과 상기 게이트(6)는 중첩되도록 형성된다. 상기 게이트(6)의 양 측면에는 제1 및 제2 스페이서(7a, 7b)가 형성된다. 상기 제1 및 제2 스페이서(7a, 7b)는 게이트(6)의 두께에 따라 그 폭이 결정된다. 통상 공정의 한계로 인 해 상기 제1 및 제2 스페이서(7a, 7b)는 경사지도록 형성된다. The gate 6 is formed from an end of the first n-type drift region 2a to a part of the second n-type drift region 3a. Therefore, a portion of the second n-type drift region 3a and the gate 6 overlap each other. First and second spacers 7a and 7b are formed at both sides of the gate 6. The widths of the first and second spacers 7a and 7b are determined according to the thickness of the gate 6. Due to the limitation of the normal process, the first and second spacers 7a and 7b are formed to be inclined.

따라서 상기 게이트(6)의 일측 끝단이 상기 제1 n형 드리프트 영역(2a)의 일측 끝단과 일치하므로, 상기 게이트(6)의 측면에 형성된 제1 스페이서(7a)에 의해 상기 제1 n형 드리프트 영역(2a)은 상기 제1 스페이서(7a)의 폭만큼 중첩되게 된다.Accordingly, since one end of the gate 6 coincides with one end of the first n-type drift region 2a, the first n-type drift is caused by the first spacer 7a formed on the side surface of the gate 6. The region 2a overlaps the width of the first spacer 7a.

도 2f에 도시한 바와 같이, 상기 게이트(6) 및 제1 및 제2 스페이서(7a, 7b)를 마스크를 하여 고농도의 n형 불순물을 주입 공정을 통해 주입하여 제1 및 제2 n형 드리프트 영역(2a, 3a) 내에 제1 및 제2 n형 불순물(2b, 3b)을 형성한다.As shown in FIG. 2F, the gate 6 and the first and second spacers 7a and 7b are masked to inject a high concentration of n-type impurities through an implantation process, thereby forming first and second n-type drift regions. First and second n-type impurities 2b and 3b are formed in (2a and 3a).

상기 제1 및 제2 스페이서(7a, 7b)가 마스크 역할을 하므로, 상기 제1 및 제2 스페이서(7a, 7b)의 하부에는 상기 제1 및 제2 n형 불순물 영역(2b, 3b)이 형성되지 않는다. 따라서 상기 제1 n형 불순물 영역(2b)과 상기 게이트(6) 사이에는 이전에 형성된 상기 제1 n형 드리프트 영역(2a)이 그대로 유지된다.Since the first and second spacers 7a and 7b serve as masks, the first and second n-type impurity regions 2b and 3b are formed under the first and second spacers 7a and 7b. It doesn't work. Therefore, the first n-type drift region 2a previously formed is maintained between the first n-type impurity region 2b and the gate 6.

또한, p형 드리프트 영역(4a) 내에 고농도의 p형 불순물을 주입 공정을 통해 주입하여 p형 불순물 영역(4b)을 형성한다. In addition, a high concentration of p-type impurity is implanted into the p-type drift region 4a through an implantation process to form the p-type impurity region 4b.

따라서 이상과 같은 공정에 의해 단방향 수평 확산형 모스 트랜지스터를 제조함에 있어서, 상기 제1 n형 불순물 영역과 상기 게이트 사이의 갭에 상기 제1 n형 드리프트 영역을 형성함으로써, 종래와 같이 LDD 영역을 형성하는 경우 게이트 산화막의 불완전한 제거에 따라 LDD 영역이 형성되지 않게 되어, 소자의 전기적 특성이 저하되는 것을 방지할 수 있다. Therefore, in manufacturing the unidirectional horizontal diffusion MOS transistor by the above process, by forming the first n-type drift region in the gap between the first n-type impurity region and the gate, the LDD region is formed as in the prior art. In this case, the LDD region is not formed due to incomplete removal of the gate oxide film, thereby preventing the electrical characteristics of the device from being lowered.

이상에서 살펴본 바와 같이, 본 발명에 의하면, 드레인 영역에 드리프트 영역을 형성할 때 소오스 영역에서 불순물 영역과 게이트 사이의 갭도 드리프트 영역으로 형성하여 줌으로써, LDD 영역이 형성되지 않아 발생되는 소자의 전기적 특성 저하를 방지할 수 있다.As described above, according to the present invention, when the drift region is formed in the drain region, the gap between the impurity region and the gate is also formed as the drift region in the source region, so that the LDD region is not formed and thus the electrical characteristics of the device is generated. The fall can be prevented.

또한, 본 발명에 의하면, 기존의 드리프트 공정을 그대로 사용하여 소오스 영역에서 불순물 영역과 게이트 사이의 갭도 드리프트 영역으로 형성하여 줌으로써, 종래의 LDD 공정이 필요하지 않게 되어 공정을 단순화하고 공정 시간을 줄일 수 있다.In addition, according to the present invention, the gap between the impurity region and the gate is formed as the drift region in the source region by using the existing drift process as it is, thereby eliminating the need for the conventional LDD process, thereby simplifying the process and reducing the process time. Can be.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (6)

기판상의 소오스 및 드레인 영역에 제1 및 제2 드리프트 영역을 형성하는 단계;Forming first and second drift regions in source and drain regions on the substrate; 상기 소오스 및 드레인 영역 간의 채널 영역 상에 게이트를 형성하는 단계;Forming a gate on a channel region between the source and drain regions; 상기 게이트의 양 측면에 제1 및 제2 스페이서를 형성하는 단계; 및Forming first and second spacers on both sides of the gate; And 상기 게이트 및 상기 제1 및 제2 스페이서를 마스크로 하여 상기 제1 및 제2 드리프트 영역에 제1 및 제2 불순물 영역을 형성하는 단계를 포함하고,Forming first and second impurity regions in the first and second drift regions using the gate and the first and second spacers as masks; 상기 제1 드리프트 영역은 적어도 상기 제1 불순물 영역과 상기 게이트 사이의 갭을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the first drift region includes at least a gap between the first impurity region and the gate. 제1항에 있어서, 상기 제1 스페이서의 하부에는 상기 제1 드리프트 영역이 위치되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the first drift region is positioned below the first spacer. 제1항에 있어서, 상기 제1 및 제2 드리프트 영역의 둘레를 따라 제3 드리프트 영역을 형성하는 단계 및The method of claim 1, further comprising: forming a third drift region along a circumference of the first and second drift regions; 상기 제3 드리프트 영역 상에 제3 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a third impurity region on the third drift region. 기판상에 소오스 및 드레인 영역에 형성된 제1 및 제2 드리프트 영역;First and second drift regions formed in the source and drain regions on the substrate; 상기 소오스 및 드레인 영역 간의 채널 영역 상에 형성된 게이트;A gate formed on the channel region between the source and drain regions; 상기 게이트의 양 측면에 형성된 제1 및 제2 스페이서; First and second spacers formed on both sides of the gate; 상기 제1 및 제2 드리프트 영역 내에 형성된 제1 및 제2 불순물 영역;First and second impurity regions formed in the first and second drift regions; 상기 제1 및 제2 드리프트 영역과 동일 평면 상에 위치되고, 상기 제1 및 제2 드리프트 영역과 반대인 도전형 물질로 형성되고, 소자 간의 절연을 위해 상기 제1 및 제2 드리프트 영역의 둘레를 따라 페루프로 형성된 제3 드리프트 영역을 포함하고,Located on the same plane as the first and second drift regions, and formed of a conductive material opposite to the first and second drift regions, the circumference of the first and second drift regions for insulation between devices is defined. A third drift region formed according to Peru 상기 제1 드리프트 영역은 적어도 상기 제1 불순물 영역과 상기 게이트 사이의 갭을 포함하여 상기 게이트의 일측 끝단까지 형성되는 것을 특징으로 하는 반도체 소자.And the first drift region is formed to at least one end of the gate including a gap between the first impurity region and the gate. 제4항에 있어서, 상기 제1 스페이서의 하부에는 상기 제1 드리프트 영역이 위치되는 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 4, wherein the first drift region is positioned below the first spacer. 제4항에 있어서, 상기 제3 드리프트 영역 상에 형성된 제3 불순물 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 4, further comprising a third impurity region formed on the third drift region.
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