KR100766656B1 - 프로그램가능 클록을 가지는 직렬 무선 주파수 대베이스밴드 인터페이스 - Google Patents

프로그램가능 클록을 가지는 직렬 무선 주파수 대베이스밴드 인터페이스 Download PDF

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Abstract

RF 처리 섹션(202)과 베이스밴드 처리 섹션(204) 간의 인터페이스(206)는, RF 처리 섹션(202)과 베이스밴드 처리 섹션(204) 간의 위성 포지셔닝 시스템 신호 샘플 송신뿐만 아니라 범용 메시지 송신을 지원한다. 인터페이스는 양방향 메시지 직렬 인터페이스(208) 및 데이터 직렬 인터페이스(210)를 포함한다. 데이터 직렬 인터페이스의 복잡도는, 데이터 직렬 인터페이스에서 단일 데이터 비트 신호 라인을 사용함으로써 최소화될 수 있다.
무선 주파수 대 베이스밴드 인터페이스, 무선 디바이스, 글로벌 포지셔닝 시스템, SPS 신호 처리

Description

프로그램가능 클록을 가지는 직렬 무선 주파수 대 베이스밴드 인터페이스{SERIAL RADIO FREQUENCY TO BASEBAND INTERFACE WITH PROGRAMMABLE CLOCK}
본 출원은 2003년 2월 19일에 출원한 미국 특허출원 제10/369,853호에 대하여 우선권을 주장한다.
본 발명은 무선 주파수(RF) 처리 섹션을 베이스밴드 처리 섹션에 결합하기 위한 인터페이스에 관한 것이다. 특히, 본 발명은 RF 처리 섹션과 베이스밴드 처리 섹션 간의 직렬 메시지 및 데이터 인터페이스에 관한 것이다.
양방향 라디오, 페이저(pager), 휴대용 텔레비전, 개인 휴대통신 시스템("PCS"), 개인 휴대 단말기("PDA"), 셀룰러 전화기("모바일 폰"으로도 지칭됨), 블루투스 디바이스(Bluetooth device), 위성 라디오 수신기 및 NAVSTAR로도 알려진 글로벌 포지셔닝 시스템("GPS")과 같은 위성 포지셔닝 시스템("SPS")과 같은 무선 디바이스의 전 세계적인 이용이 빠른 속도로 성장하고 있다. 현재의 트렌드는 SPS 서비스를 PDA, 셀룰러 전화기, 휴대용 컴퓨터, 자동차 등을 포함하여 다양한 범위의 전자 디바이스 및 시스템에 통합하는 것을 요구하고 있다.
동시에, 제조자들은 이들 디바이스를 다양한 프로세서, 주파수 기준, 클록 속도 등에 걸치는 매우 상이한 아키텍처를 이용하여 설계한다. 제조자는 또한 가 능한 한 많은 기능(SPS 성능 포함)을 제공하면서도 가능한 한 비용을 낮게 유지하는데 크게 관심이 있다. 특히, 무선 주파수(RF) 전단과 베이스밴드 처리 섹션 사이에서 SPS 신호 처리를 분리하는 아키텍처는 계속해서 인기가 있다.
예를 들면, 캘리포니아, 산 조세의 SiRF Technology, Inc.는 GRF1 RF 칩 및 GSP1/LX 베이스밴드 처리 칩을 포함하는 SPS 칩셋을 대중화시켰다. 이들 2개의 디바이스는 SiRFStar® I GPS 아키텍처 GRF1 및 GSP1 데이터 시트에 상세하게 기재되어 있다. 도 1에 도시된 바와 같이, RF 칩(102)은 차이 부호 신호 라인(differential sign signal lines)(SIGN으로 라벨링됨), 차이 크기 신호 라인(differential magnitude signal line)(MAGNITUDE로 라벨링됨), GPS 클록 신호 라인(GPSCLK로 라벨링됨), 및 획득 클록 신호 라인(ACQCLK로 라벨링됨)을 이용하여 베이스밴드 칩(104)에 데이터 샘플을 통신했다. 베이스밴드 칩(104)은 RF 칩(102)과 제한된 단일 목적 형태로, 즉 자동 이득 제어(automatic gain control: AGC) 클록, 데이터 및 스트로브 신호 라인(strobe signal line)(AGCCLK, AGCDATA 및 AGCSTRB로 각각 라벨링됨)을 이용함으로써 통신하여, AGC 데이터를 RF 칩(102)에 제공한다.
더 최근의 SPS 신호 처리 칩셋 솔루션은 SiRFStar® Ⅱe(GRF2i RF 칩 및 GSP2e 베이스밴드 칩에 대해 집중됨) 및 SiRFStar® Ⅱt(GRF2i RF 칩 및 GSP2t 베이스밴드 칩에 집중됨) 솔루션을 포함한다. 두 가지 모두는 RF 섹션으로부터 베이스밴드 섹션에 데이터 샘플을 통신하는데 이용되는 복수의 신호 라인 및 베이스밴드 섹션으로부터 RF 섹션으로의 AGC 정보의 단방향 통신을 유지했다. 그러나, 베이스밴드 섹션은 RF 칩이 샘플링하는 단일 펄스 폭 변조된 출력을 이용하여 RF 칩에 단방향으로 AGC 정보를 통신했다. 환언하면, SiRFStar® Ⅱe는 단일 출력 라인을 위해 복수 신호 라인 AGC 통신 경로를 제거했다.
이전 SPS 칩셋 솔루션의 성능에도 불구하고, 대부분은 단지 하나 또는 2개의 매우 특정된 입력 주파수 기준과 기능하고, 또한 RF 섹션과 베이스밴드 섹션 사이에서 데이터 신호를 통신하는데 수 개의 칩셋 핀(예를 들면, 분리된 부호 및 크기 데이터 핀)을 필요로 한다. 인터페이스 신호의 개수가 증가함에 따라, 핀 카운트도 증가되고 칩셋의 제조 비용도 증가하게 된다. 또한, 단지 하나의 목적의 단방향 통신 성능만이 베이스밴드와 RF 섹션 사이에 존재했다. 결과적으로, 기존의 칩셋은 가능한 넓은 범위의 디바이스와의 통합을 위한 유연성 및 정교함에 한계가 있다.
그러므로, 상기 지적한 문제 및 이전에 경험한 다른 문제를 극복하는 RF 대 베이스밴드 인터페이스가 필요하다.
본 발명은 RF 처리 섹션과 베이스밴드 처리 섹션 간의 인터페이스 (및 인터페이스를 동작시키거나 제공하는 방법)를 제공한다. 인터페이스는 RF 처리 섹션과 베이스밴드 처리 섹션 사이에서 범용 양방향 메시지 송신을 지원한다. 인터페이스는 또한 인터페이스에 부당한 복잡성을 추가하지 않고 2개의 처리 섹션 간의 SPS 신호 샘플의 송신을 지원한다.
하나의 실시예에서, 인터페이스는 메시지 직렬 인터페이스 및 데이터 직렬 인터페이스를 포함한다. 메시지 직렬 인터페이스는 RF 섹션과 베이스밴드 섹션 사이에서 메시지를 통신한다. 데이터 직렬 인터페이스는 RF 섹션으로부터 베이스밴드 섹션으로 SPS 신호 샘플 데이터를 통신한다.
데이터 직렬 인터페이스의 복잡도는 예를 들면, RF 섹션으로부터 베이스밴드 섹션으로 신호 샘플을 직렬로 반송하는 단일 데이터 비트 신호 라인을 이용함으로써 감소될 수 있다. 데이터 직렬 인터페이스는 신호 샘플에 대한 타이밍을 제공하는 데이터 클록 신호 라인을 포함할 수 있다. 특히, 하나의 예로서, 데이터 클록 신호 라인은 16f0 (여기서, f0=1.023 MHz)에서 공칭으로 운용되는 데이터 클록(상승 에지 및 하강 에지를 포함함)을 반송할 수 있고, 그동안에 데이터 비트 신호는 직렬로 송신된 데이터 비트를 포함하는 데이터 신호를 반송할 수도 있다. 하나의 실시예에서, 제1 타입의 데이터 비트는 데이터 클록의 상승 에지 상에서 유효하고, 제2 타입의 데이터는 데이터 클록의 하강 에지에서 유효하다. 하나의 예로서, 제1 타입의 데이터 비트는 부호 비트이고, 제2 타입의 데이터 비트는 크기 비트이다.
상기 언급된 바와 같이, 메시지 직렬 인터페이스는 처리 섹션 사이에서 메시지를 통신한다. 메시지 직렬 인터페이스는 메시지-인(in) 신호 라인, 메시지-아웃 신호 라인 및 메시지 클록 신호 라인을 포함한다. 일부 실시예에서, 메시지 직렬 인터페이스는 슬레이브-선택 신호 라인(slave-select signal line)을 포함한다.
본 발명의 다른 장치, 시스템, 방법, 특징 및 장점은 이하의 도면 및 상세한 설명을 통해 본 기술분야의 당업자에게 명백하게 될 것이다. 그러한 모든 추가 시스템, 방법, 특징 및 장점은 본 상세한 설명에 포함되고, 본 발명의 범주 내에 들며, 첨부된 청구의 범위에 의해 보호된다고 할 것이다.
도면의 컴포넌트들은 반드시 스케일링될 필요는 없으며, 대신에 본 발명의 원리를 예시할 때 강조가 되었다. 도면에서, 동일한 참조 부호는 상이한 도면에 걸쳐 동일한 부분을 나타낸다.
도 1은 GPS RF 칩과 베이스밴드 칩 간의 종래의 인터페이스를 도시한다.
도 2는 메시지 직렬 인터페이스 및 데이터 직렬 인터페이스를 포함하는 인터페이스에 의해 베이스밴드 처리 섹션에 결합되는 RF 처리 섹션을 포함하는 위성 포지셔닝 시스템 수신기를 도시한다.
도 3은 도 2에 도시된 데이터 직렬 인터페이스를 형성하는 데이터 클록 신호 라인 및 데이터 비트 신호 라인 상에서, 각각 반송되는 데이터 클록과 데이터 신호 간의 관계를 도시한 타이밍 도를 도시한다.
도 4는 도 2에 도시된 메시지 직렬 인터페이스의 일부를 형성하는 메시지 클록 신호 라인 및 메시지 데이터 비트 신호 라인 상에서 각각 반송되는 메시지 데이터 비트와 메시지 클록 간의 관계를 도시한 타이밍 도를 도시한다.
도 5는 RF 처리 섹션과 베이스밴드 처리 섹션을 인터페이싱하기 위한 방법을 도시한다.
전형적인 위성 포지셔닝 시스템(satellite positioning system: "SPS") 시스템은 무선 디바이스에 언제라도 보일 수 있는 약 12개의 위성을 가지고 있다. 본 문서에 이용되는 바와 같이, SPS는 글로벌 포지셔닝 시스템("GPS", 예를 들면, NAVSTAR), GLONASS, LORAN, Shoran, Decca 또는 TACAN을 포함하고 이들로 제한되지 않는, 지구상에서 무선 디바이스의 위치 결정을 제공하거나 가능하게 하는 위성 및/또는 지상-기반 통신 디바이스를 활용하는 임의의 시스템을 의미한다. 설명의 목적상, GPS RF 처리 섹션과 베이스밴드 처리 섹션 간의 인터페이스의 특정 예가 설명된다. 그러나, 인터페이스에 기저하는 원리는 일반적으로 RF 처리 및 베이스밴드 처리 섹션을 인터페이싱하는 것에 적용가능하다.
우선, 도 2를 참조하면, 상기 도는 위성 포지셔닝 시스템의 수신기(200)를 예시하고 있다. 수신기(200)는 RF-대-베이스밴드 인터페이스(206)를 이용하여 베이스밴드 처리 섹션(204)에 결합되는 RF 처리 섹션(202)을 포함한다. RF 처리 섹션(202)은 RF 입력(207) 상에서 SPS 신호, 예를 들면, 1575.42MHz GPS 신호를 수신한다.
수신기 섹션(200)은 일반적으로 RF 전단(RF front end; 224) 및 베이스밴드 후단(baseband back end; 226)을 포함하는 것으로 간주된다. RF 전단(224)은 RF 처리 섹션(202) 및 RF-대-베이스밴드 인터페이스(206)를 포함한다. RF 전단(224)은 RF 입력(207) 상에서 수신된 SPS 신호를 하향변환(downconversion), 자동 이득 제어 및 아날로그-대-디지털 변환의 순서를 통해 처리한다. 베이스밴드 후단(226) 은 베이스밴드 처리 섹션(204) 및 RF-대-베이스밴드 인터페이스(206)를 포함한다. 베이스밴드 후단(226)은 RF 전단(224)에 의해 제공되는 샘플링된 데이터를 처리한다(마이크로컨트롤러 코어, CPU 또는 다른 제어 로직을 사용). 베이스밴드 후단(226)은 디지털 통신 인터페이스(222)를 포함하는 하나 이상의 어드레스, 데이터, 제어 및 클록 신호를 이용하여, 처리된 데이터를 디지털 디바이스(예를 들면, 디지털 신호 처리기, 범용 마이크로컨트롤러나 CPU 또는 호스트 PC)에 통신한다.
RF 전단(224) 및 베이스밴드 후단(226) 중 하나 또는 둘 모두는, 예를 들면 개별적인 단일 집적 회로로서 구현될 수 있다. 그러므로, RF 전단(224)은 RF 입력(207)(예를 들면, 패키지 상에서의 특정 입력 핀), RF 처리 섹션(202) 및 인터페이스(206)(예를 들면, 이하에 더 상세하게 설명되는 인터페이스 핀 세트)를 포함하는 단일 패키지일 수 있다. 유사하게, 베이스밴드 후단(226)은 베이스밴드 처리 섹션(204), 인터페이스(206) 및 디지털 인터페이스(222)를 포함하는 단일 패키지일 수 있다. RF 처리 섹션(202) 및 베이스밴드 처리 섹션(204)에 의해 수행되는 처리는 SiRFStar® I, Ⅱ 또는 Ⅲ 칩셋 데이터 시트에 더 상세하게 제시된 것이고, 인터페이스(206)는 이하에 더 상세하게 설명된다. SiRFStar® 칩셋은 캘리포니아, 산 조세의 SiRF Technology Inc.로부터 사용 가능하다.
도 2에 도시된 바와 같이, RF 전단(224)과 베이스밴드 후단(226) 간의 기능적 분할이 2개의 분리된 집적 회로로 분리되어 있는 것으로 되어 있지만, 다수의 다른 구현이 가능하다. 하나의 예로서, 다수의 이산 로직(discrete logic) 및 신 호 처리 회로 블록은 RF, 베이스밴드 및 인터페이스(206) 기능을 구현할 수 있다. 추가적인 예로서, RF 전단(224) 및 베이스밴드 후단(226)의 기능에 기저하는 임의의 회로는, 단일 패키지(예를 들면, 복수의 집적 회로 다이를 둘러쌈) 또는 집적 회로, 복수 패키지 또는 집적 회로에 통합되거나, 하나 이상의 회로 보드에 분산될 수 있다. 이들 구현에서, 개별적인 와이어, 회로 보드 트레이스(circuit board traces) 또는 VLSI 금속 또는 폴리실리콘 층은, RF 처리 회로와 베이스밴드 처리 회로 사이에서 인터페이스(206) 신호를 반송한다.
또한, RF 전단(224) 및 베이스밴드 후단(226)의 기능에 기저하는 임의의 회로는 추가적인 기능과 함께, 단일 패키지 또는 집적 회로, 복수 패키지 또는 집적 회로에 통합되거나 하나 이상의 회로 보드에 걸쳐 분산될 수 있다. 예로서, RF 및 베이스밴드 회로는 셀룰러 전화, PDA 동작, 또는 엔진, 기구, 또는 자동차용 전자 제어기에 대한 디지털 또는 아날로그 처리 회로와 다이 상에서 통합될 수 있다. 그러므로, 도 2 및 상기 주어진 예는 제한적인 것이 아니라, 오히려, 본 기술분야의 당업자라면, 특정 구현, 기능의 분리, RF 처리, 베이스밴드 처리 및 인터페이스(206)를 구현하는 회로의 패키징은 사용할 수 있는 애플리케이션, 엔지니어링 고려사항, 비용 고려사항 등에 따라 다양하게 변경될 수 있다는 것을 잘 알고 있을 것이다.
인터페이스(206)는 메시지 직렬 인터페이스(208) 및 데이터 직렬 인터페이스(210)를 포함한다. 메시지 직렬 인터페이스(208)는 RF 섹션(202)과 베이스밴드 섹션(204) 간에 범용 메시지의 양방향 직렬 통신을 제공한다. 이에 반해, RF 섹션 (202)은 데이터 직렬 인터페이스(210)를 이용하여 SPS 신호 샘플을 베이스밴드 섹션(204)에 송신한다.
초기 문제로서, 유의할 점은, 일반적으로, 도 2에 도시된 인터페이스(206) 신호는 CMOS와 호환가능하다는 점이다. 특히, 입력은, 로직 1에 대해 0.7*Vcc V이상이고, 로직 0에 대해 0.3*Vcc V 이하이다. 출력은, 로직 1에 대해 Vcc-0.4V 이상이고, 로직 0에 대해 0.4V 이하이다. 입/출력 핀은 일반적으로, 원하는 구현에 따라, 2.5V 또는 3.3V 전압 범위 중 하나에서 동작한다. 실시간 클록(real time clock: RTC) 입/출력 핀은 원하는 경우에 3.3V 레벨을 허용하도록 설계되지만, 1.5V에서 동작할 수 있다. 그러나, 임의의 신호가 원하는 구현에 따라 다른 전압 레이팅(voltage ratings) 또는 스펙(specifications)에 적응될 수 있다.
도 2에 도시된 바와 같이, 메시지 직렬 인터페이스(208)는 메시지-인 신호 라인(MSG_DO/MI로 라벨링됨), 메시지-아웃 신호 라인(MSG_DI/MO로 라벨링됨), 메시지 클록 신호 라인(MSG_CLK/MK) 및 슬레이브-선택 신호 라인(MSG_CEB/SS_N[0]로 라벨링됨)을 포함한다. 메시지 신호 라인 상의 라벨은 RF 섹션(202)/베이스밴드 섹션(204)의 관점에서 데이터 흐름의 방향을 나타낸다. 예를 들면, 메시지-아웃 신호 라인(MSG_DI/MO)은 RF 섹션(202)에 입력되고 베이스밴드 섹션(204)에 의해 출력되는 메시지 입력을 반송한다.
데이터 직렬 인터페이스(210)는 데이터 클록 신호 라인(ACQCLK로 라벨링됨) 및 데이터 비트 신호 라인(SGNMAG로 라벨링됨)을 포함한다. 데이터 직렬 인터페이스(210)는 일반적으로 단지 하나의 데이터 비트 신호 라인만을 이용하여 데이터 비 트를 베이스밴드 섹션(204)에 직렬로 통신한다(도 3을 참조하여 이하에 더 상세하게 설명됨). 그러므로, 데이터 직렬 인터페이스(210)는 일반적으로 데이터 클록을 위한 것 하나 및 데이터 비트를 위한 것 하나인 2개의 신호 라인만큼 적게 포함한다. 그러므로, 데이터 직렬 인터페이스(210)는 RF 섹션(202)과 베이스밴드 섹션(204) 사이에서 SPS 신호 샘플 인터페이스에 대한 낮은 복잡도 솔루션이다.
도 2에 도시된 바와 같이, RF 처리 측 상의 수신기 섹션(200)은 실시간 클록(RTC) 오실레이터(OSC) 및 모니터 섹션(212)을 포함한다. 32KHz 수정(crystal)(또는 다른 클록 소스)은 RTC OSC 섹션(212)에 대해 입력 클록(214)을 제공한다. RTC OSC 섹션(212)은 베이스밴드 섹션(204)이, 예로서 GPS 시간 또는 UTC 시간을 유지하는데 이용하는 RTCLK/RIN 신호 라인 상에서 클록 출력을 생성한다. 클록 출력은 예를 들면, 32,768Hz 1.5V CMOS 출력이다. RTC OSC 섹션(212)은 전력 다운 모드 동안에도 계속해서 운영되어 베이스밴드 섹션(204)이 정확한 시간축(timebase)을 유지하도록 도와준다.
그러나, RTC OSC 섹션(212)의 모니터링 회로(예를 들면, 클록 입력에 결합되어 비교기가 이어지는 정류기)는 입력 클록(214)이 일관되게 운용되는(예를 들면, 10-30 클록 사이클 이상 중지하지 않음) 때를 판정한다. 클록이 너무 길게 중지하는 경우, RF 섹션(202)은 비트를 설정하여(예를 들면, 플립/플롭 출력을 설정하거나 멀티-비트 상태 레지스터에 비트를 설정함) 클록 출력이 일관되지 않다는 것을 나타낸다(그리고, 일부 경우에는, 베이스밴드 섹션(204)이 정확한 시간을 결정하기 위해 수신된 SPS 신호의 전체 범위에 대해 탐색해야 된다는 것을 나타낸다).
RF 섹션(202)은 또한 수정 오실레이터(216) 또는 외부 클록 소스(218; 예를 들면, 무선 디바이스에 제공되는 주파수 기준) 중 어느 하나로부터 클록킹 입력을 수락한다. 클록킹 입력(216, 218)은 RF 섹션(202) 내의 PLL 분할기 체인이 ACQCLK 신호를 생성하는데 이용되는 클록 소스를 제공한다. 클록킹 입력(216, 218)은 이하에서 집합적으로 OSCCLK로 지칭되고, PLL 분할기 체인 클록은 PLLCLK로 지칭된다. PLLCLK는 통상 OSCCLK(또는 내부 기준)으로부터 도출된 데이터 클록 ACQCLK에 대해 16f0(여기에서, f0=1.023 MHz)의 공칭 주파수를 생성하도록 설정된다.
파워-업 시, OSCCLK(일반적으로, 5-27MHz의 범위)는 ACQCLK 출력 상에 제공된다. 메시지(이하에 설명됨)는 RF 섹션(202)에게 ACQCLK를 OSCCLK에서 PLLCLK로 그리고 PLLCLK에서 OSCCLK로 스위칭하도록 명령한다. ACQCLK 신호는 45%와 55% 간의 듀티 사이클을 가지는 2.5/3.3V CMOS 출력일 수 있다(클록 소스를 스위칭할 때는 제외하고, 어느 경우든 ACQCLK는 확장된 낮은 사이클을 가질 수 있다).
전력 제어 신호(PWRUP/RFPWRUP)는 RF 섹션(202)의 특정 부분이 파워-업되어 있는지 여부를 제어한다. 전력 제어 신호는 예를 들면, RF 섹션(202)의 전압 레귤레이터 인에이블 핀에 접속될 수 있다. RTC OSC 섹션(212)은 분리되어 전력공급되어 클록을 베이스밴드 섹션(204)에 계속해서 제공할 수 있다. 전력 제어 신호는 2.5/3.3V CMOS 신호일 수 있다. 베이스밴드 처리 측은 RTC 로직 섹션(220)을 포함한다. RTC 로직 섹션(220)은 SPS 로케이션 솔루션뿐만 아니라 현재 시간을 결정하는데 도움으로서 RTC OSC 및 모니터 섹션(212)에 의해 생성되는 입력 클록을 수락 한다.
RTC 로직 섹션(220)은 리셋 신호 GRFRST_N/RESET_N(로우로 어서트됨)을 출력한다. 리셋 신호는 RTC OSC 섹션(212) 및 RF 섹션(202)의 제어 레지스터의 상태를 파워-온 시 리셋하는데 이용될 수 있다. 예를 들면, GRFRST_N이 어서트된 경우, RF 처리 측의 디지털 제어 레지스터는 그 디폴트 상태로 리셋될 것이다. 제어 레지스터의 디폴트 상태는 OSCCLK 회로가 동작될 수 있게 하고 ACQCLK 출력이 OSCCLK에 의해 구동될 수 있도록 한다(PWRUP이 어서트된 경우). GRFRST_N이 어서트되지 않은 경우, RF 섹션(202)은 내부 로직 상태에 따라 동작한다.
메시지 직렬 인터페이스 신호는 2.5/3.3V CMOS I/O 신호이다. MSG_CLK/MK, MSG_DI/MO, 및 MSG_CEB/SS_N[0] 신호는 RF 섹션(202)으로의 입력이다. MSG_DO/MI 신호는 3가지-상태 제어를 가지는 RF 섹션(202)으로부터의 출력이다. MSG_CEB/SS_N[0]이 로직 하이인 경우, MSG_DO/MI 출력은 높은 임피던스이고 메시지 직렬 인터페이스(208)에 접속되는 다른 디바이스에 의해 구동될 수 있다. 그러므로, 베이스밴드 섹션(204)으로부터의 MSG_CEB/SS_N[0] 출력은 RF 섹션(202)이 MSG_DO/MI 신호 라인 상에서 데이터를 구동할 수 있도록 하는 슬레이브 선택 신호로서 동작한다. 추가 디바이스가 메시지 직렬 인터페이스(208)에 부착된 경우에, 베이스밴드 섹션(204)은 추가 슬레이브 선택 신호 라인을 제공하여 MSG_DO/MI 신호 라인 상에서 어느 디바이스가 데이터를 구동하도록 허용되어 있는지를 결정한다.
RF 섹션(202)은 외부 아날로그 센서(도시되지 않음)에 대한 하나 이상의 입력을 포함할 수도 있다. 그러므로, RF 섹션(202)내의 멀티-채널 아날로그 대 디지 털(A/D) 컨버터는 아날로그 입력 신호를 측정하고 결과를 베이스밴드 섹션(204)에 통신한다. 아날로그 입력은 온도 입력, 자이로 회전 레이트 입력, 휠 틱(wheel tick) 입력, 또는 배터리 전압 입력을 포함하고, 이들로 제한되지 않는다.
표 1은 수신기 섹션(200)에 대한 오퍼레이팅 모드를 요약하고 있다.
모드 GRFRST_N PWRUP 오퍼레이션
휴면 0 0 RF 섹션 전압 레귤레이터 디스에이블됨, RTC OSC 섹션이 RF 섹션으로부터 분리됨.
시동 0 1 RF 섹션 전압 레귤레이터 인에이블됨, RTC OSC 섹션 분리됨, 레지스터 리셋, OSCCLK 인에이블됨, ACQCLK가 OSCCLK를 출력함.
NA 1 0 허용되지 않음.
정상 1 1 RF 섹션 전압 레귤레이터 인에이블됨, RST OSC 섹션이 RF 섹션과 통신함. 메시지는 RF 섹션 동작을 제어한다.
다음으로, 도 3을 참조하면, 상기 도는 데이터 클록(302)과 데이터 신호(304)간의 관계를 도시한 타이밍 도(300)를 예시하고 있다. 데이터 신호(304)는 SPS 신호 샘플을 베이스밴드 섹션(204)에 제공한다. SPS 신호 샘플은 RF 섹션(202)에 접속된 안테나에 의해 수신된 SPS 입력 신호로부터 도출된다. AQCCLK 신호 라인은 데이터 클록(302)을 운반하고 SGNMAG 신호 라인은 데이터 신호(304)를 운반한다. 예를 들면, 2.5/3.3V CMOS 출력인 데이터 신호(304)는 SGNMAG 신호 라인 상에서 부호 비트 데이터(306) 및 크기 비트 데이터(308)를 모두 송신한다. 하나의 실시예에서, 데이터 신호(304)는 RF 섹션(202)의 A/D 컨버터에 의해 결정된 부호 및 크기 비트 정보를 제공한다.
다른 실시예에서, 추가 정보 또는 양자화 비트는 데이터 비트(예를 들면, 의사랜덤 노이즈 코드)에 적용된 소정 프로토콜 또는 인코딩 기술과 조화되게 제공되어, 베이스밴드 섹션(204)이 송신되는 데이터를 식별할 수 있게 한다. 또한, 데이터 신호(304)는 RF 섹션(202)에 의해 핸들링되는 다른 라디오 체인에 대한 신호 샘플을 송신한다. 예를 들면, RF 섹션(202)이 SPS 데이터를 처리하고 있는 경우, 데이터 신호(304)는 상기 언급된 샘플당 2개의 비트(부호 및 크기) 데이터 쌍을 가질 수 있다. 이에 비해, RF 섹션(202)이 다른 RF 신호(예를 들면, 블루투스 신호)를 처리하고 있는 경우, 데이터 신호(304)는 대신에 그 RF 신호를 처리하기 위해 확립된 가이드라인에 따라 샘플당 많거나 적은 비트(예를 들면, 4 또는 6비트)를 송신할 수 있다. 유사하게, 데이터 클록(302)은 주파수 및 듀티 사이클이 가변되어, RF 섹션(202)이 현재 처리하고 있는 RF 신호에 대한 처리 가이드라인을 충족시킨다.
도 3에 도시된 바와 같이, 데이터 클록(302)이 하이인 경우에 RF 섹션(202)은 부호 비트(306)를 출력하고 데이터 클록(302)이 로우인 경우에 크기 비트(308)를 출력한다. 도 3에 도시된 바와 같이, 부호 비트(306)는 데이터 클록(302)의 하강 에지(310) 이전에 TSETUP-F 정도로 유효하다. 유사하게, 크기 비트(308)는 데이터 클록(302)의 상승 에지(312) 이전에 TSETUP-R 정도로 유효하다.
부호 비트(306)는 데이터 클록(302)의 하강 에지(310) 후에 THOLD-F 정도로 유효하게 유지된다. 크기 비트(308)는 데이터 클록(302)의 상승 에지(312) 후에 THOLD-R 정도로 유효하게 유지된다. 셋업 및 홀드 시간은 구현에 따라 가변된다. 하나의 예로서, 셋업 및 홀드 시간은 대략 5-10ns일 수 있다.
메시지 직렬 인터페이스(208)는 다양한 방식으로 구현될 수 있다. 하나의 실시예에서, 메시지 직렬 인터페이스(208)는 다른 구현도 가능하지만, 이하에 제시된 특징을 가지고 있다.
RF 섹션(202) 상의 메시지 직렬 인터페이스는 베이스밴드 섹션(204, 또는 아래에 제시되는 특성에 맞는 다른 마스터 디바이스)에 대한 슬레이브 디바이스로서 동작한다. RF 섹션(210)으로의 입력 비트(MSG_DI 라인 상)는 MSG_CLK의 제어 하에서 RF 섹션(202)의 32 비트 시프트 레지스터에 시프트된다. 데이터는 우선 최상위 비트로 수신되고 송신된다. 하나의 구현에서, 하나의 메시지 블록에 32비트까지 전송된다. 동시에, MSG_DO 출력 비트는 동일한 시프트 레지스터의 다른 엔드에서 시프트 아웃된다. RF 섹션(202)으로부터의 출력이 필요하지 않는 경우, MSG-DO 출력도 접속될 필요가 없다.
MSG_CLK는 예를 들면 20MHz까지 동작한다. 메시지 직렬 인터페이스 입력이 로직 1에 대해 0.7*VCC V이고 로직 0에 대해서는 0.3*VCC V인데 대해, 출력은 로직 1에 대해 VCC-0.4V 이상이고 로직 0에 대해 0.4V 이하이다.
슬레이브 선택 신호 라인(MSG_CEB)은 직렬 데이터 송신에 대해 로우로 액티브하다. 그러므로, MSG_CEB가 미리-선택된 기간(예를 들면, 5ns)동안 하이인 경우라면, MSG_DI 및 MSG_CLK가 무시될 수 있다. 데이터는 MSG_CLK의 상승 에지 상에서 샘플링된다. 하나의 구현에서, MSG_DI 또는 MSG_DO 상의 변이는 MSG_CLK의 상승 에지 후 적어도 5ns에 발생하고, MSG_CLK의 다음 상승 에지 전 적어도 5ns에 안정화된다. 데이터는 MSG_CLK의 상승 에지 상에서 시프트된다. 상기 예에 계속하여, MSG_CEB 신호는 제1 MSG_CLK의 상승 에지 이전 적어도 10ns에 액티브(로직 0)하고, MSG_CLK의 최종 하강 에지 후 적어도 10ns에 액티브하다(로직 0). 양쪽의 경우에, 하나의 클록 사이클의 1/2일 수 있다. 그리고나서, MSG_CEB 신호는 적어도 10ns동안 인액티브(로직 1)가 되어 데이터가 래치되는 것을 보장한다.
메시지 블록내의 모든 데이터가 전송되기 이전에 하이로 MSG_CEB 신호가 하이로 변이하는 경우, 데이터는 폐기되어 RF 섹션(202) 레지스터에 적용되지 않는다. 메시지 블록에서 이용되지 않는 비트는 제로로 설정된다. 그러나, 고속 기록 모드가 제공되어 짧아진, 하나의 바이트 메시지를 허용한다. 고속 기록 모드는 8개 이상의 비트가 수신될 때가지는 취해진다. 8개 이상의 비트가 수신된 경우, RF 섹션(202)은 유효 메시지에 대해 전체 32비트를 수신하기를 예상한다.
RF 섹션(202)은 데이터를 요구하는 베이스밴드 섹션(204)으로부터 수신된 메시지에 응답하여 베이스밴드 섹션(204)에 데이터(MSG_DO 상)를 출력한다. 그러면, 베이스밴드 섹션(204)은 후속 메시지를 전송하여 시프트 레지스터로부터 RF 섹션(202) 시프트 레지스터의 요구된 데이터를 시프트 아웃한다. 후속 메시지는 개별적인 동작 메시지이거나 원하는 데이터를 시프트 아웃하기 위한 목적으로만 전송되는 더미 메시지일 수 있다.
도 4는 슬레이브 선택 신호(MSG_CEB, 402), 메시지 클록 신호(MSG_CLK, 404), 및 메시지 데이터 비트 신호(MSG_DO 및 MSG_DI, 306)간의 관계를 도시하는 타이밍 도(400)를 예시하고 있다. 슬레이브 선택 신호(402)가 하강할 때 데이터 송신이 시작한다. 슬레이브 선택 신호(402)가 상승할 때 송신된 데이터가 래치된다.
도 4에 도시된 바와 같이, 메시지-아웃 신호 라인(MSG_DI/MO) 및 메시지-인 신호 라인(MSG_DO/MI)은 각각 직렬 비트 스트림을 운반한다. 메시지-아웃 신호 라인 상의 직렬 비트 스트림은 베이스밴드 섹션(204)으로부터 RF 섹션(202)에 송신되는 미리 정의된 RF 섹션 메시지 그룹에서 선택된 메시지를 표현한다. 유사하게, 메시지-인 신호 라인 상의 직렬 비트 스트림은 RF 섹션(202)으로부터 베이스밴드 섹션(204)에 송신되는 미리 정의된 베이스밴드 섹션 메시지 그룹에서 선택된 메시지를 표현한다.
메시지는 임의의 특정 목적 또는 포맷으로 한정되지 않는다. 이하에 더 상세하게 설명되는 바와 같이, 메시지는 RF 섹션 전력 제어 메시지, RF 섹션 테스트 메시지, 클록 상태 메시지, 아날로그 측정 메시지, 채널 변환 카운트 메시지, 등을 포함하고, 이들로 제한되지 않는다.
하나의 구현에서, 정의되는 4가지 타입의 메시지 블록이 있다. 데이터 [1:0](32-비트 또는 8-비트 시퀀스에서)는 이하의 표 2에 도시된 바와 같은 4가지 메시지를 정의하는 어드레스 비트들이다. 가가 메시지 타입은 고속 기록 모드 및 완전 기록 모드 모두를 지원할 수 있고, 여분 용량이 양쪽 모드에 대해 정의되었다.
메시지 블록
데이터[1:0] 메시지 타입 메시지 명칭
00 0 AGC(고속 기록) 및 합성기(Synthesizer)
01 1 전력 제어(고속 기록) 및 합성기
10 2 출력 메시지 타입
11 3 입력 메시지 타입 확장
각 메시지의 내용은 3 내지 8에 상세하게 정의된다. 표 3은 AGC 및 합성기 제어 메시지를 도시하고, 도 4는 전력 제어 및 합성기 제어 메시지를 도시하며, 표 5는 선택된 메시지 타입에 대한 출력 요구 타입을 도시한다. 표 6은 출력 메시지 타입을 도시하고 표 7-8은 입력 메시지 타입을 도시한다. 칼럼은 이하와 같이 내용을 정의한다. 비트로 라벨링된 제1 칼럼은 메시지 데이터 비트를 나타내고, 비트 0은 송신된 최종 비트를 나타낸다. 필드 명칭으로 라벨링된 제2 칼럼은 메시지에서 필드의 명칭을 식별한다. 길이로 라벨링된 제3 칼럼은 필드의 길이이다. 디폴트로 라벨링된 제4 칼럼은 전력이 처음 인가되었을 때 RF 섹션(202)의 디폴트 파라미터의 내용을 나타낸다. 내용으로 라벨링된 제5 칼럼은 필드의 허용된 내용을 설명한다. 기능으로 라벨링된 제6 칼럼은 필드가 달성하는 것을 나타낸다. 그리고, _Pwr로 라벨링된 제7 칼럼은 RF 섹션(202)으로의 인터페이스 상에서 이들 필드 출력을 제로로 구동하는데, 존재하는 경우, 어느 전력 도메인 제어 비트가 이용되는지를 나타낸다.
메시지 타입 2는 32가지 타입의 출력 요구를 지정하는 필드를 이용하여 출력 요구를 구현하기 위해 제공한다. 메시지 타입 3은 입력 메시지 타입(또는 어드레스)을 4에서 36까지 확장하기 위해 제공한다. "합성기"에 대한 이하의 기준은 RF 섹션(202)에서 PLL 합성기 클록 생성 회로로의 기준이다. PLL 합성기는 예를 들면, 다수의 다른 입력 기준 주파수로부터 PLLCLK를 생성하도록 클록 분할기 값들을 설정함으로써 구성가능하다.
메시지 타입 0: AGC 및 합성기 제어(어드레스[1:0]=0)
비트 필드 명칭 길이 디폴트 내용 기능 _Pwr
31:28 여분0[3:0] 4 0 0 여분
27:8 NUM[19:0] 20 TBD 0x00000 - 0xFFFFF RF 섹션(202)의 PLL 클록 생성 섹션에서 루프 분할기의 분수 부분의 분자를 지정한다. Synth
7:2 AGC[5:0] 6 0 0x00-0x3F RF 섹션(202)에서 AGC 이득을 제어한다. Rx
1:0 어드레스[1:0] 2 0 0 메시지 타입을 정의한다.
메시지 타입 1:전력 제어 및 합성기 제어(어드레스[1:0]=1)
비트 필드 명칭 길이 디폴트 내용 기능 _Pwr
31:28 여분1[3:0] 4 0 0 여분
27 InvertFePwr 1 0 0:Fe_Pwr=Rx_Pwr 1:Fe_Pwr=~Rx_Pwr 테스팅 목적을 위해 RF 섹션(202)의 수신 체인을 파티션한다.
26 WideBwFilter 1 1 0= 좁은 BW 1= 넓은 BW RF 섹션(202)에 이용되는 필터를 선택한다. Rx
25:18 ND[7:0] 8 - 0x00-0xFF PLL 클록 생성 섹션에서 합성기 루프 분할기 파라미터의 정수 부분을 지정한다. Synth
17:15 RDIV[2:0] 3 - 0x0-0x7 PLL 클록 생성 섹션에서 합성기 기준 분할기 값을 지정한다. Synth
14:11 CP[3:0] 4 - - 합성기 전하 펌프 출력 및 테스트 모드를 지정한다. PLL
10 PD_POL 1 - 1=양 0=음 페이즈 검출기 극성을 지정한다. PLL
9 DvSel 1 1 0=분수 1=정수 PLL 피드백에 대한 분할기를 지정한다. PLL
8 SDO 1 1 0=제3차 SD 1=제1차 SD 시그마 델타 차수를 선택한다. Synth
7 Rx_Pwr 1 0 1=온, 0=오프 A/D 컨버터를 통해 2차 낮은 노이즈 증폭기에 대한 전단 전력을 제어한다.
6 AcqClk_Sel 1 0 1=PLL, 0=Osc ACQCLK에 대해 OSCCLK 또는 PLLCLK를 선택하는 결함-없는 스위치를 제어한다.
5 Synth_Pwr 1 0 1=온, 0=오프 분수 N 합성기에 대한 전력을 제어한다.
4 PLL_Pwr 1 0 1=온, 0=오프 PLL 및 분할기 체인에 대한 전력을 제어한다.
3 LAN1_Pwr 1 0 1=온, 0=오프 제1(선택적) LNA에 대한 전력을 제어한다.
2 Osc_Pwr 1 1 1=온, 0=오프 오실레이터, ACQCLK-선택 먹스(mux) 및 ACQCLK 드라이버를 제어한다.
1:0 어드레스[1:0] 2 1 1 메시지 타입을 정의한다.
메시지 타입 2: 출력 요구 타입 0 내지 31(어드레스[1:0]=2)
비트 필드 명칭 길이 디폴트 내용 기능
31:8 여분2[28:5] 24 0 0 여분
7:3 여분2[4:0] 또는 출력 Dat[4:0] 5 0 0-31 Out_Req=0이면, 여분(고속 기록) Out_Req=1이면, 출력 데이터 타입
2 Out_Req[5:0] 1 0 0=데이터 1=출력 0인 경우, 데이터가 뒤따른다. 1인 경우, 로딩할 출력 데이터가 뒤따른다.
1:0 어드레스[1:0] 2 2 2 메시지 타입을 정의한다.
출력 메시지 타입은 표 6에 도시되어 있다. 여분 메시지는 확장을 위해 또는 RF 섹션(202)을 테스트하는데 이용하기 위해 정의되었다. 이러한 데이터는 RF 섹션(202)으로부터 메시지 인터페이스에 입력되므로, 이들 필드는 spareInA와 같은 입력을 지정하는 명칭이 주어진다. 데이터가 시프트 아웃되는 경우, 주어진 인덱스 값을 이용하여 출력 데이터 스트림에 배치된다. 예를 들면, spareInA[23:0]은 32비트 출력 필드에서 시프트 아웃된 최종 24비트에 배치될 것이므로, 우선 최상위 비트를 시프트 아웃하는 관례에 따라 8개의 리딩 제로에 이어서 spareInA[23] 내지 spareInA[0]이 뒤따를 것이다.
Out_Dat[4:0]=4-8은 RF 섹션(202)의 듀얼 슬로프 A/D 컨버터에 의해 취해진 20-비트 측정을 지정한다. 상기 언급된 바와 같이, A/D 컨버터는 하나 이상의 아날로그 측정 디바이스에 접속된 복수 채널을 가질 수 있다. 이하에 이용되는 바와 같이, Out_Dat[4:0]=9는 RTC OSC 섹션(212)에 의해 유지되고 상기 설명된 유효 클록 비트를 지정한다.
메시지 타입 2를 이용하여 정의된 출력 메시지 타입(어드레스[1:0]=2 이고 Out_Req=1)
Out_Dat[4:0] 메시지 비트 내용
0 31:24 23:0 0 SpareInA[23:0]
1 31:24 23:0 0 SpareInB[23:0]
2 31:24 23:0 0 SpareInC[23:0]
3 31:24 23:0 0 SpareInD[23:0]
4 31:30 29:20 19:0 DS_ADC_CH_0 LAST_CH[1:0] 여분[9:0] DATA0[19:0]
5 31:30 29:20 19:0 DS_ADC_CH_1 LAST_CH[1:0] 여분[9:0] DATA1[19:0]
6 31:30 29:20 19:0 DS_ADC_CH_2 LAST_CH[1:0] 여분[9:0] DATA2[19:0]
7 31:30 29:20 19:0 DS_ADC_CH_3 LAST_CH[1:0] 여분[9:0] DATA3[19:0]
8 31:30 29:20 19:0 DS_ADC_CNT LAST_CH[1:0] 여분[9:0] COUNT[19:0]
9 31:1 0 RTC_STA 여분[30:0] 0=RTC 무효(디폴트) 1=RTC 유효
29 31:26 25:0 0 전력 제어 메시지 레지스터[24:0]
30 31:0 메시지 입력 시프트 레지스터
31 31:16 15:0 0 칩 버전[15:0]
메시지 타입 3: 확장된 입력 메시지 타입(어드레스[1:0]=3)
비트 필드 명칭 길이 디폴트 내용 기능
31:8 여분3[28:5] 24 0 0 여분
7:3 여분3[4:0] 또는 어드레스[6:2] 5 0 0-31 Addr_Exp=0이면, 여분(고속 기록) Addr_Exp=1이면, 어드레스 확장.
2 Addr_Exp 1 0 0=데이터 1=어드레스 0인 경우, 데이터가 뒤따르고, 1인 경우, 어드레스가 뒤따른다.
1:0 어드레스[1:0] 2 3 3 메시지 타입을 정의한다.
여분 메시지(테스트 또는 확장 목적에 유용함)는 도 8에 도시되어 있다. 이들 데이터는 RF 섹션(202)으로의 메시지 인터페이스에 의한 제어 비트 출력을 나타내므로, 데이터 필드는 출력, 예를 들면, SpareOutA를 지정하도록 명명되었다.
테스트 메시지는 SGNMAG 출력 신호 라인에 대해 정의되었다. TestSignMag[8]=1인 경우, 테스트 모드에 들어간다. 비트가 제로인 경우, 테스트 모드가 턴오프된다. 테스트 모드에서, TestSignMag[7:0]에 지정된 패턴은 ACQCLK가 하이인 동안에 TestSignMag[7]로 시작하여, ACQCLK가 운용중인 한, 출력이다.
메시지 타입 3을 이용한 입력 메시지 (어드레스[1:0]=3 이고 Addr_Exp = 1)
어드레스[6:2] Msg 비트 GRFRST_N 내용
0 31:8 0 SpareOutA[23:0]
1 31:8 0 SpareOutB[23:0]
2 31:8 0 SpareOutC[23:0]
3 31:8 0 SpareOutD[23:0]
4 16:8 0 TestSignMag[8:0]
5 31:12 11 10 9:8 0 0 0 0 DS_ADC_PER PERIOD[19:0] CLK_SEL CLK_ENB 여분[1:0]
6 31:12 11:8 0 0 DS_ADC_SH SHIFT[19:0] 여분[3:0]
7 31:12 11:8 0 0 DS_ADC_PH PH_ONE[19:0] 여분[3:0]
8 31:12 11:8 0 0 DS_ADC_SEQ CH_SEQ[23:0] 여분[3:0]
9 31:10 9 8 0 0 0 RTC_CTL 여분[21:0] 1: RTC 상태 설정 0: 액션없음(디폴트) 1: RTC 상태 판독 0: 액션없음(디폴트)
10 31:1 0 0 0 SGNMAG_SIG 여분[30:0] 0: SGNMAG(디폴트) 1: OSCCLK
어드레스[6:2]=5-8은 RF 섹션(202)에서 듀얼 슬로프 A/D 컨버터에 대한 파라미터를 지정한다. DS-ADC_PER 메시지는 20-비트 변환 주기, 전체 A/D 변환 사이클의 지속기간을 설정하고(PERIOD), A/D 컨버터에 제공되는 입력클록(예를 들면, OSCCLK 또는 PLLCLK) 중 하나를 선택하며(CLK_SEL), 클록을 인에이블시키거나 디스에이블시킨다(CLK_ENB). DS_ADC_SH 메시지는 임의의 주어진 시간 베이스에 대해 A/D 변환 사이클의 페이즈를 변경하기 위해 변환을 개시하기 전에 A/D 컨버터 제어 회로가 카운트 다운 값으로서 이용하는 20-비트 시프트 주기(SHIFT)를 제공한다. DS_ADC_PH는 듀얼 슬로프 A/D 컨버터에 대한 20-비트 페이즈 하나의 변환 주기(예를 들면, 통합 주기의 지속기간)를 지정한다.
DS_ADC_SEQ 메시지는 A/D 컨버터가 4개의 입력 채널 각각에 대해 변환을 수행하는 순서를 제어하는 24비트를 지정한다. 더 구체적으로는, 24 비트는 12쌍의 비트로 나누어지고, 각 쌍은 A/D 컨버터 이전의 아날로그 멀티플렉서에 다음 입력 채널을 지정한다. 그러므로, 비트 쌍은 A/D 컨버터에 의해 어느 채널이 다음으로 디지털화되는지를 제어하고, 그럼으로써 4개의 입력 채널이 다른 레이트로 샘플링된다.
표 8과 관련되어 계속하여, 어드레스[6:2]=9는 RTC OSC 섹션(212)의 클록 상태 비트가 양호한 클록을 나타내도록 설정되거나 (비트 8이 1인 경우) 베이스밴드 섹션(204)이 RF 섹션(202)에 의해 출력될 클록 상태 비트의 값을 요구하고 있다는 것을 지정한다. 어드레스[6:2]=10은 RF 섹션(202)이 SGNMAG 신호 라인에 제공하는 신호를 제어한다(예를 들면, 멀티플렉서를 통함). 디폴트는 부호 비트 및 크기 비트 정보이고, 대안은 OSCCLK 신호이다.
다음으로 도 5를 참조하면, 상기 도는 RF 섹션(202)과 베이스밴드 섹션(204)을 인터페이싱하는 방법을 도시하는 흐름도(500)를 도시하고 있다. 특히, SPS 신호 샘플의 베이스밴드 섹션(204)으로의 직렬 송신과 관련하여, RF 섹션(202)은 부호 비트(306)를 SGNMAG 신호 라인 상에 배치하고(단계 502), 그리고나서 하강 에지(310)를 ACQCLK 라인 상에 제공한다(단계 504). 이어서, RF 섹션(202)은 크기 비트(308)를 SGNMAG 신호 라인 상에 배치하고, 그리고나서 상승 에지(312)를 ACQCLK 라인 상에 제공한다(단계 508). 이러한 시퀀스는 베이스밴드 섹션(204)에 송신된 각 부호 비트 및 크기 비트 샘플 쌍에 대해 반복된다. 그럼으로써, SPS 신호 데이터는 베이스밴드 섹션(204)에 직렬로 전달된다.
RF 섹션(202)과 베이스밴드 섹션(204)간의 메시지 송신과 관련하여, 마스터 디바이스(통상 베이스밴드 섹션(204))는 메시지 직렬 인터페이스(208)를 통해 데이터를 전송하거나 수신할 필요가 있는지 여부를 결정한다(단계 510). 그렇다면, 베이스밴드 섹션(204)은 메시지가 고속 기록 메시지인지를 결정한다(단계 512). 메시지가 고속 기록 메시지라면, 베이스밴드 섹션(204)(데이터를 송신하는 경우) 또는 RF 섹션(202)(데이터를 송신하는 경우)은 적절한 직렬 메시지 데이터 라인 상에 8개의 데이터 비트를 직렬로 배치한다. 각 데이터 비트는 각 데이터 비트에 대한 메시지 클록(404) 변이에 의해 시프트 인된다(단계 514). 그렇지 않으면, 베이스밴드 섹션(204) 또는 RF 섹션(202)은 적절한 직렬 메시지 라인 상에 32개의 데이터 비트를 직렬로 배치하고, 각 데이터 비트는 메시지 클록(404) 변이에 의해 시프트 인된다(단계 516).
슬레이브 선택 신호 라인은 베이스밴드 섹션(204)과 RF 섹션(202)간의 타이밍을 전달하는데 이용된다. 특히, COUNT[9:0] 출력(표 6 참조, Out_Dat=8)은 RF 섹션(202)에서 듀얼 슬로프 A/D 컨버터의 샘플링 페이즈를 드러내는 RF 섹션(202)에 제공되는 카운터 값을 나타낸다. 슬레이브 선택 신호 라인은 DSP 타이밍을 래치하는 RF 섹션(202)의 회로에 접속된다. 그러므로, COUNT 값은 슬레이브 선택 신호가 COUNT 출력을 요구하는 메시지로 하여금 COUNT 값을 송신을 위해 시프트 레지스터에 래치하도록 유발하는 때의 카운터 값이다. 베이스밴드 섹션(204)에서, 슬레이브 선택 신호가 디-어서트된 경우(RF 섹션(202)이 COUNT를 래치한 경우) 슬레이브 선택 신호는 카운터(또는 다른 시간 표현)를 래치한다.
그럼으로써, A/D 샘플 타이밍은 베이스밴드 섹션(204) 타이밍과 관련된다. SHIFT[19:0] 입력(표 8 참조, 어드레스=6)은 A/D 타이밍을 베이스밴드 섹션(204) 타이밍으로부터 원하는 오프셋으로 시프트하는데 이용된다. 결과적으로, 베이스밴드 섹션(204)은 추가 인터페이스 라인없이 RF 섹션(202) 회로의 타이밍을 변경시킨다.
그러므로, 본 발명과 일치하는 시스템 및 방법은 RF 처리 섹션(202)과 베이스밴드 처리 섹션(204)간의 인터페이스( 및 인터페이스를 동작시키거나 제공하는 방법)를 제공한다. 인터페이스는 인터페이스에 부적절한 복잡도를 추가시키지 않고 2개의 처리 섹션간의 SPS 신호 샘플의 송신뿐만 아니라 범용 메시지 송신을 지원한다.
본 발명의 양호한 실시예의 상기 설명은 예시 및 설명을 위해 제공되었다. 본 발명을 개시된 정확한 형태로 제한하거나 소모적인 것으로 하려는 것이 아니다. 다수의 변형 및 변동이 상기 설명의 측면에서 가능하다. 본 발명의 범주는 이러한 상세한 설명에 의해 제한되지 않는다는 것이다.

Claims (60)

  1. 무선 주파수(radio frequency: RF) 신호를 처리하기 위한 RF 섹션을 베이스밴드 신호를 처리하기 위한 베이스밴드 섹션에 연결하는 RF 대 베이스밴드 인터페이스(radio frequency to baseband interface) 장치로서,
    상기 RF 섹션과 상기 베이스밴드 섹션 간에 메시지를 통신하기 위한 양방향 메시지 직렬 인터페이스; 및
    상기 RF 섹션으로부터 상기 베이스밴드 섹션으로 데이터를 통신하기 위한 데이터 직렬 인터페이스를 포함하고,
    상기 메시지는 상기 RF 섹션의 타이밍을 변경하는데 관련되는 필드를 포함하는 인터페이스 장치.
  2. 제1항에 있어서, 상기 데이터 직렬 인터페이스는 단일 데이터 비트 신호 라인을 포함하는 인터페이스 장치.
  3. 제1항에 있어서, 상기 데이터 직렬 인터페이스는 데이터 클록 신호 라인 및 단일 데이터 비트 신호 라인을 포함하는 인터페이스 장치.
  4. 제1항에 있어서, 상기 데이터 직렬 인터페이스는 데이터 클록 신호 라인 및 데이터 비트 신호 라인을 포함하고,
    상기 데이터 클록 신호 라인은 상승 에지(rising edge) 및 하강 에지(falling edge)를 포함하는 데이터 클록을 반송(carry)하며,
    상기 데이터 비트 신호 라인은, 제1 데이터 비트 및 제2 데이터 비트를 포함하는 데이터 신호를 반송하고,
    상기 제1 데이터 비트는 상기 데이터 클록의 상기 상승 에지에서 유효하고, 상기 제2 데이터 비트는 상기 데이터 클록의 상기 하강 에지에서 유효한 인터페이스 장치.
  5. 제4항에 있어서, 상기 제1 데이터 비트는 부호 비트(sign bit)인 인터페이스 장치.
  6. 제4항에 있어서, 상기 제2 데이터 비트는 크기 비트(magnitude bit)인 인터페이스 장치.
  7. 제1항에 있어서, 상기 메시지 직렬 인터페이스는 메시지-인 신호 라인, 메시지-아웃 신호 라인 및 메시지 클록 신호 라인을 포함하는 인터페이스 장치.
  8. 제7항에 있어서, 상기 메시지 직렬 인터페이스는 슬레이브-선택 신호 라인(slave-select signal line)을 더 포함하는 인터페이스 장치.
  9. RF 신호를 처리하기 위한 무선 주파수(RF) 섹션을 베이스밴드 신호를 처리하기 위한 베이스밴드 섹션에 인터페이싱(interfacing)하기 위한 방법으로서,
    메시지 직렬 인터페이스 상에서, 상기 RF 섹션과 상기 베이스밴드 섹션 사이에서 메시지를 양방향으로 직렬로 통신하는 단계; 및
    데이터 직렬 인터페이스 상에서, 상기 RF 섹션으로부터 상기 베이스밴드 섹션으로 데이터를 직렬로 통신하는 단계를 포함하고,
    상기 메시지는 상기 RF 섹션의 타이밍을 변경하는데 관련되는 필드를 포함하는 방법.
  10. 제9항에 있어서, 상기 데이터를 직렬로 통신하는 단계는 단일 데이터 비트 신호 라인 상에서 데이터를 직렬로 통신하는 단계를 포함하는 방법.
  11. 제9항에 있어서, 상기 데이터를 직렬로 통신하는 단계는 데이터 클록 신호 라인 및 데이터 비트 신호 라인을 사용하여 데이터를 직렬로 통신하는 단계를 포함하고,
    상기 데이터 클록 신호 라인은, 상승 에지 및 하강 에지를 포함하는 데이터 클록을 반송하며,
    상기 데이터 비트 신호 라인은, 제1 데이터 비트 및 제2 데이터 비트를 포함하는 데이터 신호를 반송하고,
    상기 제1 데이터 비트는 상기 데이터 클록의 상기 상승 에지 상에서 유효하고, 상기 제2 데이터 비트는 상기 데이터 클록의 상기 하강 에지 상에서 유효한 방법.
  12. 제11항에 있어서, 상기 제1 데이터 비트는 부호 비트인 방법.
  13. 제11항에 있어서, 상기 제2 데이터 비트는 크기 비트인 방법.
  14. 제9항에 있어서, 상기 메시지를 직렬로 통신하는 단계는 메시지-인 신호 라인, 메시지-아웃 신호 라인 및 메시지 클록 신호 라인을 사용하여 메시지를 직렬로 통신하는 단계를 포함하는 방법.
  15. RF 신호를 처리하기 위한 RF 섹션을 베이스밴드 신호를 처리하기 위한 베이스밴드 섹션에 연결하는 RF 대 베이스밴드 인터페이스 장치로서,
    상기 RF 섹션과 상기 베이스밴드 섹션 간에 통신하기 위한 양방향 메시지 직렬 인터페이스를 포함하고,
    상기 메시지 직렬 인터페이스는 메시지 클록 라인, 메시지-인 신호 라인 및 메시지-아웃 신호 라인을 포함하며,
    상기 메시지-아웃 신호 라인은, 미리 정의된 RF 섹션 메시지 그룹으로부터 선택된 메시지를 나타내는 출력 비트 스트림을 반송하고,
    상기 미리 정의된 RF 섹션 메시지 그룹은 RF 섹션 전력 제어 메시지 및 RF 섹션 테스트 메시지를 포함하고,
    상기 메시지는 상기 RF 섹션의 타이밍을 변경하는데 관련되는 필드를 포함하는 인터페이스 장치.
  16. 제15항에 있어서, 상기 미리 정의된 RF 섹션 메시지 그룹은 RF 섹션 프로그램가능 클록 합성기 메시지(RF section programmable clock synthesizer message)를 더 포함하는 인터페이스 장치.
  17. 제16항에 있어서, 상기 프로그램가능 클록 합성기 메시지는 기준 분할기 값(reference divider value)을 포함하는 인터페이스 장치.
  18. 제17항에 있어서, 상기 기준 분할기 값은 정수 분할기 값(integer divider value)인 인터페이스 장치.
  19. 제17항에 있어서, 상기 기준 분할기 값은 분수 분할기 값(fractional divider value)인 인터페이스 장치.
  20. 제15항에 있어서, 상기 미리 정의된 RF 섹션 메시지 그룹은, 상기 메시지 클록 라인에 대한 메시지 클록을 선택하기 위한 클록 출력 선택 메시지를 더 포함하는 인터페이스 장치.
  21. 제15항에 있어서, 상기 메시지-인 신호 라인은 미리 정의된 베이스밴드 섹션 메시지 그룹으로부터 선택된 메시지를 나타내는 입력 비트 스트림을 반송하고, 상기 미리 정의된 베이스밴드 섹션 메시지 그룹은 클록 상태 메시지 및 아날로그 측정 메시지를 포함하는 인터페이스 장치.
  22. 제21항에 있어서, 상기 미리 정의된 베이스밴드 섹션 메시지 그룹은 채널 변환 카운트 메시지를 더 포함하는 인터페이스 장치.
  23. 제21항에 있어서, 상기 아날로그 측정 메시지는 복수의 아날로그 입력 채널 중 적어도 하나에 대한 아날로그 측정 메시지를 포함하는 인터페이스 장치.
  24. 제15항에 있어서, 데이터 클록 신호 라인 및 데이터 비트 신호 라인을 포함하는 데이터 직렬 인터페이스를 더 포함하는 인터페이스 장치.
  25. 제24항에 있어서,
    상기 데이터 클록 신호 라인은, 상승 에지 및 하강 에지를 포함하는 데이터 클록을 반송하고,
    상기 데이터 비트 신호 라인은, 제1 데이터 비트 및 제2 데이터 비트를 포함하는 데이터 신호를 반송하며,
    상기 제1 데이터 비트는 상기 데이터 클록의 상기 상승 에지 상에서 유효하고, 상기 제2 데이터 비트는 상기 데이터 클록의 상기 하강 에지 상에서 유효한 인터페이스 장치.
  26. 제25항에 있어서, 상기 제1 데이터 비트는 부호 비트이고, 상기 제2 데이터 비트는 크기 비트인 인터페이스 장치.
  27. 위성 포지셔닝 시스템 수신기(satellite positioning system receiver)를 위한 RF 전단(front end) 장치로서,
    위성 포지셔닝 시스템 신호를 수신하기 위한 RF 입력을 포함하는 RF 처리 섹션; 및
    상기 RF 처리 섹션에 연결되는 RF 대 베이스밴드 인터페이스(RF to baseband interface)를 포함하며,
    상기 인터페이스는,
    상기 RF 처리 섹션과 베이스밴드 처리 섹션 간에 메시지를 통신하기 위한 양방향 메시지 직렬 인터페이스; 및
    상기 RF 처리 섹션으로부터 상기 베이스밴드 처리 섹션으로 데이터를 통신하기 위한 데이터 직렬 인터페이스를 포함하고,
    상기 메시지는 상기 RF 처리 섹션의 타이밍을 변경하는데 관련되는 필드를 포함하는 RF 전단 장치.
  28. 제27항에 있어서, 상기 RF 처리 섹션은 SiRFStar® Ⅲ RF 처리 섹션을 포함하는 RF 전단 장치.
  29. 제27항에 있어서,
    상기 메시지 직렬 인터페이스는 메시지 클록 라인, 메시지-인 신호 라인 및 메시지-아웃 신호 라인을 포함하고,
    상기 메시지-아웃 신호 라인은 미리 정의된 RF 섹션 메시지 그룹으로부터 선택된 메시지를 나타내는 출력 비트 스트림을 반송하는 RF 전단 장치.
  30. 제29항에 있어서, 상기 미리 정의된 RF 섹션 메시지 그룹은 RF 섹션 전력 제어 메시지 및 RF 섹션 테스트 메시지를 포함하는 RF 전단 장치.
  31. 제30항에 있어서, 상기 미리 정의된 RF 섹션 메시지 그룹은, 상기 메시지 클록 라인에 대한 메시지 클록을 선택하기 위한 클록 출력 선택 메시지를 더 포함하는 RF 전단 장치.
  32. 제29항에 있어서, 상기 메시지-인 신호 라인은 미리 정의된 베이스밴드 섹션 메시지 그룹으로부터 선택된 메시지를 나타내는 입력 비트 스트림을 반송하고, 상기 미리 정의된 베이스밴드 섹션 메시지 그룹은 클록 상태 메시지 및 아날로그 측정 메시지를 포함하는 RF 전단 장치.
  33. 제32항에 있어서, 상기 아날로그 측정 메시지는, 복수의 아날로그 입력 채널 중 적어도 하나에 대한 아날로그 측정 메시지를 포함하는 RF 전단 장치.
  34. 제27항에 있어서, 상기 데이터 직렬 인터페이스는 데이터 클록 신호 라인 및 데이터 비트 신호 라인을 포함하는 RF 전단 장치.
  35. 제34항에 있어서,
    상기 데이터 클록 신호 라인은, 상승 에지 및 하강 에지를 포함하는 데이터 클록을 반송하고,
    상기 데이터 비트 신호 라인은, 제1 데이터 비트 및 제2 데이터 비트를 포함하는 데이터 신호를 반송하며,
    상기 제1 데이터 비트는 상기 데이터 클록의 상기 상승 에지 상에서 유효하고, 상기 제2 데이터 비트는 상기 데이터 클록의 상기 하강 에지 상에서 유효한 RF 전단 장치.
  36. 제35항에 있어서, 상기 제1 데이터 비트는 부호 비트인 RF 전단 장치.
  37. 제35항에 있어서, 상기 제2 데이터 비트는 크기 비트인 RF 전단 장치.
  38. 위성 포지셔닝 시스템 수신기를 위한 베이스밴드 후단(back end) 장치로서,
    디지털 디바이스와 통신하기 위해 적어도 하나의 어드레스, 데이터 및 제어 라인을 포함하는 베이스밴드 처리 섹션; 및
    상기 베이스밴드 처리 섹션에 연결되는 RF 대 베이스밴드 인터페이스를 포함하며,
    상기 인터페이스는,
    RF 처리 섹션과 상기 베이스밴드 처리 섹션에 메시지를 통신하기 위한 양방향 메시지 직렬 인터페이스; 및
    상기 RF 처리 섹션으로부터 상기 베이스밴드 처리 섹션으로 데이터를 통신하기 위한 데이터 직렬 인터페이스를 포함하고,
    상기 메시지는 상기 RF 처리 섹션의 타이밍을 변경하는데 관련되는 필드를 포함하는 베이스밴드 후단 장치.
  39. 제38항에 있어서, 상기 베이스밴드 처리 섹션은 SiRFStar® Ⅲ 베이스밴드 처리 섹션을 포함하는 베이스밴드 후단 장치.
  40. 제38항에 있어서,
    상기 메시지 직렬 인터페이스는 메시지 클록 라인, 메시지-인 신호 라인 및 메시지-아웃 신호 라인을 포함하며,
    상기 메시지-아웃 신호 라인은 미리 정의된 RF 섹션 메시지 그룹으로부터 선택된 메시지를 나타내는 출력 비트 스트림을 반송하는 베이스밴드 후단 장치.
  41. 제40항에 있어서, 상기 미리 정의된 RF 섹션 메시지 그룹은 RF 섹션 전력 제어 메시지 및 RF 섹션 테스트 메시지를 포함하는 베이스밴드 후단 장치.
  42. 제41항에 있어서, 상기 미리 정의된 RF 섹션 메시지 그룹은, 상기 메시지 클록 라인에 대한 메시지 클록을 선택하기 위한 클록 출력 선택 메시지를 더 포함하는 베이스밴드 후단 장치.
  43. 제40항에 있어서, 상기 메시지-인 신호 라인은 미리 정의된 베이스밴드 섹션 메시지 그룹으로부터 선택된 메시지를 나타내는 입력 비트 스트림을 반송하고, 상기 미리 정의된 베이스밴드 섹션 메시지 그룹은 클록 상태 메시지 및 아날로그 측정 메시지를 포함하는 베이스밴드 후단 장치.
  44. 제43항에 있어서, 상기 아날로그 측정 메시지는, 복수의 아날로그 입력 채널 중 적어도 하나에 대한 아날로그 측정 메시지를 포함하는 베이스밴드 후단 장치.
  45. 제38항에 있어서, 상기 데이터 직렬 인터페이스는 데이터 클록 신호 라인 및 데이터 비트 신호 라인을 포함하는 베이스밴드 후단 장치.
  46. 제45항에 있어서,
    상기 데이터 클록 신호 라인은, 상승 에지 및 하강 에지를 포함하는 데이터 클록을 반송하고,
    상기 데이터 비트 신호 라인은, 제1 데이터 비트 및 제2 데이터 비트를 포함하는 데이터 신호를 반송하며,
    상기 제1 데이터 비트는 상기 데이터 클록의 상기 상승 에지 상에서 유효하고, 상기 제2 데이터 비트는 상기 데이터 클록의 상기 하강 에지 상에서 유효한 베이스밴드 후단 장치.
  47. 제46항에 있어서, 상기 제1 데이터 비트는 부호 비트인 베이스밴드 후단 장치.
  48. 제46항에 있어서, 상기 제2 데이터 비트는 크기 비트인 베이스밴드 후단 장치.
  49. 위성 포지셔닝 시스템 수신기로서,
    위성 포지셔닝 시스템 신호를 수신하기 위한 RF 입력 및 RF 처리 섹션을 포함하는 RF 전단;
    베이스밴드 처리 섹션 및 디지털 디바이스와 통신하기 위해 적어도 하나의 어드레스, 데이터 및 제어 라인을 포함하는 베이스밴드 후단; 및
    상기 RF 처리 섹션과 상기 베이스밴드 처리 섹션의 사이에 연결된 RF 대 베이스밴드 인터페이스를 포함하며,
    상기 인터페이스는,
    상기 RF 처리 섹션과 베이스밴드 처리 섹션 간에 메시지를 통신하기 위한 양방향 메시지 직렬 인터페이스; 및
    상기 RF 처리 섹션으로부터 상기 베이스밴드 처리 섹션으로 데이터를 통신하기 위한 데이터 직렬 인터페이스를 포함하고,
    상기 메시지는 상기 RF 처리 섹션의 타이밍을 변경하는데 관련되는 필드를 포함하는 위성 포지셔닝 시스템 수신기.
  50. 제49항에 있어서, 상기 RF 처리 섹션은 SiRFStar® Ⅲ RF 처리 섹션을 포함하는 위성 포지셔닝 시스템 수신기.
  51. 제49항에 있어서,
    상기 메시지 직렬 인터페이스는 메시지 클록 라인, 메시지-인 신호 라인 및 메시지-아웃 신호 라인을 포함하고,
    상기 메시지-아웃 신호 라인은 미리 정의된 RF 섹션 메시지 그룹으로부터 선택된 메시지를 나타내는 출력 비트 스트림을 반송하는 위성 포지셔닝 시스템 수신기.
  52. 제51항에 있어서, 상기 미리 정의된 RF 섹션 메시지 그룹은 RF 섹션 전력 제어 메시지 및 RF 섹션 테스트 메시지를 포함하는 위성 포지셔닝 시스템 수신기.
  53. 제52항에 있어서, 상기 미리 정의된 RF 섹션 메시지 그룹은, 상기 메시지 클록 라인에 대한 메시지 클록을 선택하기 위한 클록 출력 선택 메시지를 더 포함하는 위성 포지셔닝 시스템 수신기.
  54. 제51항에 있어서, 상기 메시지-인 신호 라인은 미리 정의된 베이스밴드 섹션 메시지 그룹으로부터 선택된 메시지를 나타내는 입력 비트 스트림을 반송하고, 상기 미리 정의된 베이스밴드 섹션 메시지 그룹은 클록 상태 메시지 및 아날로그 측정 메시지를 포함하는 위성 포지셔닝 시스템 수신기.
  55. 제54항에 있어서, 상기 아날로그 측정 메시지는, 복수의 아날로그 입력 채널 중 적어도 하나에 대한 아날로그 측정 메시지를 포함하는 위성 포지셔닝 시스템 수신기.
  56. 제49항에 있어서, 상기 데이터 직렬 인터페이스는 데이터 클록 신호 라인 및 데이터 비트 신호 라인을 포함하는 위성 포지셔닝 시스템 수신기.
  57. 제56항에 있어서,
    상기 데이터 클록 신호 라인은, 상승 에지 및 하강 에지를 포함하는 데이터 클록을 반송하고,
    상기 데이터 비트 신호 라인은, 제1 데이터 비트 및 제2 데이터 비트를 포함하는 데이터 신호를 반송하며,
    상기 제1 데이터 비트는 상기 데이터 클록의 상기 상승 에지 상에서 유효하고, 상기 제2 데이터 비트는 상기 데이터 클록의 상기 하강 에지 상에서 유효한 위성 포지셔닝 시스템 수신기.
  58. 제57항에 있어서, 상기 제1 데이터 비트는 부호 비트인 위성 포지셔닝 시스템 수신기.
  59. 제57항에 있어서, 상기 제2 데이터 비트는 크기 비트인 위성 포지셔닝 시스템 수신기.
  60. 제49항에 있어서, 상기 베이스밴드 처리 섹션은 SiRFStar® Ⅲ 베이스밴드 처리 섹션을 포함하는 위성 포지셔닝 시스템 수신기.
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