KR100766220B1 - Page buffer circuit of flash memory device with improved structure - Google Patents

Page buffer circuit of flash memory device with improved structure Download PDF

Info

Publication number
KR100766220B1
KR100766220B1 KR1020050070354A KR20050070354A KR100766220B1 KR 100766220 B1 KR100766220 B1 KR 100766220B1 KR 1020050070354 A KR1020050070354 A KR 1020050070354A KR 20050070354 A KR20050070354 A KR 20050070354A KR 100766220 B1 KR100766220 B1 KR 100766220B1
Authority
KR
South Korea
Prior art keywords
node
circuit
nmos transistor
sensing
data
Prior art date
Application number
KR1020050070354A
Other languages
Korean (ko)
Other versions
KR20070015777A (en
Inventor
김숙경
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050070354A priority Critical patent/KR100766220B1/en
Publication of KR20070015777A publication Critical patent/KR20070015777A/en
Application granted granted Critical
Publication of KR100766220B1 publication Critical patent/KR100766220B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Abstract

본 발명은 개선된 구조를 가지는 플래시 메모리 장치의 페이지 버퍼 회로에 관한 것으로, 본 발명에 따른 페이지 버퍼 회로는 응답 속도가 증가된 센싱 회로를 구비하므로, 이웃한 페이지 버퍼 회로의 센싱 노드에 전달되는 독출 데이터의 로직 값에 무관하게 정확한 데이터 독출할 수 있다.The present invention relates to a page buffer circuit of a flash memory device having an improved structure. Since the page buffer circuit according to the present invention includes a sensing circuit with an increased response speed, the read buffer is transmitted to a sensing node of a neighboring page buffer circuit. Accurate data reading is possible regardless of the logic value of the data.

센싱 회로, 스위칭 회로, 채널 폭, 게이트 길이 Sensing Circuit, Switching Circuit, Channel Width, Gate Length

Description

개선된 구조를 가지는 플래시 메모리 장치의 페이지 버퍼 회로{Page buffer circuit of flash memory device with improved structure}Page buffer circuit of flash memory device with improved structure

도 1은 종래의 플래시 메모리 장치의 페이지 버퍼 회로들의 블록도이다.1 is a block diagram of page buffer circuits of a conventional flash memory device.

도 2는 도 1에 도시된 페이지 버퍼 회로의 독출 동작과 관련된 신호들의 타이밍도이다.FIG. 2 is a timing diagram of signals related to a read operation of the page buffer circuit shown in FIG. 1.

도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 페이지 버퍼 회로의 회로도이다.3 is a circuit diagram of a page buffer circuit of a flash memory device according to an embodiment of the present invention.

도 4는 도 3에 도시된 센싱 회로와 래치의 상세한 회로도이다.4 is a detailed circuit diagram of the sensing circuit and the latch shown in FIG. 3.

도 5는 도 3에 도시된 페이지 버퍼 회로의 독출 동작과 관련된 신호들의 타이밍도이다.FIG. 5 is a timing diagram of signals related to a read operation of the page buffer circuit shown in FIG. 3.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 페이지 버퍼 회로 110 : 비트 라인 선택 회로100: page buffer circuit 110: bit line selection circuit

120, 130 : 레지스터 140, 150 : 데이터 입력 회로120, 130: registers 140, 150: data input circuit

160, 170 : 검증 회로 180 : 전송 회로160, 170: verification circuit 180: transmission circuit

190 : 데이터 출력 회로 200 : 프리차지 회로190: data output circuit 200: precharge circuit

본 발명은 플래시 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치의 페이지 버퍼 회로에 관한 것이다.The present invention relates to a flash memory device, and more particularly, to a page buffer circuit of a flash memory device.

일반적으로, 플래시 메모리 장치는 짧은 시간 동안 대용량의 데이터를 프로그램하거나 또는 독출하기 위해 페이지 버퍼(page buffer)를 포함한다. 도 1은 종래의 페이지 버퍼 회로들의 구성을 개략적으로 도시하고 있다. 도 1을 참고하면, 페이지 버퍼 회로(10)는 비트 라인들(BLe1, BLo1)에 연결되고, 페이지 버퍼 회로(20)는 비트 라인들(BLe2, BLo2)에 연결된다. 상기 페이지 버퍼 회로(10)는 비트 라인 선택 회로(11), 프리차지 회로(12), 제1 레지스터(13), 제2 레지스터(14), 데이터 입력 회로(15), 데이터 전송회로(16), 데이터 출력회로(17), 제1 검증 회로(18), 및 제2 검증 회로(19)를 포함한다. 상기 제1 레지스터(13)는 제1 센싱 회로(31)와 제1 래치 회로(32)를 포함하고, 상기 제2 레지스터(14)는 제2 센싱 회로(41)와 제2 래치 회로(42)를 포함한다. 상기 페이지 버퍼 회로(20)는 비트 라인 선택 회로(21), 프리차지 회로(22), 제1 레지스터(23), 제2 레지스터(24), 데이터 입력 회로(25), 데이터 전송회로(26), 데이터 출력회로(27), 제1 검증 회로(28), 및 제2 검증 회로(29)를 포함한다.Generally, flash memory devices include a page buffer to program or read large amounts of data for a short time. 1 schematically illustrates a configuration of a conventional page buffer circuit. Referring to FIG. 1, the page buffer circuit 10 is connected to the bit lines BLe1 and BLo1, and the page buffer circuit 20 is connected to the bit lines BLe2 and BLo2. The page buffer circuit 10 includes a bit line selection circuit 11, a precharge circuit 12, a first register 13, a second register 14, a data input circuit 15, and a data transfer circuit 16. , A data output circuit 17, a first verify circuit 18, and a second verify circuit 19. The first register 13 includes a first sensing circuit 31 and a first latch circuit 32, and the second register 14 includes a second sensing circuit 41 and a second latch circuit 42. It includes. The page buffer circuit 20 includes a bit line selection circuit 21, a precharge circuit 22, a first register 23, a second register 24, a data input circuit 25, and a data transfer circuit 26. , A data output circuit 27, a first verify circuit 28, and a second verify circuit 29.

도 2를 참고하여, 상기 페이지 버퍼 회로들(10, 20)의 독출 동작 과정을 간략히 설명하면 다음과 같다. 상기 페이지 버퍼 회로들(10, 20)의 독출 동작은 실질적으로 동일하므로, 상기 페이지 버퍼 회로(10)의 동작을 중심으로 설명하기로 한다. 도 2를 참고하면, 먼저, 상기 비트 라인 선택 회로(11)가 디스차지 신호들 (DISCHe, DISCHo)에 응답하여, 상기 비트 라인(BLo1)을 시간(T1) 동안 비트 라인 제어 신호(VIRPWR)의 전압(즉, 그라운드 전압) 레벨로 디스차지한다. 프리차지 제어 신호(PRECHb)에 응답하여, 상기 프리차지 회로(12)가 센싱 노드(S1)를 시간(T4) 동안 내부 전압 레벨로 프리차지할 때, 상기 비트 라인 선택 회로(11)가 비트 라인 선택 신호들(BSLe, BSLo)에 응답하여, 상기 비트 라인(BLe1)을 시간(T2) 동안 상기 센싱 노드(S1)에 연결한다. 그 결과, 상기 센싱 노드(S1)에 연결된 상기 비트 라인(BLe1)이 상기 내부 전압 레벨로 프리차지된다. 상기 시간(T2) 이 후, 상기 비트 라인 선택 신호(BSLe)가 디세이블될 때, 상기 비트 라인 선택 회로(11)는 상기 비트 라인(BLe1)을 상기 센싱 노드(S1)로부터 분리시켜 플로우팅(floating) 시킨다. 이 후, 선택된 워드 라인(미도시)에 독출 전압 또는 검증 전압이 공급될 때, 상기 선택된 워드 라인과 상기 비트 라인(BLe1)에 연결된 선택된 메모리 셀(미도시)에 저장된 데이터(미도시)의 로직 값에 따라 상기 비트 라인(BLe1)의 전압이 결정된다. 예를 들어, 상기 선택된 메모리 셀이 프로그램되지 않은 경우(즉, 소거(erase)된 경우), 플로우팅된 상기 비트 라인(BLe1)의 전압은 "A1"으로 표시된 것과 같이, 상기 그라운드 전압 레벨로 점차적으로 감소된다. 반대로, 상기 선택된 메모리 셀이 프로그램된 경우, 플로우팅된 상기 비트 라인(BLe1)은 "A2"로 표시된 것과 같이, 프리차지된 상태(즉, 상기 내부 전압 레벨)를 유지한다. 이 후, 시간(T3) 동안 상기 비트 라인 선택 신호(BSLe)가 인에이블될 때, 상기 비트 라인 선택 회로(11)가 상기 비트 라인(BLe1)을 상기 센싱 노드(S1)에 연결한다. 그 결과, 상기 비트 라인(BLe1)의 전압 레벨에 따라 상기 센싱 노드(S1)의 전압 레벨이 변화된다. 즉, 상기 비트 라인(BLe1)이 상기 그라운드 전압 레벨일 때, 상기 센싱 노드(S1)의 전압도 "B1"으로 표시된 것과 같이, 상기 그라운드 전압으로 유지된다. 반대로, 상기 비트 라인(BLe1)이 상기 내부 전압 레벨일 때, 상기 센싱 노드(S1)의 전압도 "B2"로 표시된 것과 같이, 상기 내부 전압 레벨로 유지된다. 이 후, 시간(T5) 동안 독출 제어 신호(READ1 또는 READ2)가 인에이블될 때, 상기 제1 또는 제2 센싱 회로(31 또는 41)가 상기 센싱 노드(S1)의 전압을 센싱하고, 그 센싱 결과에 따라 로직 로우 또는 하이의 센싱 데이터(SA1b)를 발생한다. 여기에서, 상기 페이지 버퍼 회로(10, 20)의 독출 동작이 동시에 실행되므로, 상기 센싱 노드(S1)에 상기 비트 라인(BLe1)의 전압이 전달될 때, 상기 페이지 버퍼 회로(20)의 센싱 노드(S2)에는 상기 비트 라인(BLe2)의 전압이 전달된다. 이때, 상기 센싱 노드들(S1, S2)의 전압이 서로 다를 경우(즉, 상기 비트 라인들(BLe1, BLe2)에 각각 연결된 메모리 셀들에 저장된 데이터가 서로 다를 경우), 상기 센싱 노드들(S1, S2) 간의 커플링 캐패시턴스(coupling capacitance) 성분에 의해, 상기 센싱 노드들(S1, S2)의 전압 레벨이 변화될 수 있다. 예를 들어, 상기 비트 라인(BLe1)에 연결된 메모리 셀이 프로그램되고, 상기 비트 라인(BLe2)에 연결된 메모리 셀이 소거된 경우, 독출 동작시 상기 센싱 노드(S1)는 상기 내부 전압 레벨로 되고, 상기 센싱 노드(S2)는 상기 그라운드 전압 레벨로 된다. 이때, 상기 센싱 노드들(S1, S2) 간의 커플링 캐패시턴스 성분에 의해, 상기 센싱 노드(S1)의 전압이 "B3"로 표시된 것과 같이 상기 그라운드 전압 레벨로 점차 감소하고, 상기 비트 라인(BLe1)의 전압도 "A3"로 표시된 것과 같이 상기 그라운드 전압 레벨로 감소한다. 결국, 상기 독출 제어 신호 (READ1)가 인에이블되는 시점에서, 상기 내부 전압 레벨로 유지되어야 할 상기 센싱 노드(S1)의 전압이 상기 그라운드 전압으로 변화되어, 상기 센싱 회로(31)가 잘못된 데이터를 센싱하게 된다. 그 결과, 상기 제1 래치 회로(32)가 "C1"으로 표시된 것과 같이 로직 하이의 센싱 데이터(SA1)를 출력해야함에도 불구하고, "C2"로 표시된 것과 같이 로직 로우의 잘못된 센싱 데이터(SA1)를 출력하게 되는 문제점이 있다. 이러한 문제점은 프로그램 과정 동안 실행되는 검증 동작에서, 상기 제1 또는 제2 검증 회로(18 또는 19)가 이미 프로그램된 메모리 셀을 소거된 셀로서 판정하여, 상기 메모리 셀이 오버(over) 프로그램되는 현상을 발생시키는 원인이 된다. 상술한 것과 같이, 상기 페이지 버퍼 회로들(10, 20)은 서로 인접한 상기 센싱 노드들(S1, S2) 간의 커플링 캐패시턴스 현상에 의해 잘못된 데이터를 독출하는 문제점이 있다.Referring to FIG. 2, the reading operation process of the page buffer circuits 10 and 20 will be briefly described as follows. Since the read operations of the page buffer circuits 10 and 20 are substantially the same, the operation of the page buffer circuit 10 will be described below. Referring to FIG. 2, first, in response to the discharge signals DISCHe and DISCHo, the bit line selection circuit 11 sets the bit line BLo1 to the bit line control signal VIRPWR for a time T1. It is discharged to the voltage (ie ground voltage) level. In response to the precharge control signal PRECHb, when the precharge circuit 12 precharges the sensing node S1 to an internal voltage level for a time T4, the bit line selection circuit 11 selects a bit line. In response to the signals BSLe and BSLo, the bit line BLe1 is connected to the sensing node S1 for a time T2. As a result, the bit line BLe1 connected to the sensing node S1 is precharged to the internal voltage level. After the time T2, when the bit line select signal BSLe is disabled, the bit line select circuit 11 separates the bit line BLe1 from the sensing node S1 and floats ( floating). Subsequently, when a read voltage or a verify voltage is supplied to a selected word line (not shown), logic of data (not shown) stored in a selected memory cell (not shown) connected to the selected word line and the bit line BLe1 is provided. The voltage of the bit line BLe1 is determined according to the value. For example, if the selected memory cell is not programmed (ie erased), the voltage of the floated bit line BLe1 gradually becomes the ground voltage level, as indicated by " A1 ". Is reduced. In contrast, when the selected memory cell is programmed, the floated bit line BLe1 maintains a precharged state (ie, the internal voltage level), as indicated by " A2 ". Thereafter, when the bit line select signal BSLe is enabled for the time T3, the bit line select circuit 11 connects the bit line BLe1 to the sensing node S1. As a result, the voltage level of the sensing node S1 changes according to the voltage level of the bit line BLe1. That is, when the bit line BLe1 is at the ground voltage level, the voltage of the sensing node S1 is also maintained at the ground voltage as indicated by "B1". In contrast, when the bit line BLe1 is at the internal voltage level, the voltage of the sensing node S1 is also maintained at the internal voltage level, as indicated by "B2". Thereafter, when the read control signal READ1 or READ2 is enabled for the time T5, the first or second sensing circuit 31 or 41 senses the voltage of the sensing node S1 and senses the sensing. According to the result, the sensing data SA1b of logic low or high is generated. Here, since the read operation of the page buffer circuits 10 and 20 is performed simultaneously, the sensing node of the page buffer circuit 20 when the voltage of the bit line BLe1 is transferred to the sensing node S1. The voltage of the bit line BLe2 is transferred to S2. In this case, when the voltages of the sensing nodes S1 and S2 are different from each other (ie, when data stored in memory cells connected to the bit lines BLe1 and BLe2 are different from each other), the sensing nodes S1 and S1 may be different from each other. The voltage level of the sensing nodes S1 and S2 may be changed by a coupling capacitance component between S2). For example, when the memory cell connected to the bit line BLe1 is programmed and the memory cell connected to the bit line BLe2 is erased, the sensing node S1 becomes the internal voltage level during a read operation. The sensing node S2 is at the ground voltage level. At this time, the voltage of the sensing node S1 gradually decreases to the ground voltage level as indicated by "B3" by the coupling capacitance component between the sensing nodes S1 and S2, and the bit line BLe1. Also decreases to the ground voltage level as indicated by " A3 ". As a result, at the time when the read control signal READ1 is enabled, the voltage of the sensing node S1 to be maintained at the internal voltage level is changed to the ground voltage, so that the sensing circuit 31 outputs wrong data. Sensing. As a result, although the first latch circuit 32 should output the logic high sensing data SA1 as indicated by "C1", the wrong sensing data SA1 of the logic low as indicated by "C2". There is a problem that outputs. This problem is caused by the first or second verify circuit 18 or 19 determining that a memory cell is already programmed as an erased cell in a verify operation performed during a program process, so that the memory cell is over programmed. It causes the As described above, the page buffer circuits 10 and 20 have a problem of reading wrong data due to a coupling capacitance phenomenon between the sensing nodes S1 and S2 adjacent to each other.

따라서, 본 발명이 이루고자 하는 기술적 과제는 센싱 회로의 응답 속도를 증가시켜 잘못된 데이터가 독출되는 것을 방지할 수 있는 페이지 버퍼 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a page buffer circuit that can increase the response speed of a sensing circuit and prevent wrong data from being read.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 페이지 버퍼 회로는, 적어도 한 쌍의 비트 라인들에 연결되는 메모리 셀들을 포함하는 플래시 메모리 장치의 페이지 버퍼 회로에 있어서, 비트 라인 선택 회로, 프리차지 회로, 레지스터, 검증 회로, 및 데이터 출력 회로를 포함한다. 비트 라인 선택 회로는 비트 라인 선 택 신호들과 디스차지 신호들에 응답하여, 한 쌍의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 센싱 노드에 연결한다. 프리차지 회로는 프리차지 제어 신호에 응답하여, 센싱 노드를 내부 전압으로 프리차지한다. 레지스터는 센싱 회로와 래치 회로를 포함한다. 센싱 회로는 독출 제어 신호에 응답하여 센싱 노드의 전압을 센싱하고, 그 센싱 데이터를 제1 노드에 발생한다. 래치 회로는 센싱 데이터를 저장한다. 검증 회로는 센싱 데이터에 응답하여 검증 데이터를 출력한다. 데이터 출력 회로는 데이터 출력 신호들에 응답하여, 센싱 데이터를 데이터 입출력 노드에 출력한다. 바람직하게, 센싱 회로는 제1 및 제2 스위칭 회로를 포함한다. 제1 스위칭 회로는 제1 노드에 제1 단자가 연결되고, 독출 제어 신호에 응답하여 온 또는 오프된다. 제2 스위칭 회로는 제1 스위칭 회로의 제2 단자와 그라운드 전압 사이에 연결되고, 센싱 노드의 전압에 응답하여 온 또는 오프된다.In accordance with another aspect of the present invention, a page buffer circuit includes a bit line selection circuit and a precharge circuit in a page buffer circuit of a flash memory device including memory cells connected to at least one pair of bit lines. , Registers, verification circuits, and data output circuits. The bit line selection circuit selects one of the pair of bit lines in response to the bit line selection signals and the discharge signals, and connects the selected bit line to the sensing node. The precharge circuit precharges the sensing node to an internal voltage in response to the precharge control signal. The register includes a sensing circuit and a latch circuit. The sensing circuit senses the voltage of the sensing node in response to the read control signal and generates the sensing data at the first node. The latch circuit stores sensing data. The verification circuit outputs the verification data in response to the sensing data. The data output circuit outputs the sensing data to the data input / output node in response to the data output signals. Preferably, the sensing circuit comprises a first and a second switching circuit. The first switching circuit has a first terminal connected to the first node and is turned on or off in response to the read control signal. The second switching circuit is connected between the second terminal of the first switching circuit and the ground voltage, and is turned on or off in response to the voltage of the sensing node.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 페이지 버퍼 회로의 회로도이다. 도 3을 참고하면, 페이지 버퍼 회로(100)는 비트 라인 선택 회로(110), 레지스터들(120, 130), 데이터 입력 회로들(140, 150), 검증 회로들(160, 170), 전송 회로(180), 데이터 출력 회로(190), 및 프리차지 회로(200)를 포함한 다. 상기 비트 라인 선택 회로(110)는 비트 라인 선택 신호들(BSLe, BSLo)과 디스차지 신호들(DISCHe, DISCHo)에 응답하여, 비트 라인들(BLe, BLo) 중 하나를 선택하고, 그 선택된 비트 라인(BLe 또는 BLo)을 센싱 노드(SO)에 연결한다. 상기 레지스터(120)는 센싱 회로(121), 래치 회로(122), 및 래치 리셋 회로(123)를 포함한다. 상기 센싱 회로(121)는 스위칭 회로들(124, 125)을 포함한다. 상기 스위칭 회로들(124, 125) 각각은 NMOS 트랜지스터로서 구현될 수 있다. 이하, 상기 스위칭 회로들(124, 125) 각각은 NMOS 트랜지스로서 참조된다. 상기 NMOS 트랜지스터(124)의 드레인은 노드(Q1)에 연결되고, 그 게이트에는 독출 제어 신호(MREAD)가 입력된다. 상기 NMOS 트랜지스터(124)는 상기 독출 제어 신호(MREAD)에 응답하여 턴 온 또는 오프된다. 바람직하게, 상기 독출 제어 신호(MREAD)가 인에이블될 때 상기 NMOS 트랜지스터(124)가 턴 온된다. 상기 NMOS 트랜지스터(125)의 드레인은 상기 NMOS 트랜지스터(124)의 소스에 연결되고, 그 소스에는 그라운드 전압(VSS)이 입력되고, 그 게이트는 상기 센싱 노드(SO)에 연결된다. 상기 NMOS 트랜지스터(125)는 상기 센싱 노드(SO)의 전압(즉, 로직 레벨)에 응답하여, 턴 온 또는 오프된다. 상기 센싱 노드(SO)가 로직 하이 일 때, 상기 NMOS 트랜지스터(125)가 턴 온된다. 바람직하게, 상기 NMOS 트랜지스터들(124, 125)의 채널(channel) 폭들은 동일하게 설정되고, 상기 NMOS 트랜지스터(125)의 게이트 길이가 상기 NMOS 트랜지스터(124)의 게이트 길이보다 더 크게 설정된다. 예를 들어, 상기 NMOS 트랜지스터(124)와 상기 NMOS 트랜지스터(125)의 게이트 길이의 비는 7 내지 9 : 10으로 설정될 수 있다. 또, 상기 NMOS 트랜지스터(124)의 전류 구동 능력과 상기 NMOS 트랜지스터(125)의 전류 구동 능력의 비는 1 : 2로 설정되는 것이 바람직하다. 그 이유는, 독출 동작시, 독출 데이터가 로직 '1'일 때, 상기 NMOS 트랜지스터(125)가 지점(N1)의 전위를 신속하게 상기 그라운드 전압(VSS)으로 디스차지 할 수 있도록 하기 위함이다.3 is a circuit diagram of a page buffer circuit of a flash memory device according to an embodiment of the present invention. Referring to FIG. 3, the page buffer circuit 100 may include a bit line selection circuit 110, registers 120 and 130, data input circuits 140 and 150, verification circuits 160 and 170, and a transmission circuit. 180, a data output circuit 190, and a precharge circuit 200. The bit line selection circuit 110 selects one of the bit lines BLe and BLo in response to the bit line selection signals BSLe and BSLo and the discharge signals DISCHe and DISCHo and selects the selected bit. The line BLe or BLo is connected to the sensing node SO. The register 120 includes a sensing circuit 121, a latch circuit 122, and a latch reset circuit 123. The sensing circuit 121 includes switching circuits 124 and 125. Each of the switching circuits 124 and 125 may be implemented as an NMOS transistor. Hereinafter, each of the switching circuits 124 and 125 is referred to as an NMOS transistor. The drain of the NMOS transistor 124 is connected to the node Q1 and a read control signal MREAD is input to the gate thereof. The NMOS transistor 124 is turned on or off in response to the read control signal MREAD. Preferably, the NMOS transistor 124 is turned on when the read control signal MREAD is enabled. A drain of the NMOS transistor 125 is connected to a source of the NMOS transistor 124, a ground voltage VSS is input to the source thereof, and a gate thereof is connected to the sensing node SO. The NMOS transistor 125 is turned on or off in response to the voltage (ie, logic level) of the sensing node SO. When the sensing node SO is logic high, the NMOS transistor 125 is turned on. Preferably, the channel widths of the NMOS transistors 124 and 125 are set equal, and the gate length of the NMOS transistor 125 is set larger than the gate length of the NMOS transistor 124. For example, the ratio of the gate lengths of the NMOS transistor 124 and the NMOS transistor 125 may be set to 7 to 9: 10. The ratio of the current driving capability of the NMOS transistor 124 to the current driving capability of the NMOS transistor 125 is preferably set to 1: 2. The reason is that in the read operation, when the read data is logic '1', the NMOS transistor 125 can quickly discharge the potential of the point N1 to the ground voltage VSS.

상기 NMOS 트랜지스터들(121, 122)이 동시에 턴 온될 때, 상기 노드(Q1)를 상기 그라운드 전압(VSS)으로 디스차지하고, 그 결과, 상기 노드(Q1)에 로직 로우의 센싱 데이터(SN1b)를 발생한다. 상기 래치 회로(122)는 상기 노드(Q1)를 통하여 수신되는 상기 센싱 데이터(SN1b)를 저장하고, 센싱 데이터(SN1)를 노드(Q2)에 출력한다. 또, 상기 래치 회로(122)는 상기 노드(Q1 또는 Q2)를 통하여 수신되는 입력 데이터(D1b 또는 D1)를 저장한다. 좀 더 상세하게는, 상기 래치 회로(122)는 래치(126)와 인버터(127)를 포함하고, 상기 래치(126)는 노드들(Q1, Q2) 사이에 각각 연결되는 인버터들(128, 129)을 포함한다. 상기 래치(126)는 상기 센싱 데이터(S1b) 또는 상기 입력 데이터(D1b 또는 D1)를 래치한다. 상기 래치(126)는 인버터들(128, 129)을 포함한다. 상기 인버터(128)의 입력 단자는 상기 노드(Q1)에 연결되고, 그 출력 단자는 상기 노드(Q2)에 연결된다. 또, 상기 인버터(129)의 입력 단자는 상기 노드(Q2)에 연결되고, 그 출력 단자는 상기 노드(Q1)에 연결된다. 여기에서, 도 4를 참고하여, 상기 래치(126)와 상기 센싱 회로(121)의 관계를 좀 더 상세히 설명하면 다음과 같다. 상기 래치(126)의 상기 인버터(128)는 PMOS 트랜지스터(211)와 NMOS 트랜지스터(212)를 포함하고, 상기 인버터(129)는 PMOS 트랜지스터(213)와 NMOS 트랜지스터(214)를 포함한다. 바람직하게, 상기 PMOS 트랜지스터(213)의 채널 폭과 상기 NMOS 트랜지스터(125)의 채널 폭이 동일하게 설정되고, 상 기 PMOS 트랜지스터(213)의 게이트 길이와 상기 NMOS 트랜지스터(125)의 게이트 길이의 비가 8 : 10로 설정될 수 있다. 또, 상기 PMOS 트랜지스터(213)의 전류 구동 능력과 상기 NMOS 트랜지스터(125)의 전류 구동 능력의 비가 6 : 10로 설정되는 것이 바람직하다. 상기 인버터(127)는 상기 래치(126)로부터 수신되는 상기 센싱 데이터(S1b) 또는 상기 입력 데이터(D1b 또는 D2b)를 반전시키고, 그 반전된 데이터(S1 또는 D1 또는 D2)를 출력한다. 상기 래치 리셋 회로(123)는 리셋 제어 신호(MRST)에 응답하여, 상기 노드(Q2)를 상기 그라운드 전압(VSS)으로 디스차지함으로써, 상기 래치 회로(122)를 초기화시킨다.When the NMOS transistors 121 and 122 are turned on at the same time, the node Q1 is discharged to the ground voltage VSS, and as a result, the logic low sensing data SN1b is generated at the node Q1. do. The latch circuit 122 stores the sensing data SN1b received through the node Q1, and outputs the sensing data SN1 to the node Q2. In addition, the latch circuit 122 stores input data D1b or D1 received through the node Q1 or Q2. More specifically, the latch circuit 122 includes a latch 126 and an inverter 127, which latches 126 are inverters 128 and 129 connected between nodes Q1 and Q2, respectively. ). The latch 126 latches the sensing data S1b or the input data D1b or D1. The latch 126 includes inverters 128, 129. An input terminal of the inverter 128 is connected to the node Q1, and an output terminal thereof is connected to the node Q2. In addition, an input terminal of the inverter 129 is connected to the node Q2, and an output terminal thereof is connected to the node Q1. 4, the relationship between the latch 126 and the sensing circuit 121 will be described in more detail as follows. The inverter 128 of the latch 126 includes a PMOS transistor 211 and an NMOS transistor 212, and the inverter 129 includes a PMOS transistor 213 and an NMOS transistor 214. Preferably, the channel width of the PMOS transistor 213 and the channel width of the NMOS transistor 125 are set equal to each other, and the ratio of the gate length of the PMOS transistor 213 to the gate length of the NMOS transistor 125 is set. It can be set to 8:10. The ratio of the current driving capability of the PMOS transistor 213 to the current driving capability of the NMOS transistor 125 is preferably set to 6:10. The inverter 127 inverts the sensing data S1b or the input data D1b or D2b received from the latch 126, and outputs the inverted data S1 or D1 or D2. The latch reset circuit 123 initializes the latch circuit 122 by discharging the node Q2 to the ground voltage VSS in response to a reset control signal MRST.

상기 레지스터(130)는 센싱 회로(131), 래치 회로(132), 및 래치 리셋 회로(133)를 포함한다. 상기 센싱 회로(131), 상기 래치 회로(132), 및 상기 래치 리셋 회로(133)의 구성 및 구체적인 동작은 상기 센싱 회로(121), 상기 래치 회로(122), 및 상기 래치 리셋 회로(123)와 유사하므로, 이들에 대한 상세한 설명은 생략된다. 상기 데이터 입력 회로(140)는 입력 제어 신호들(DI1, nDI1)에 응답하여, 데이터 입출력 노드(YG)를 통하여 수신되는 입력 데이터(D1b 또는 D1)를 노드(Q1 또는 Q2)를 통하여 상기 레지스터(120)에 출력한다. 상기 데이터 입력 회로(140)는 NMOS 트랜지스터들(141, 142)을 포함한다. 상기 데이터 입력 회로(150)는 입력 제어 신호들(DI2, nDI2)에 응답하여, 상기 데이터 입출력 노드(YG)를 통하여 수신되는 입력 데이터(D2b 또는 D2)를 노드(Q3 또는 Q4)를 통하여 상기 레지스터(130)에 출력한다. 상기 데이터 입력 회로(150)는 NMOS 트랜지스터들(151, 152)을 포함한다. The register 130 includes a sensing circuit 131, a latch circuit 132, and a latch reset circuit 133. Configuration and specific operations of the sensing circuit 131, the latch circuit 132, and the latch reset circuit 133 may be performed by the sensing circuit 121, the latch circuit 122, and the latch reset circuit 123. Are similar to, and detailed descriptions thereof are omitted. The data input circuit 140 receives the input data D1b or D1 received through the data input / output node YG in response to input control signals DI1 and nDI1 through the node Q1 or Q2. 120). The data input circuit 140 includes NMOS transistors 141 and 142. The data input circuit 150 registers the input data D2b or D2 received through the data input / output node YG through the node Q3 or Q4 in response to input control signals DI2 and nDI2. Output to 130. The data input circuit 150 includes NMOS transistors 151 and 152.

상기 검증 회로(160)는 상기 노드(Q2)를 통하여 상기 레지스터(120)로부터 수신되는 상기 센싱 데이터(SN1)에 응답하여 검증 데이터(VFD1)를 검증 라인(VFM)에 출력한다. 바람직하게, 상기 검증 회로(160)는 상기 센싱 데이터(SN1)가 로직 '0'일 때, 상기 검증 데이터(VFM)를 로직 '1'로 출력한다. 또, 상기 센싱 데이터(SN1)가 로직 '1'일 때, 상기 검증 회로(160)는 상기 검증 데이터(VFM)를 로직 '0'으로 출력한다. 상기 검증 회로(170)는 상기 노드(Q4)를 통하여 상기 레지스터(130)로부터 수신되는 센싱 데이터(SN2)에 응답하여 검증 데이터(VFD2)를 검증 라인(VFL)에 출력한다. 상기 검증 회로(170)의 동작은 상기 검증 회로(160)와 유사하다. 상기 전송 회로(180)는 프로그램 제어 신호들(MPGM, SPGM)에 응답하여, 상기 래치 회로(122)로부터 수신되는 상기 센싱 데이터(SN1) 또는 상기 입력 데이터(D1)를 상기 센싱 노드(SO)에 출력하거나, 또는 상기 래치 회로(132)로부터 수신되는 상기 센싱 데이터(SN2) 또는 입력 데이터(D2)를 상기 센싱 노드(SO)에 출력한다. 상기 전송 회로(190)는 NMOS 트랜지스터들(181, 182)을 포함한다. 상기 데이터 출력 회로(190)는 데이터 출력 신호들(MBDO, SBDO)에 응답하여, 상기 센싱 데이터(SN1 또는 SN2)를 상기 데이터 입출력 노드(YG)에 출력한다. 상기 프리차지 회로(200)는 프리차지 제어 신호(PRCHb)에 응답하여, 상기 센싱 노드(SO)를 내부 전압(VCC)으로 프리차지한다.The verification circuit 160 outputs verification data VFD1 to the verification line VFM in response to the sensing data SN1 received from the register 120 through the node Q2. Preferably, the verification circuit 160 outputs the verification data VFM as logic '1' when the sensing data SN1 is logic '0'. In addition, when the sensing data SN1 is logic '1', the verification circuit 160 outputs the verification data VFM as logic '0'. The verification circuit 170 outputs verification data VFD2 to the verification line VFL in response to the sensing data SN2 received from the register 130 through the node Q4. The operation of the verification circuit 170 is similar to the verification circuit 160. The transmission circuit 180 transmits the sensing data SN1 or the input data D1 received from the latch circuit 122 to the sensing node SO in response to program control signals MPGM and SPGM. The sensing data SN2 or the input data D2 received from the latch circuit 132 is output to the sensing node SO. The transmission circuit 190 includes NMOS transistors 181 and 182. The data output circuit 190 outputs the sensing data SN1 or SN2 to the data input / output node YG in response to data output signals MBDO and SBDO. The precharge circuit 200 precharges the sensing node SO to an internal voltage VCC in response to a precharge control signal PRCHb.

다음으로, 도 4를 참고하여, 상기 페이지 버퍼 회로(100)의 독출 동작을 상세히 설명하기로 한다. 도 4에서는 상기 비트 라인(BLe)에 연결된 메모리 셀(미도시)로부터 데이터(RD)가 독출되는 경우가 일례로서 설명된다. 먼저, 독출 동작 초기에 래치 리셋 회로(123)에 의해 상기 래치 회로(122)가 초기화된다. 이 후, 디스 차지 신호(DISCHe)가 디세이블되고, 디스차지 신호(DISCHo)는 시간(P1) 동안 인에이블된다. 상기 비트 라인 선택 회로(110)가 상기 디스차지 신호들(DISCHe, DISCHo)에 응답하여, 상기 비트 라인(BLo)에 비트 라인 제어 신호(VIRPWR)를 공급한다. 이때, 상기 비트 라인 제어 신호(VIRPWR)는 그라운드 전압(VSS) 레벨이므로, 상기 비트 라인(BLo)이 상기 그라운드 전압(VSS) 레벨로 된다. 또, 비트 라인 선택 신호(BSLe)가 시간(P2) 동안 인에이블될 때, 프리차지 제어 신호(PRCHb)는 시간(P4) 동안 디세이블된다. 상기 비트 라인 선택 신호(BSLe)에 응답하여, 상기 비트 라인 선택 회로(110)가 상기 비트 라인(BLe)을 센싱 노드(SO)에 연결하고, 상기 프리차지 회로(200)가 상기 프리차지 제어 신호(PRCHb)에 응답하여, 상기 센싱 노드(SO)를 내부 전압(VCC) 레벨로 프리차지한다. 그 결과, 상기 센싱 노드(SO)에 연결된 상기 비트 라인(BLe)이 상기 내부 전압(VCC) 레벨로 프리차지된다. 상기 시간(P2) 이 후, 상기 비트 라인 선택 신호(BSLe)가 디세이블될 때, 상기 비트 라인 선택 회로(110)는 상기 비트 라인(BLe)을 상기 센싱 노드(SO)로부터 분리시켜 플로우팅 시킨다. 이 후, 선택된 워드 라인(미도시)에 독출 전압 또는 검증 전압이 공급될 때, 상기 선택된 워드 라인과 상기 비트 라인(BLe)에 연결된 선택된 메모리 셀(미도시)에 저장된 데이터(RD)가 상기 비트 라인(BLe)에 전달된다. 이때, 상기 선택된 메모리 셀이 프로그램되지 않은 경우(즉, 소거(erase)된 경우), 플로우팅된 상기 비트 라인(BLe)의 전압은 "R5"로 표시된 것과 같이, 상기 그라운드 전압(VSS) 레벨로 점차적으로 감소된다. 그 결과, 상기 센싱 노드(SO)의 전압 레벨이 "R1"으로 표시된 것과 같이 로직 로우로 되고, 상기 NMOS 트랜지스터(125)는 턴 오프 상 태를 유지한다. 한편, 상기 시간(P3) 동안 독출 제어 신호(MREAD)가 설정 시간(P5) 동안 인에이블될 때, 상기 NMOS 트랜지스터(124)가 턴 온되더라도, 상기 NMOS 트랜지스터(125)가 턴 오프 상태이므로, 상기 센싱 회로(121)가 상기 노드(Q1)를 상기 그라운드 전압(VSS)으로 디스차지하지 않는다. 결국, 상기 래치 회로(122)는 초기화된 상태로 유지된다.Next, a read operation of the page buffer circuit 100 will be described in detail with reference to FIG. 4. In FIG. 4, an example in which data RD is read from a memory cell (not shown) connected to the bit line BLe is described. First, the latch circuit 122 is initialized by the latch reset circuit 123 at the beginning of a read operation. Thereafter, the discharge signal DISCHe is disabled, and the discharge signal DISCHo is enabled for a time P1. The bit line selection circuit 110 supplies a bit line control signal VIRPWR to the bit line BLo in response to the discharge signals DISCHe and DISCHo. At this time, since the bit line control signal VIRPWR is at the ground voltage VSS level, the bit line BLo is at the ground voltage VSS level. Further, when the bit line select signal BSLe is enabled for the time P2, the precharge control signal PRCHb is disabled for the time P4. In response to the bit line selection signal BSLe, the bit line selection circuit 110 connects the bit line BLe to the sensing node SO, and the precharge circuit 200 supplies the precharge control signal. In response to PRCHb, the sensing node SO is precharged to an internal voltage VCC level. As a result, the bit line BLe connected to the sensing node SO is precharged to the internal voltage VCC level. After the time P2, when the bit line selection signal BSLe is disabled, the bit line selection circuit 110 separates and floats the bit line BLe from the sensing node SO. . Thereafter, when a read voltage or a verify voltage is supplied to a selected word line (not shown), the data RD stored in a selected memory cell (not shown) connected to the selected word line and the bit line BLE may be the bit. Passed on line BLe. In this case, when the selected memory cell is not programmed (that is, erased), the voltage of the floating bit line BLe is set to the ground voltage VSS level as indicated by "R5". Gradually decrease. As a result, the voltage level of the sensing node SO becomes logic low as indicated by " R1 ", and the NMOS transistor 125 remains turned off. On the other hand, when the read control signal MREAD is enabled for the set time P5 during the time P3, even if the NMOS transistor 124 is turned on, the NMOS transistor 125 is turned off, The sensing circuit 121 does not discharge the node Q1 to the ground voltage VSS. As a result, the latch circuit 122 remains initialized.

한편, 상기 선택된 메모리 셀이 프로그램된 경우, 플로우팅된 상기 비트 라인(BLe)은 "R6"로 표시된 것과 같이, 프리차지된 상태를 유지한다. 그 결과, 상기 센싱 노드(SO)의 전압 레벨이 "R2"로 표시된 것과 같이 상기 내부 전압(VCC) 레벨로 유지된다. 그 결과, 상기 센싱 노드(SO)가 상기 프리차지 회로(200)에 의해 프리차지되는 시점으로부터 상기 독출 제어 신호(MREAD)가 인에이블 되기전까지 상기 센싱 회로(121)의 상기 NMOS 트랜지스터(125)가 턴 온되어, 지점(N1)이 도 5에 도시된 것과 같이 상기 그라운드 전압(VSS)으로 디스차지된다. 이처럼 상기 지점(N1)이 미리 상기 그라운드 전압(VSS)으로 디스차지될 경우, 상기 센싱 회로(121)의 응답 속도가 증가될 수 있다. 즉, 상기 독출 제어 신호(MREAD)가 설정 시간(P5) 동안 인에이블되어, 상기 NMOS 트랜지스터(124)가 턴 온될 때, 상기 지점(N1)이 이미 상기 그라운드 전압(VSS)으로 디스차지된 상태이므로, 상기 노드(Q1)가 신속하게 상기 그라운드 전압(VSS)으로 디스차지될 수 있다. 결과적으로, 상기 센싱 노드(SO)의 전압이 이웃한 페이지 버퍼 회로(미도시)의 센싱 노드(미도시)의 전압에 의해 "R3"로 표시된 것과 같이 그라운드 전압(VSS)으로 변화되더라도, 상기 페이지 버퍼 회로(100)의 상기 센싱 회로(121)가 상기 데이터(RD)를 정확하게 센싱 할 수 있다.Meanwhile, when the selected memory cell is programmed, the floated bit line BLe maintains a precharged state, as indicated by "R6". As a result, the voltage level of the sensing node SO is maintained at the internal voltage VCC level as indicated by "R2". As a result, from the time when the sensing node SO is precharged by the precharge circuit 200, the NMOS transistor 125 of the sensing circuit 121 is turned on until the read control signal MREAD is enabled. Turned on, the point N1 is discharged to the ground voltage VSS as shown in FIG. 5. As such, when the point N1 is discharged to the ground voltage VSS in advance, the response speed of the sensing circuit 121 may increase. That is, since the read control signal MREAD is enabled for the set time P5, when the NMOS transistor 124 is turned on, the point N1 is already discharged to the ground voltage VSS. The node Q1 may be quickly discharged to the ground voltage VSS. As a result, even if the voltage of the sensing node SO is changed to the ground voltage VSS as indicated by "R3" by the voltage of the sensing node (not shown) of the neighboring page buffer circuit (not shown), the page. The sensing circuit 121 of the buffer circuit 100 may accurately sense the data RD.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 센싱 회로의 응답 속도가 증가되므로, 잘못된 데이터가 독출되는 것이 방지될 수 있다.As described above, according to the present invention, since the response speed of the sensing circuit is increased, reading of wrong data can be prevented.

Claims (16)

적어도 한 쌍의 비트 라인들에 연결되는 메모리 셀들을 포함하는 플래시 메모리 장치의 페이지 버퍼 회로에 있어서,A page buffer circuit of a flash memory device including memory cells connected to at least a pair of bit lines, the page buffer circuit comprising: 비트 라인 선택 신호들과 디스차지 신호들에 응답하여, 상기 한 쌍의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 센싱 노드에 연결하는 비트 라인 선택 회로;A bit line selection circuit for selecting one of the pair of bit lines and connecting the selected bit line to a sensing node in response to bit line select signals and discharge signals; 프리차지 제어 신호에 응답하여, 상기 센싱 노드를 내부 전압으로 프리차지하는 프리차지 회로;A precharge circuit configured to precharge the sensing node to an internal voltage in response to a precharge control signal; 독출 제어 신호에 응답하여 상기 센싱 노드의 전압을 센싱하고, 그 센싱 데이터를 제1 노드에 발생하는 센싱 회로와, 상기 센싱 데이터를 저장하는 래치 회로를 포함하는 레지스터;A register including a sensing circuit configured to sense a voltage of the sensing node in response to a read control signal and to generate the sensing data at a first node, and a latch circuit to store the sensing data; 상기 센싱 데이터에 응답하여 검증 데이터를 출력하는 검증 회로; 및A verification circuit outputting verification data in response to the sensing data; And 데이터 출력 신호들에 응답하여, 상기 센싱 데이터를 데이터 입출력 노드에 출력하는 데이터 출력 회로를 포함하고,A data output circuit for outputting the sensing data to a data input / output node in response to data output signals, 상기 센싱 회로는,The sensing circuit, 상기 제1 노드에 제1 단자가 연결되고, 상기 독출 제어 신호에 응답하여 온 또는 오프되는 제1 스위칭 회로; 및A first switching circuit connected to the first node and turned on or off in response to the read control signal; And 상기 제1 스위칭 회로의 제2 단자와 그라운드 전압 사이에 연결되고, 상기 센싱 노드의 전압에 응답하여 온 또는 오프되는 제2 스위칭 회로를 포함하는 페이 지 버퍼 회로.And a second switching circuit connected between the second terminal of the first switching circuit and a ground voltage and turned on or off in response to a voltage of the sensing node. 제1항에 있어서,The method of claim 1, 데이터 입력 신호들에 응답하여, 상기 데이터 입출력 노드를 통하여 수신되는 입력 데이터를 상기 레지스터에 출력하는 데이터 입력 회로를 더 포함하고,A data input circuit for outputting input data received through the data input / output node to the register in response to data input signals, 상기 레지스터는, 리셋 제어 신호에 응답하여 상기 래치 회로를 초기화시키는 래치 리셋 회로를 더 포함하는 페이지 버퍼 회로.And the register further comprises a latch reset circuit for initializing the latch circuit in response to a reset control signal. 제1항에 있어서,The method of claim 1, 상기 제1 스위칭 회로는 상기 제1 노드에 연결되는 드레인과 상기 독출 제어 신호가 입력되는 게이트를 포함하는 제1 NMOS 트랜지스터이고,The first switching circuit is a first NMOS transistor including a drain connected to the first node and a gate to which the read control signal is input. 상기 제2 스위칭 회로는 상기 제1 NMOS 트랜지스터의 소스에 연결되는 드레인, 상기 그라운드 전압이 입력되는 소스, 및 상기 센싱 노드에 연결되는 게이트를 포함하는 제2 NMOS 트랜지스터인 페이지 버퍼 회로.And the second switching circuit is a second NMOS transistor including a drain connected to a source of the first NMOS transistor, a source to which the ground voltage is input, and a gate connected to the sensing node. 제3항에 있어서,The method of claim 3, 상기 제1 및 제2 NMOS 트랜지스터들의 채널 폭들은 동일하고, 상기 제2 NMOS 트랜지스터의 게이트 길이가 상기 제1 NMOS 트랜지스터의 게이트 길이보다 더 큰 페이지 버퍼 회로.And channel widths of the first and second NMOS transistors are the same, and the gate length of the second NMOS transistor is greater than the gate length of the first NMOS transistor. 제3항에 있어서,The method of claim 3, 상기 제1 및 제2 NMOS 트랜지스터들의 채널 폭들은 동일하고, 상기 제1 NMOS 트랜지스터의 게이트 길이와 상기 제2 NMOS 트랜지스터의 게이트 길이의 비가 7 : 10인 페이지 버퍼 회로.The channel widths of the first and second NMOS transistors are the same, and the ratio of the gate length of the first NMOS transistor and the gate length of the second NMOS transistor is 7:10. 제3항에 있어서,The method of claim 3, 상기 제1 NMOS 트랜지스터의 전류 구동 능력과 상기 제2 NMOS 트랜지스터의 전류 구동 능력의 비가 1 : 2인 페이지 버퍼 회로.And a ratio of 1: 2 between the current driving capability of the first NMOS transistor and the current driving capability of the second NMOS transistor. 제3항에 있어서,The method of claim 3, 상기 래치 회로는,The latch circuit, 상기 제1 노드에 연결되는 입력 단자와 제2 노드에 연결되는 출력 단자를 가지는 제1 인버터; 및A first inverter having an input terminal connected to the first node and an output terminal connected to a second node; And 상기 제1 노드에 연결되는 출력 단자와 상기 제1 노드에 연결되는 입력 단자를 가지는 제2 인버터를 포함하고,A second inverter having an output terminal connected to the first node and an input terminal connected to the first node, 상기 제2 인버터는,The second inverter, 상기 제1 노드에 연결되는 드레인과 상기 제2 노드에 연결되는 게이트와 상기 내부 전압이 입력되는 소스를 포함하는 PMOS 트랜지스터; 및A PMOS transistor including a drain connected to the first node, a gate connected to the second node, and a source to which the internal voltage is input; And 상기 제1 노드에 연결되는 드레인과 상기 제2 노드에 연결되는 게이트와 상기 그라운드 전압이 입력되는 소스를 포함하는 제3 NMOS 트랜지스터를 포함하고,A third NMOS transistor including a drain connected to the first node, a gate connected to the second node, and a source to which the ground voltage is input; 상기 PMOS 트랜지스터 채널 폭과 상기 제2 NMOS 트랜지스터의 채널 폭은 동일하고, 상기 PMOS 트랜지스터의 게이트 길이와 상기 제2 NMOS 트랜지스터의 게이트 길이의 비가 8 : 10인 페이지 버퍼 회로.And a channel width of the PMOS transistor channel width is equal to that of the second NMOS transistor, and a ratio of the gate length of the PMOS transistor and the gate length of the second NMOS transistor is 8:10. 제7항에 있어서,The method of claim 7, wherein 상기 PMOS 트랜지스터의 전류 구동 능력과 제2 NMOS 트랜지스터의 전류 구동 능력의 비가 6 : 10인 페이지 버퍼 회로.And a ratio of the current driving capability of the PMOS transistor and the current driving capability of the second NMOS transistor is 6:10. 제1항에 있어서,The method of claim 1, 추가의 독출 제어 신호에 응답하여 상기 센싱 노드의 전압을 추가로 센싱하고, 그 추가의 센싱 데이터를 제2 노드에 발생하는 추가의 센싱 회로와, 상기 추가의 센싱 데이터를 저장하는 추가의 래치 회로를 포함하는 추가의 레지스터; 및An additional sensing circuit for further sensing a voltage of the sensing node in response to an additional read control signal and generating the additional sensing data at a second node, and an additional latch circuit for storing the additional sensing data. Additional registers to include; And 상기 추가의 센싱 데이터에 응답하여 추가의 검증 데이터를 출력하는 추가의 검증 회로를 더 포함하고,Further verification circuitry for outputting additional verification data in response to the additional sensing data; 상기 데이터 출력 회로는, 상기 데이터 출력 신호들에 응답하여, 상기 추가의 센싱 데이터를 상기 데이터 입출력 노드에 더 출력하고,The data output circuit further outputs the additional sensing data to the data input / output node in response to the data output signals, 상기 추가의 센싱 회로는,The additional sensing circuit, 상기 제2 노드에 제1 단자가 연결되고, 상기 추가의 독출 제어 신호에 응답하여 온 또는 오프되는 제3 스위칭 회로; 및A third switching circuit coupled to the second node, the third switching circuit being turned on or off in response to the additional read control signal; And 상기 제3 스위칭 회로의 제2 단자와 상기 그라운드 전압 사이에 연결되고, 상기 센싱 노드의 전압에 응답하여 온 또는 오프되는 제4 스위칭 회로를 포함하는 페이지 버퍼 회로.And a fourth switching circuit connected between the second terminal of the third switching circuit and the ground voltage and turned on or off in response to the voltage of the sensing node. 제9항에 있어서,The method of claim 9, 데이터 입력 신호들에 응답하여, 상기 데이터 입출력 노드를 통하여 수신되는 입력 데이터를 상기 추가의 레지스터에 출력하는 데이터 입력 회로를 더 포함하고,A data input circuit for outputting input data received through the data input / output node to the additional register in response to data input signals, 상기 추가의 레지스터는, 리셋 제어 신호에 응답하여 상기 래치 회로를 초기화시키는 래치 리셋 회로를 더 포함하는 페이지 버퍼 회로.And the additional register further comprises a latch reset circuit for initializing the latch circuit in response to a reset control signal. 제9항에 있어서,The method of claim 9, 상기 제3 스위칭 회로는 상기 제2 노드에 연결되는 드레인과 상기 추가의 독출 제어 신호가 입력되는 게이트를 포함하는 제1 NMOS 트랜지스터이고,The third switching circuit is a first NMOS transistor including a drain connected to the second node and a gate to which the additional read control signal is input; 상기 제4 스위칭 회로는 상기 제1 NMOS 트랜지스터의 소스에 연결되는 드레인, 상기 그라운드 전압이 입력되는 소스, 및 상기 센싱 노드에 연결되는 게이트를 포함하는 제2 NMOS 트랜지스터인 페이지 버퍼 회로.And the fourth switching circuit is a second NMOS transistor including a drain connected to a source of the first NMOS transistor, a source to which the ground voltage is input, and a gate connected to the sensing node. 제11항에 있어서,The method of claim 11, 상기 제1 및 제2 NMOS 트랜지스터들의 채널 폭들은 동일하고, 상기 제2 NMOS 트랜지스터의 게이트 길이가 상기 제1 NMOS 트랜지스터의 게이트 길이보다 더 큰 페이지 버퍼 회로.And channel widths of the first and second NMOS transistors are the same, and the gate length of the second NMOS transistor is greater than the gate length of the first NMOS transistor. 제11항에 있어서,The method of claim 11, 상기 제1 및 제2 NMOS 트랜지스터들의 채널 폭들은 동일하고, 상기 제1 NMOS 트랜지스터의 게이트 길이와 상기 제2 NMOS 트랜지스터의 게이트 길이의 비가 7 : 10인 페이지 버퍼 회로.The channel widths of the first and second NMOS transistors are the same, and the ratio of the gate length of the first NMOS transistor and the gate length of the second NMOS transistor is 7:10. 제11항에 있어서,The method of claim 11, 상기 제1 NMOS 트랜지스터의 전류 구동 능력과 상기 제2 NMOS 트랜지스터의 전류 구동 능력의 비가 1 : 2인 페이지 버퍼 회로.And a ratio of 1: 2 between the current driving capability of the first NMOS transistor and the current driving capability of the second NMOS transistor. 제11항에 있어서,The method of claim 11, 상기 래치 회로는,The latch circuit, 상기 제2 노드에 연결되는 입력 단자와 제3 노드에 연결되는 출력 단자를 가지는 제1 인버터; 및A first inverter having an input terminal connected to the second node and an output terminal connected to a third node; And 상기 제2 노드에 연결되는 출력 단자와 상기 제3 노드에 연결되는 입력 단자를 가지는 제2 인버터를 포함하고,A second inverter having an output terminal connected to the second node and an input terminal connected to the third node, 상기 제2 인버터는,The second inverter, 상기 제2 노드에 연결되는 드레인과 상기 제3 노드에 연결되는 게이트와 상기 내부 전압이 입력되는 소스를 포함하는 PMOS 트랜지스터; 및A PMOS transistor including a drain connected to the second node, a gate connected to the third node, and a source to which the internal voltage is input; And 상기 제2 노드에 연결되는 드레인과 상기 제3 노드에 연결되는 게이트와 상기 그라운드 전압이 입력되는 소스를 포함하는 제3 NMOS 트랜지스터를 포함하고,A third NMOS transistor including a drain connected to the second node, a gate connected to the third node, and a source to which the ground voltage is input; 상기 PMOS 트랜지스터의 채널 폭과 상기 제2 NMOS 트랜지스터의 채널 폭은 동일하고, 상기 PMOS 트랜지스터의 게이트 길이와 상기 제2 NMOS 트랜지스터의 게이트 길이의 비가 8 : 10인 페이지 버퍼 회로.A channel width of the PMOS transistor and a channel width of the second NMOS transistor are equal, and a ratio of the gate length of the PMOS transistor and the gate length of the second NMOS transistor is 8:10. 제15항에 있어서,The method of claim 15, 상기 PMOS 트랜지스터의 전류 구동 능력과 제2 NMOS 트랜지스터의 전류 구동 능력의 비가 6 : 10인 페이지 버퍼 회로.And a ratio of the current driving capability of the PMOS transistor and the current driving capability of the second NMOS transistor is 6:10.
KR1020050070354A 2005-08-01 2005-08-01 Page buffer circuit of flash memory device with improved structure KR100766220B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050070354A KR100766220B1 (en) 2005-08-01 2005-08-01 Page buffer circuit of flash memory device with improved structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050070354A KR100766220B1 (en) 2005-08-01 2005-08-01 Page buffer circuit of flash memory device with improved structure

Publications (2)

Publication Number Publication Date
KR20070015777A KR20070015777A (en) 2007-02-06
KR100766220B1 true KR100766220B1 (en) 2007-10-10

Family

ID=41630009

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050070354A KR100766220B1 (en) 2005-08-01 2005-08-01 Page buffer circuit of flash memory device with improved structure

Country Status (1)

Country Link
KR (1) KR100766220B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101049663B1 (en) * 2009-06-08 2011-07-14 주식회사 하이닉스반도체 Page buffer circuit, nonvolatile memory device having same, and operating method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040050697A (en) * 2002-12-09 2004-06-16 삼성전자주식회사 Memory devices with page buffer having dual regiaters and method of using the same
KR20040100671A (en) * 2003-05-23 2004-12-02 주식회사 하이닉스반도체 Page buffer and semiconductor memory device
KR20050094569A (en) * 2004-03-23 2005-09-28 주식회사 하이닉스반도체 Method of reading multi level nand flash memory cell and circuit for the same
KR100642892B1 (en) 2005-07-19 2006-11-03 주식회사 하이닉스반도체 Page buffer circuit with reduced size and methods for read and program operations of the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040050697A (en) * 2002-12-09 2004-06-16 삼성전자주식회사 Memory devices with page buffer having dual regiaters and method of using the same
KR20040100671A (en) * 2003-05-23 2004-12-02 주식회사 하이닉스반도체 Page buffer and semiconductor memory device
KR20050094569A (en) * 2004-03-23 2005-09-28 주식회사 하이닉스반도체 Method of reading multi level nand flash memory cell and circuit for the same
KR100642892B1 (en) 2005-07-19 2006-11-03 주식회사 하이닉스반도체 Page buffer circuit with reduced size and methods for read and program operations of the same

Also Published As

Publication number Publication date
KR20070015777A (en) 2007-02-06

Similar Documents

Publication Publication Date Title
US7061813B2 (en) Page buffer of non-volatile memory device and method of programming and reading non-volatile memory device
KR100642892B1 (en) Page buffer circuit with reduced size and methods for read and program operations of the same
KR100562134B1 (en) Page buffer for flash memory device
KR101036720B1 (en) Method of operating a non volatile memory device
US7046554B2 (en) Page buffer of flash memory device and data program method using the same
US20050128809A1 (en) Non-volatile semiconductor memory device in which one page is set for a plurality of memory cell arrays
KR100739254B1 (en) Page buffer circuit of flash memory device for reducing rate of failure occurrence in program operation and program operation method of the same
KR101039884B1 (en) Non volatile memory device and operating method of the same
JP2006228396A (en) Page buffer operation method of nonvolatile memory device
KR100881468B1 (en) The non volatile memory device and method for reading out data and method for verifying programming thereof
KR101038861B1 (en) Method of operating a non volatile memory device
KR20110078729A (en) Semiconductor memory apparatus and method of programming thereof
KR101076072B1 (en) Erase method of flash device
KR100816148B1 (en) Flash memory device and its reading method
KR100953055B1 (en) Method of operating a non volatile memory device
KR20060070734A (en) Non-volatile memory device and method for verifying successful programming thereof
KR100766220B1 (en) Page buffer circuit of flash memory device with improved structure
KR100705222B1 (en) Non-volatile memory device and method for verifying successful erasing thereof
US20070147120A1 (en) Page buffer and related reading method
KR100769803B1 (en) Page buffer of non-volatile memory device with reduced area and method for prcharging bitline using the same
KR100799046B1 (en) Latch circuit for preventing latch-up
KR100881520B1 (en) The non volatile memory device and method for reading out data and method for verifying programming thereof
KR100833397B1 (en) Page buffer circuit with sensing circuit combined use of data input circuit
KR101024190B1 (en) Flash memory device and operation method thereof
KR100816160B1 (en) One time programmable memory device and programming method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee