KR100764364B1 - Dual mode voltage level detector - Google Patents
Dual mode voltage level detector Download PDFInfo
- Publication number
- KR100764364B1 KR100764364B1 KR1020010036271A KR20010036271A KR100764364B1 KR 100764364 B1 KR100764364 B1 KR 100764364B1 KR 1020010036271 A KR1020010036271 A KR 1020010036271A KR 20010036271 A KR20010036271 A KR 20010036271A KR 100764364 B1 KR100764364 B1 KR 100764364B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- voltage level
- detected
- detecting means
- level detecting
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
Abstract
본 발명은 듀얼 모드 전압레벨 검출장치에 관한 것으로서, 하나의 전압 레벨 검출기를 사용하여 스탠바이 모드에서는 전류를 감소시키고, 액티브 모드에서는 전류를 증가시켜 속도를 향상시키는 것을 목적으로 한다. 이러한 목적을 달성하기 위한 본 발명에 따른 듀얼 모드 전압레벨 검출장치는, 검출하고자 하는 제1 전압과 접지전압 사이에 접속되어, 상기 검출하고자 하는 제1 전압의 레벨을 검출하는 제1 전압레벨 검출부; 상기 제1 전압레벨 검출부의 출력단에 병렬로 접속되어, 검출하고자 하는 제2 전압의 레벨을 검출하는 제2 전압레벨 검출부; 및 상기 제1 전압레벨 검출부의 출력단에 접속되어, 상기 검출된 제1 및 제2 전압레벨을 출력하는 버퍼부를 구비하고, 상기 제2 전압레벨 검출부는 상기 제1 전압레벨 검출부의 m배의 전류 구동능력을 갖는 것을 특징으로 한다.The present invention relates to a dual mode voltage level detecting apparatus, and aims to improve the speed by reducing the current in the standby mode and increasing the current in the active mode using one voltage level detector. A dual mode voltage level detecting apparatus according to the present invention for achieving the above object comprises: a first voltage level detecting unit connected between a first voltage to be detected and a ground voltage to detect a level of the first voltage to be detected; A second voltage level detector connected in parallel to an output terminal of the first voltage level detector to detect a level of a second voltage to be detected; And a buffer unit connected to an output terminal of the first voltage level detection unit to output the detected first and second voltage levels, wherein the second voltage level detection unit drives a current of m times the first voltage level detection unit. It is characterized by having the ability.
Description
도 1은 본 발명의 제1 실시예에 따른 듀얼 모드 전압 레벨 검출장치의 회로도.1 is a circuit diagram of a dual mode voltage level detection device according to a first embodiment of the present invention.
도 2a 및 도 2b는 도 1의 시뮬레이션 결과를 나타낸 그래프.2A and 2B are graphs showing simulation results of FIG. 1.
도 3은 본 발명의 제2 실시예에 따른 듀얼 모드 전압 레벨 검출장치의 회로도.3 is a circuit diagram of a dual mode voltage level detection device according to a second embodiment of the present invention.
도 4a 및 도 4b는 도 3의 시뮬레이션 결과를 나타낸 그래프.4A and 4B are graphs showing simulation results of FIG. 3.
도 5는 본 발명의 제3 실시예에 따른 듀얼 모드 전압 레벨 검출장치의 회로도.5 is a circuit diagram of a dual mode voltage level detecting device according to a third embodiment of the present invention.
도 6a 및 도 6b는 도 5의 시뮬레이션 결과를 나타낸 그래프.6A and 6B are graphs showing simulation results of FIG. 5.
본 발명은 반도체 메모리 소자의 전압레벨 검출장치에 관한 것으로, 보다 상세하게는 하나의 전압 레벨 검출기를 이용해서 두 가지 모드에서 대한 동작을 하나의 회로에서 구현한 전압 레벨 검출장치에 관한 것이다.BACKGROUND OF THE
현재 DRAM의 고전압(Vpp) 발생장치에 사용되는 전압레벨 검출기는 두 가지 모드에 대하여 각각 특성이 다른 회로를 사용하고 있다.Currently, voltage level detectors used in high voltage (Vpp) generators in DRAMs use circuits with different characteristics for the two modes.
예를 들면, 스탠바이 모드에서 사용하는 전압 레벨 검출기는 스탠바이시에 칩 내부에서 흐르는 전류를 줄이기 위해 고전압(Vpp)이 연결되어 있는 단에 저항이 큰 MOS 트랜지스터를 사용한다. 이 때문에 전압레벨을 검출하는 속도가 감소하게 된다.For example, the voltage level detector used in the standby mode uses a high resistance MOS transistor at the stage where the high voltage (Vpp) is connected to reduce the current flowing in the chip during standby. This reduces the speed of detecting the voltage level.
액티브 모드에서 사용하는 전압 레벨 검출기는 워드라인이 계속 온/오프되면서 큰 전류를 사용하기 때문에, 전압레벨이 떨어지는 것을 검출하는 속도가 빨라야 하는데, 속도가 빨라지면 전류소모는 증가하게 된다.Since the voltage level detector used in the active mode uses a large current while the word line is continuously turned on and off, the speed of detecting the drop in the voltage level should be fast. As the speed increases, the current consumption increases.
이렇게 두 가지의 전압 레벨 검출기를 사용하는 것이 현재방식인데, 이러한 것은 공정변화시 두 개의 전압 레벨 검출기의 검출레벨이 달라져 스탠바이 모드 및 액티브 모드에서의 타겟레벨이 미스매칭(mismatch)될 수 있다.The use of two voltage level detectors is the current method. In this case, the detection level of the two voltage level detectors is changed during process change, so that the target level in the standby mode and the active mode may be mismatched.
또한 두 개의 전압레벨 검출장치를 사용하기 때문에 레이아웃면적이 증가되는 단점이 있다.In addition, the layout area is increased because two voltage level detection devices are used.
따라서, 이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 듀얼 모드 전압레벨 검출장치를 사용하여 스탠바이 모드에서는 전류소모를 감소시키고, 액티브 모드에서는 전압레벨의 검출속도를 향상시키는 것에 있다.Accordingly, an object of the present invention for solving such a problem is to reduce the current consumption in the standby mode and to improve the detection speed of the voltage level in the active mode by using the dual mode voltage level detection device.
또한, 본 발명의 다른 목적은, 듀얼 모드 전압레벨 검출장치를 사용하여, 회로의 단순화 및 공정변화에 따른 스탠바이 모드 및 액티브 모드에서의 타겟레벨의 미스매칭을 제거하는 것에 있다. Another object of the present invention is to eliminate mismatching of the target level in the standby mode and the active mode due to the simplification of the circuit and the process change by using the dual mode voltage level detecting device.
또한, 본 발명의 또 다른 목적은 하나의 전압레벨 검출장치를 사용하여 레이아웃 면적을 감소시키는 것에 있다.Still another object of the present invention is to reduce the layout area by using one voltage level detection device.
이러한 목적을 달성하기 위한 본 발명에 따른 듀얼 모드 전압 레벨 검출장치는, 검출하고자 하는 제1 전압과 접지전압 사이에 접속되어, 상기 검출하고자 하는 제1 전압의 레벨을 검출하는 제1 전압레벨 검출부; 상기 제1 전압레벨 검출부의 출력단에 병렬로 접속되어, 검출하고자 하는 제2 전압의 레벨을 검출하는 제2 전압레벨 검출부; 및 상기 제1 전압레벨 검출부의 출력단에 접속되어, 상기 검출된 제1 및 제2 전압레벨을 출력하는 버퍼부를 구비하고, 상기 제2 전압레벨 검출부는 상기 제1 전압레벨 검출부의 m배의 전류 구동능력을 갖는 것을 특징으로 한다.A dual mode voltage level detecting apparatus according to the present invention for achieving the above object comprises: a first voltage level detecting unit connected between a first voltage to be detected and a ground voltage to detect a level of the first voltage to be detected; A second voltage level detector connected in parallel to an output terminal of the first voltage level detector to detect a level of a second voltage to be detected; And a buffer unit connected to an output terminal of the first voltage level detection unit to output the detected first and second voltage levels, wherein the second voltage level detection unit drives a current of m times the first voltage level detection unit. It is characterized by having the ability.
또한, 본 발명에 따른 듀얼 모드 전압레벨 검출장치는, 검출하고자 하는 전압과 접지전압 사이에 접속되어, 상기 검출하고 하는 전압레벨을 검출하는 전압레벨 검출부; 상기 전압레벨 검출부의 출력단에 병렬로 접속되어, 바이어스전압을 발생시키는 바이어스전압 발생부; 및 상기 전압레벨 검출부의 출력단에 접속되어 검출된 전압레벨을 출력하는 버퍼부를 구비하고, 상기 바이어스전압 발생부는 상기 전압레벨 검출부의 m배의 전류 구동능력을 갖는 것을 특징으로 한다.In addition, the dual mode voltage level detecting apparatus according to the present invention comprises: a voltage level detecting unit connected between a voltage to be detected and a ground voltage to detect the voltage level to be detected; A bias voltage generator connected in parallel to an output terminal of the voltage level detector to generate a bias voltage; And a buffer unit connected to an output terminal of the voltage level detection unit to output the detected voltage level, wherein the bias voltage generation unit has a current driving capability of m times the voltage level detection unit.
또한, 본 발명에 따른 듀얼 모드 전압레벨 검출장치는 기준전압이 되는 코어전압과 접지전압 사이에 직렬 접속된 풀-업 소자와 풀-다운소자로 구성되어, 검출하고자 하는 제1 전압의 레벨을 검출하는 제1 전압레벨 검출부; 상기 제1 전압레벨 검출부에 병렬로 접속되어, 검출하고자 하는 제2 전압의 레벨을 검출하는 제2 전압 레벨 검출부; 및 상기 제1 전압레벨 검출부의 출력단에 접속되어, 상기 검출된 제1 및 제2 전압레벨을 출력하는 버퍼부를 구비하고, 상기 제2 전압레벨 검출부는 상기 제1 전압레벨 검출부의 m배의 전류 구동능력을 갖는 것을 특징으로 한다.In addition, the dual mode voltage level detecting apparatus according to the present invention comprises a pull-up element and a pull-down element connected in series between a core voltage and a ground voltage serving as a reference voltage to detect the level of the first voltage to be detected. A first voltage level detector; A second voltage level detector connected in parallel to the first voltage level detector to detect a level of a second voltage to be detected; And a buffer unit connected to an output terminal of the first voltage level detection unit to output the detected first and second voltage levels, wherein the second voltage level detection unit drives a current of m times the first voltage level detection unit. It is characterized by having the ability.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 바람직한 제1 실시예에 따른 듀얼 모드 전압 레벨 검출장치의 회로도로서, 제1 전압레벨 검출부(110), 버퍼부(130), 및 제1 전압레벨 검출부(110)와 버퍼부(130) 사이에 연결된 제2 전압레벨 검출부(120)를 구비하고, 제2 전압레벨 검출부(120)는 NMOS 및 PMOS트랜지스터(N2, P2)에 대해 NMOS 및 PMOS 트랜지스터(N3, P3)가 m개 병렬로 연결되어, 제1 전압레벨 검출부(110)의 m배의 전류 구동능력을 갖는다.1 is a circuit diagram of a dual mode voltage level detecting apparatus according to a first exemplary embodiment of the present invention. The first voltage
그리고, 제1 전압 레벨 검출부(110)는 기준전압으로 이용되는 코어전압(CVdd)과 접지전압(Vss) 사이에 접속되어 제1 바이어스전압을 발생시키는 제1 바이어스전압 발생부(112); 및 검출하고자 하는 고전압(Vpp)과 접지전압 사이에 접속되어 제2 바이어스전압을 발생시키는 제2 바이어스 전압 발생부(114)로 구성된다. 여기서, NMOS 트랜지스터(N1, N2)는 커런트 미러 구조를 갖는다.The first
그리고, 이러한 제1 바이어스전압 발생부(112)는 소스가 코어전압(CVdd)에 접속되고 게이트가 접지전압(Vss)에 접속되며 벌크가 자신의 드레인에 접속된 PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P1)의 드레인과 접지전압(Vss) 사이에 접속되고 벌크가 접지전압(Vss)에 접속되며 게이트가 노드 SN1에 접속된 NMOS 트랜지스터(N1)로 구성되고, 제2 바이어스전압 발생부(114)는 전원전압(Vpp)과 노드 SN2 사이에 접속되고 게이트가 코어 전압(CVdd)에 접속되며 벌크가 자신의 드레인에 접속된 PMOS 트랜지스터(P2)와 노드 SN2와 접지전압(Vss) 사이에 접속되고 벌크가 접지전압(Vss) 사이에 접속되며 게이트가 노드 SN1에 접속된 NMOS 트랜지스터(N2)로 구성된다.The first
다음에, 제2 전압레벨 검출부(120)는 검출하고자 하는 고전압(Vpp)과 노드 SN4 사이에 접속되고, 게이트가 기준전압이 되는 코어전압(CVdd)에 접속되며, 벌크가 자신의 소스에 접속된 PMOS 트랜지스터(P3)와, 노드 SN3과 접지전압(Vss) 사이에 접속되고 벌크가 접지전압(Vss)에 접속되며 게이트가 노드 SN1과 PMOS 및 NMOS 트랜지스터(P1, N1)의 드레인에 접속된 NMOS 트랜지스터(N3)와, 노드 SN4와 노드 SN3 사이에 접속되고 벌크가 접지전압(Vss)에 접속되며 게이트로 액티브 모드로의 진입을 알려주는 액티브신호(high-power)를 인가받는 NMOS 트랜지스터(N4)와, 노드 SN2와 노드 SN3 사이에 접속되고 벌크가 접지전압(Vss)에 접속되며 게이트로 액티브 모드의 진입을 알려주는 액티브 신호(high-power)를 인가받는 NMOS 트랜지스터(N5)로 구성된다.Next, the second voltage
버퍼부(130)는 소스가 코어전압(CVdd)에 접속되고 게이트가 접지전압(Vss)에 접속된 PMOS 트랜지스터(P4)와, PMOS 트랜지스터(P4)의 드레인과 접지전압(Vss) 사이에 접속되고 각각의 게이트가 노드 SN2에 접속된 PMOS 및 NMOS 트랜지스터(P5, N6)와, NMOS 트랜지스터(N6)의 소스와 접지전압(Vss) 사이에 접속되고 게이트가 코 어전압(CVdd)에 접속된 NMOS 트랜지스터(N7)로 구성된다.The
이하, 도 1에 나타낸 듀얼 모드 전압레벨 검출장치의 동작을 설명한다.The operation of the dual mode voltage level detection device shown in FIG. 1 will be described below.
우선, 스탠바이 모드시에는 액티브 신호(high-power)가 로우레벨이므로 노드 SN4는 NMOS 트랜지스터(N4)에 의해 차단되고, 고전압(Vpp)이 증가함에 따라, PMOS 트랜지스터(P2)의 MOS 저항을 거쳐 노드 SN2의 전압이 상승한다. 그래서, PMOS 트랜지스터(P1, P2)의 MOS 저항비에 의해 제1 전압 레벨 검출부(110)가 동작한다.First, in the standby mode, since the active signal (high-power) is low level, the node SN4 is blocked by the NMOS transistor N4, and as the high voltage Vpp increases, the node passes through the MOS resistance of the PMOS transistor P2. The voltage of SN2 rises. Therefore, the first
액티브 모드시에는, 액티브 신호(high-power)가 하이레벨이므로, 상대적으로 MOS 저항이 PMOS 트랜지스터(P2)보다 m배가 작은 PMOS 트랜지스터(P3)에 연결된 노드 SN4가 NMOS 트랜지스터(N4, N5)와 연결된 노드 SN3을 통해서 노드 SN2와 도통하게 되어 제2 전압레벨 검출부(120)가 동작한다. In the active mode, since the active signal (high-power) is high level, the node SN4 connected to the PMOS transistor P3 having a MOS resistance of m times smaller than the PMOS transistor P2 is connected to the NMOS transistors N4 and N5. The second
이때, NMOS 트랜지스터(N4)는 노드 SN3과 노드 SN4를 연결시켜 주는 스위칭 트랜지스터이고, NMOS 트랜지스터(N5)는 노드 SN2와 노드 SN3을 연결시켜 주는 스위칭 트랜지스터이다. 특히, NMOS 트랜지스터(N5)는 스탠바이 모드시에 노드 SN2를 통해서 노드 SN3으로 흐르는 직류 전류를 차단하는 역할도 함께 한다. At this time, the NMOS transistor N4 is a switching transistor connecting the node SN3 and the node SN4, and the NMOS transistor N5 is a switching transistor connecting the node SN2 and the node SN3. In particular, the NMOS transistor N5 also serves to block direct current flowing through the node SN2 to the node SN3 in the standby mode.
상술한 바와 같이, 스탠바이 모드시에는 액티브 신호(high-power)가 로우레벨로 되어, MOS 저항이 큰 PMOS 트랜지스터(P2)에 고전압(Vpp)이 연결되므로, 전압레벨을 검출한 후에 접지전압(Vss)으로 흐르는 스탠바이 전류는 작은 값을 갖게 된다. As described above, in the standby mode, the active signal becomes high and the high voltage Vpp is connected to the PMOS transistor P2 having a large MOS resistance. Therefore, the ground voltage Vss is detected after detecting the voltage level. The standby current flowing to) will have a small value.
액티브 모드시에는 액티브 신호(high_power)가 하이레벨로 되어 NMOS 트랜지스터(N4, N5)가 턴-온되어, PMOS 트랜지스터(P2)에 비해 m배가 작은 제2 전압레벨 검출부(120)의 PMOS 트랜지스터(P3)에 연결된 노드 SN4가 작용하게 되므로 전압레벨 검출 속도는 스탠바이 모드시보다 증가하게 된다.In the active mode, the active signal high_power becomes high and the NMOS transistors N4 and N5 are turned on, so that the PMOS transistor P3 of the second
도 2a는 도 1에 대한 AC 전류의 시뮬레이션 결과로서, 접지전압(Vss)으로 흐르는 전류를 나타낸 것이다.FIG. 2A illustrates a current flowing through the ground voltage Vss as a simulation result of the AC current of FIG. 1.
도 2a를 보면 전압레벨 검출구간 A에서는 스탠바이 전류가 액티브 전류에 비해 약 10배정도 작은 값을 갖는다는 것을 알 수 있다.Referring to FIG. 2A, it can be seen that in the voltage level detection section A, the standby current has a value about 10 times smaller than the active current.
도 2b는 도 1에 대한 AC 전압 시뮬레이션 결과로서, 전압레벨을 검출하는 속도를 나타낸 것이다.FIG. 2B is a result of AC voltage simulation of FIG. 1 and shows a speed of detecting a voltage level.
도 2b를 보면, 3. 5V이하의 고전압(Vpp) 검출속도가 스탠바이 모드시보다 액티브 모드시에 더 빠르다는 것을 알 수 있다.2B, it can be seen that the detection rate of the high voltage (Vpp) of 3.5 V or less is faster in the active mode than in the standby mode.
다음에, 도 3은 본 발명의 제2 실시예에 따른 듀얼 모드 전압레벨 검출장치의 회로도로서, 전압레벨 검출부(210), 버퍼부(230), 및 전압레벨 검출부(210)와 버퍼부(230) 사이에 연결된 바이어스 전압 발생부(220)를 구비하고, 바이어스전압 발생부(220)는 NMOS 및 PMOS 트랜지스터(N12, P12)에 대해 NMOS 및 PMOS 트랜지스터(N13, P13)가 m개 병렬로 접속되어, 전압레벨 검출부(210)의 m배의 전류 구동능력을 갖는다.Next, FIG. 3 is a circuit diagram of the dual mode voltage level detecting apparatus according to the second embodiment of the present invention. The voltage
여기서, 전압레벨 검출부(210)는 검출하고자 하는 고전압(Vpp)과 접지전압 사이에 접속되어 제1 바이어스전압을 발생시키는 제1 바이어스전압 발생부(212)와, 기준전압으로 이용되는 코어전압(CVdd)과 접지전압(Vss) 사이에 접속되어 제2 바이어스전압을 발생시키는 제2 바이어스전압 발생부(214)로 구성된다.
Here, the
그리고, 이러한 제1 바이어스전압 발생부(212)는 소스가 검출하고자 하는 고전압(Vpp)에 접속되고 게이트가 기준전압이 되는 코어전압(CVdd)에 접속되며 벌크가 자신의 드레인에 접속된 PMOS 트랜지스터(P11)와 PMOS 트랜지스터(P11)의 드레인과 접지전압(Vss) 사이에 접속되고 벌크가 접지전압(Vss)에 접속되며 게이트가 노드 SN5에 접속된 NMOS 트랜지스터(N11)로 구성되고, 제2 바이어스전압 발생부(214)는 기준전압이 되는 코어전압(CVdd)과 노드 SN6 사이에 접속되고 게이트가 접지전압(Vss)에 접속되며 벌크가 자신의 드레인에 접속된 PMOS 트랜지스터(P12)와 노드 SN6과 접지전압(Vss) 사이에 접속되고 벌크가 접지전압(Vss) 사이에 접속되며 게이트가 노드 SN5에 접속된 NMOS 트랜지스터(N12)로 구성된다. 여기서, NMOS 트랜지스터(N11, N12)는 커런트 미러 구조를 갖는다.The first
다음에, 제2 전압레벨 검출부(220)는 기준전압이 되는 코어전압(CVdd)과 노드 SN8 사이에 접속되고, 게이트가 접지전압(Vss)에 접속되며, 벌크가 자신의 소스에 접속된 PMOS 트랜지스터(P13)와, 노드 SN7과 접지전압(Vss) 사이에 접속되고 벌크가 접지전압(Vss)에 접속되며 게이트가 노드 SN5와 PMOS 및 NMOS 트랜지스터(P11, N11)의 드레인에 접속된 NMOS 트랜지스터(N13)와, 노드 SN8과 노드 SN7 사이에 접속되고 벌크가 접지전압(Vss)에 접속되며 게이트로 액티브 모드의 진입을 알려주는 액티브신호(high-power)를 인가받는 NMOS 트랜지스터(N14)와, 노드 SN6과 노드 SN7 사이에 접속되고 벌크가 접지전압(Vss)에 접속되며 게이트로 액티브 신호(high-power)를 인가받는 NMOS 트랜지스터(N15)로 구성된다.Next, the second
버퍼부(230)는 도 1에 나타낸 버퍼부(130)와 그 구성이 동일하므로, 상세한 구성설명은 생략한다.Since the
이하, 도 3에 나타낸 듀얼 모드 전압레벨 검출장치의 동작을 설명한다.The operation of the dual mode voltage level detection device shown in FIG. 3 will now be described.
우선, 스탠바이 모드시에는 액티브신호(high-power)가 로우레벨이므로 노드 SN8은 NMOS 트랜지스터(N14)에 의해 차단되고, 노드 SN6이 기준전압으로 이용되는 코어전압(CVdd)에 의해 PMOS 트랜지스터(P12)의 MOS 저항을 거쳐 일정한 전압레벨을 유지한다. 이때, 검출하고자 하는 고전압(Vpp)이 증가하면 PMOS 트랜지스터(P11)의 MOS 저항을 거처 노드 SN5의 전압이 상승하기 시작하지만, NMOS 트랜지스터(N11)의 다이오드 작용에 의해 NMOS 문턱전압의 레벨 부근에서 서서히 증가하게 된다. 그런 후에, NMOS 트랜지스터(N12)가 턴-온되면 노드 SN6은 로우레벨로 떨어지게 되며 출력신호(DET)는 하이레벨로 천이된다. First, in the standby mode, since the active signal (high-power) is low level, the node SN8 is cut off by the NMOS transistor N14, and the PMOS transistor P12 is driven by the core voltage CVdd where the node SN6 is used as the reference voltage. The constant voltage level is maintained through the MOS resistor. At this time, when the high voltage Vpp to be detected increases, the voltage of the node SN5 starts to rise through the MOS resistance of the PMOS transistor P11, but gradually becomes near the level of the NMOS threshold voltage due to the diode action of the NMOS transistor N11. Will increase. Thereafter, when the NMOS transistor N12 is turned on, the node SN6 falls to a low level and the output signal DET transitions to a high level.
액티브 모드시에는 액티브신호(high-power)가 하이레벨되므로, 상대적으로 MOS 저항이 PMOS 트랜지스터(P12)보다 m배가 작은 PMOS 트랜지스터(P13)에 연결된 노드 SN8이 NMOS 트랜지스터(N15)에 의해 연결되는 노드 SN6을 통해서 노드 SN6과 도통하게 되어 제2 전압레벨 검출부(220)가 동작하게 된다.In the active mode, since the active signal (high-power) is high level, the node SN8 connected to the PMOS transistor P13 whose MOS resistance is m times smaller than the PMOS transistor P12 is connected by the NMOS transistor N15. The second
이때, NMOS 트랜지스터(N14)는 노드 SN8과 노드 SN7을 연결시켜 주는 스위칭 트랜지스터이고, NMOS 트랜지스터(N15)는 노드 SN6과 노드 SN7을 연결시켜 주는 스위칭 트랜지스터이다. 특히, NMOS 트랜지스터(N15)는 스탠바이 모드시에 노드 SN6을 통해서 노드 SN7로 흐르는 직류 전류를 차단하는 역할도 함께 한다. In this case, the NMOS transistor N14 is a switching transistor connecting the node SN8 and the node SN7, and the NMOS transistor N15 is a switching transistor connecting the node SN6 and the node SN7. In particular, the NMOS transistor N15 also serves to block direct current flowing through the node SN6 to the node SN7 in the standby mode.
상술한 바와 같이 스탠바이 모드시에 액티브신호(high-power)가 로우레벨로 되면, 기준전압이 되는 코어 전압(CVdd)이 MOS 저항이 큰 PMOS 트랜지스터(P12)에 연결되어 있어, 전압레벨을 검출한 후에 접지전압(Vss)으로 흐르는 스탠바이 전류는 작은 값을 갖게 된다.As described above, when the active signal (high-power) becomes low in the standby mode, the core voltage CVdd serving as the reference voltage is connected to the PMOS transistor P12 having a large MOS resistance, thereby detecting the voltage level. Later, the standby current flowing to the ground voltage Vss has a small value.
액티브 시에는 액티브 신호(high-power)가 하이레벨로 되고 NMOS 트랜지스터 (N14, N15)가 턴-온되면, PMOS 트랜지스터(P12)에 비해 m배가 작은 MOS 저항을 가진 PMOS 트랜지스터(P13)에 연결된 노드 SN6이 작용하게 되므로, 전압레벨 검출속도는 스탠바이 모드시보다 증가하게 된다.When active, when the active signal (high-power) goes high and the NMOS transistors N14 and N15 are turned on, the node connected to the PMOS transistor P13 having a MOS resistance m times smaller than that of the PMOS transistor P12. Since SN6 is operated, the voltage level detection speed is increased than in the standby mode.
도 4a는 도 3에 대한 AC 전류의 시뮬레이션 결과로서 접지전압(Vss)으로 흐르는 전류를 나타낸 것이다.4A illustrates a current flowing to the ground voltage Vss as a simulation result of the AC current of FIG. 3.
도 4a를 보면, 전압레벨 검출구간 B에서 스탠바이 전류가 액티브 전류에 비해 약 5배정도 작은 값을 갖는다는 것을 알 수 있다.Referring to FIG. 4A, it can be seen that in the voltage level detection section B, the standby current has a value about five times smaller than the active current.
도 4b는 도 3에 대한 AC 전압의 시뮬레이션 결과로서, 전압레벨을 검출하는 속도를 나타낸 것이다.FIG. 4B is a simulation result of the AC voltage shown in FIG. 3 and shows the speed of detecting the voltage level.
도 4b를 보면, 3. 5V이하의 고전압(Vpp) 검출속도가 스탠바이 모드시보다 액티브 모드시에 더 빠르다는 것을 알 수 있다.4B, it can be seen that the detection rate of the high voltage (Vpp) of 3.5 V or less is faster in the active mode than in the standby mode.
다음에, 도 5는 본 발명의 제3 실시예에 따른 듀얼 모드 전압레벨 검출장치의 회로도로서, 제1 전압레벨 검출부(310), 버퍼부(330), 및 제1 전압레벨 검출부(310)와 버퍼부(330) 사이에 접속된 제2 전압레벨 검출부(320)를 구비하고, 제2 전압레벨 검출부(320)는 제1 전압레벨 검출부(310)의 출력단에 m개 연결되어, 제1 전압레벨 검출부(310)의 m배의 전류 구동능력을 갖는다.Next, FIG. 5 is a circuit diagram of a dual mode voltage level detecting apparatus according to a third embodiment of the present invention, and includes a first voltage
여기서, 제1 전압레벨 검출부(310)는 기준전압이 되는 코어전압(CVdd)과 노 드 SN9 사이에 접속되고 게이트가 접지전압(Vss)에 접속되며 벌크가 그것의 소스에 접속된 PMOS 트랜지스터(P21)와, 노드 SN9와 접지전압(Vss) 사이에 접속되고 게이트가 기판 바이어스전압(Vbb)에 접속되며 벌크가 코어전압(CVdd)에 접속된 PMOS 트랜지스터(P22)로 구성된다. 여기서, PMOS 트랜지스터(P21)는 풀-업 기능을 수행하고, PMOS 트랜지스터(P22)는 풀-다운 기능을 수행한다. Here, the first
다음에, 제2 전압레벨 검출부(320)는 기준전압이 되는 코어전압(CVdd)과 노드 SN10 사이에 접속되고 게이트가 접지전압(Vss)에 접속되며 벌크가 자신의 소스에 접속된 PMOS 트랜지스터(P24)와, 노드 SN10과 접지전압(Vss) 사이에 접속되고 게이트가 기판 바이어스전압(Vbb)에 접속되며 벌크가 코어전압(CVdd)에 접속된 PMOS 트랜지스터(P25)와, 입력단으로 액티브신호(high-power)를 인가받아 반전시키는 인버터(I21)와, 노드 SN10과 노드 SN9 사이에 접속되고 액티브신호(high-power)와 인버터(I21)의 출력신호를 인가받아 전달하는 전달 게이트(T21)로 구성된다. 여기서, 전달 게이트(T21)는 액티브 모드시에는 턴-온되고 스탠바이 모드시에는 턴-오프된다.Next, the second
다음에, 버퍼부(330)는 기준전압이 되는 코어전압(CVdd)과 노드 SN9 사이에 접속되고 게이트가 노드 SN9에 접속되며 벌크가 그것의 소스에 접속된 PMOS 트랜지스터(P23)와, 노드 SN9와 접지전압(Vss) 사이에 접속되고 게이트가 노드 SN9에 접속되며 벌크가 그것의 소스에 접속된 NMOS 트랜지스터(N21)로 구성된다. Next, the
이하, 도 5에 나타낸 듀얼 모드 전압레벨 검출장치의 동작을 설명한다.The operation of the dual mode voltage level detection device shown in FIG. 5 will now be described.
우선, 스탠바이 모드시, 즉 액티브신호(high-power)가 로우레벨이면, MOS 저 항이 큰 PMOS 트랜지스터(P21, P22)에 노드 SN9가 연결되어 있기 때문에 소모 전류는 감소하게 된다.First, in the standby mode, that is, when the active signal (high-power) is at a low level, the current consumption is reduced because the node SN9 is connected to the PMOS transistors P21 and P22 having a large MOS resistance.
액티브 모드시, 즉 액티브신호(high-power)가 하이레벨이면, 전달 트랜지스터(T21)가 턴-온되어 노드 SN10과 노드 SN9를 연결시킴으로써 MOS 저항이 m배만큼 작아져 전압레벨 검출속도는 스탠바이 모드보다 더 빨라지게 된다.In the active mode, that is, when the active signal (high-power) is high level, the transfer transistor T21 is turned on to connect the node SN10 and the node SN9 so that the MOS resistance is reduced by m times so that the voltage level detection rate is in the standby mode. Faster than
도 6a는 도 5에 대한 AC 전류의 시뮬레이션 결과로서, 접지전압(Vss)으로 흐르는 전류를 나타낸 것이다.FIG. 6A illustrates a current flowing through the ground voltage Vss as a simulation result of the AC current of FIG. 5.
도 6a를 보면, 전압레벨 검출시의 전류는 액티브 모드가 크게 나타나지만, 전압레벨 검출구간 B에서는 스탠바이 모드와 거의 차이가 없다는 것을 알 수 있다.6A, it can be seen that the current at the voltage level detection has a large active mode, but little difference from the standby mode in the voltage level detection section B.
도 6b는 도 5에 대한 AC 전압의 시뮬레이션 결과로서, 전압레벨을 검출하는 속도를 나타낸 것이다.FIG. 6B shows the speed of detecting the voltage level as a simulation result of the AC voltage with respect to FIG. 5.
도 6b를 보면 바이어스전압(Vbb) 검출속도가 스탠바이 모드보다 액티브모드가 더 빠르다는 것을 알 수 있다.Referring to FIG. 6B, it can be seen that the detection speed of the bias voltage Vbb is faster than the standby mode.
이상에서 살펴본 바와 같이, 본 발명의 바람직한 실시예에 의하면, 하나의 전압레벨 검출장치를 이용해서 스탠바이 모드에서는 전류를 감소시키고, 액티브 모드에서는 전류를 증가시킴으로써 속도를 향상시킬 수 있다.As described above, according to the preferred embodiment of the present invention, the speed can be improved by reducing the current in the standby mode and increasing the current in the active mode by using one voltage level detecting device.
또한, 기존의 스탠바이 전압레벨 검출장치와 기존의 액티브 전압레벨 검출장치를 하나의 전압레벨 검출장치로 구현함으로써 레이아웃 면적을 감소시킬 수 있다. In addition, the layout area may be reduced by implementing the existing standby voltage level detecting device and the existing active voltage level detecting device into one voltage level detecting device.
또한, 하나의 전압레벨 검출장치를 이용함으로써 두 개의 전압레벨 검출장치에서 발생되었던 공정변화에 따른 미스매칭을 제거할 수 있다.In addition, by using one voltage level detection device, mismatching due to a process change generated in two voltage level detection devices can be eliminated.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
Claims (20)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010036271A KR100764364B1 (en) | 2001-06-25 | 2001-06-25 | Dual mode voltage level detector |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010036271A KR100764364B1 (en) | 2001-06-25 | 2001-06-25 | Dual mode voltage level detector |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030000478A KR20030000478A (en) | 2003-01-06 |
KR100764364B1 true KR100764364B1 (en) | 2007-10-08 |
Family
ID=27710942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010036271A KR100764364B1 (en) | 2001-06-25 | 2001-06-25 | Dual mode voltage level detector |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100764364B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023080433A1 (en) * | 2021-11-04 | 2023-05-11 | 서울대학교산학협력단 | Current mirror circuit and neuromorphic device comprising same |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970003221A (en) * | 1995-06-22 | 1997-01-28 | 김광호 | Time delay circuit of semiconductor memory device |
-
2001
- 2001-06-25 KR KR1020010036271A patent/KR100764364B1/en not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970003221A (en) * | 1995-06-22 | 1997-01-28 | 김광호 | Time delay circuit of semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
KR20030000478A (en) | 2003-01-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6522193B2 (en) | Internal voltage generator for semiconductor memory device | |
KR940008718B1 (en) | Data output buffer having reduced direct current | |
KR0153603B1 (en) | Power-up reset signal generating circuit of semiconductor apparatus | |
JP2003203479A (en) | Power-up signal generator for semiconductor memory device | |
US6441647B2 (en) | Circuit for inhibiting power consumption in low voltage dynamic logic | |
KR100211758B1 (en) | Multi-power data buffer | |
KR100267011B1 (en) | Internal power supply voltage generating circuit of semiconductor memory device | |
KR920003440B1 (en) | Intermediate potential generation circuit | |
US6580312B1 (en) | Apparatus for generating stable high voltage signal | |
KR100764364B1 (en) | Dual mode voltage level detector | |
US6282456B1 (en) | Digital audio processor | |
KR100203140B1 (en) | Semiconductor storage device | |
KR0167680B1 (en) | Internal voltage occurrence circuit of semiconductor memory apparatus | |
US6265932B1 (en) | Substrate control voltage circuit of a semiconductor memory | |
US5652535A (en) | Non-overlaping signal generation circuit | |
KR0137972B1 (en) | Signal input device of semiconductor device | |
KR100361656B1 (en) | High voltage generator of a semiconductor memory device | |
GB2334391A (en) | CMOS standby current reduction | |
JP3602216B2 (en) | Semiconductor device | |
KR100209747B1 (en) | Output buffer circuit | |
US7015731B2 (en) | CMOS output buffer circuit | |
US6040719A (en) | Input receiver for limiting current during reliability screening | |
US20230088709A1 (en) | Semiconductor device | |
KR900006165B1 (en) | High-voltage follow and sensing circuit | |
KR960000899B1 (en) | High voltage selection circuit and the data output buffer with it |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |