KR100764347B1 - Ａｃ형 ｐｄｐ의 구동 방법 및 구동 장치 - Google Patents

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Abstract

회로 부품의 내전압을 증대시키지 않고, 동작 환경 변화의 영향이 작은 어드레싱을 실현하여 표시의 안정을 도모하는 것을 목적으로 한다.
어드레싱을 행하는 어드레스 기간 TA에서, 스캔 전극 Y를 상기 스캔 전극 Y가 선택 전위 Vya1로 바이어스되기 이전인 선택 대기 기간 내의 적어도 일부의 시간에 걸쳐 전원 라인과의 통전이 고임피던스로 되는 상태로 한다.
표시 전극, 드라이브 유닛, 스캔 드라이버, 서스테인 회로

Description

ＡＣ형 ＰＤＰ의 구동 방법 및 구동 장치{METHOD AND DEVICE FOR DRIVING AC TYPE PDP}
도 1은 본 발명에 따른 표시 장치의 구성도.
도 2는 본 발명에 따른 PDP의 셀 구조를 나타내는 도면.
도 3은 스캔 회로의 구성도.
도 4는 스캔 드라이버로 호칭되는 스위치 회로의 구성도.
도 5는 어드레스 기간의 구동 전압 파형의 제1 예를 나타내는 도면.
도 6은 어드레스 기간의 셀 전압의 변화를 나타내는 도면.
도 7은 구동 전압 파형의 제1 예에 따른 스캔 회로의 제어를 나타내는 타이밍차트.
도 8은 어드레스 기간의 구동 전압 파형의 제2 예를 나타내는 도면.
도 9는 어드레스 기간의 구동 전압 파형의 제3 예를 나타내는 도면.
도 10은 어드레스 기간의 구동 전압 파형의 제4 예를 나타내는 도면.
도 11은 어드레스 기간의 구동 전압 파형의 제5 예를 나타내는 도면.
도 12는 어드레스 기간의 구동 전압 파형의 제6 예를 나타내는 도면.
도 13은 어드레스 기간의 구동 전압 파형의 제7 예를 나타내는 도면.
도 14는 어드레스 기간의 구동 전압 파형의 제8 예를 나타내는 도면.
도 15는 구동 전압 파형의 제8 예에 따른 스캔 회로의 제어를 나타내는 타이밍차트.
도 16은 어드레스 기간의 구동 전압 파형의 제9 예를 나타내는 도면.
도 17은 구동 전압 파형의 제9 예에 따른 스캔 회로의 제어를 나타내는 타이밍차트.
도 18은 구동 시퀀스의 개요를 나타내는 전압 파형도.
도 19는 종래에서의 어드레스 기간의 구동 전압 파형을 나타내는 도면.
도 20은 종래에서의 어드레스 기간의 셀 전압의 변화를 나타내는 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1 : PDP
ES : 표시면
X : 표시 전극
Y : 표시 전극(스캔 전극)
A : 어드레스 전극
TA : 어드레스 기간
70 : 드라이브 유닛(구동 장치)
71 : 제어 회로
781 : 스캔 드라이버(집적 회로)
100 : 표시 장치
Vya1 : 선택 전위
Vaa : 어드레스 전위
Vya2 : 비선택 전위
B1, B2 : 블록
본 발명은 AC형 PDP의 구동 방법 및 구동 장치에 관한 것이다.
PDP(Plasma Display Panel: 플라즈마 디스플레이 패널)는 컬러 화면의 실용화를 계기로 텔레비전 영상이나 컴퓨터의 모니터 등의 용도로 널리 이용되게 되었다. 보급에 따라 사용 환경이 다양화되고, 온도 변화나 전원 전압의 변동에 영향을 받지 않는 안정된 표시를 실현하는 구동 방법이 요구되고 있다.
컬러 표시 디바이스로서 면 방전 형식의 AC형 PDP가 상품화되어 있다. 여기서 말하는 면 방전 형식은 휘도를 확보하는 표시 방전에서 양극 및 음극이 되는 표시 전극(제1 전극 및 제2 전극)을 전면측 또는 배면측의 기판 상에 평행하게 배열하고, 표시 전극쌍과 교차하도록 어드레스 전극(제3 전극)을 배열하는 형식이다. 표시 전극의 배열에는 매트릭스 표시의 행마다 한쌍씩 배열하는 형태와, 제1 및 제2 표시 전극을 교대로 등간격으로 배열하는 형태가 있다. 후자의 경우, 배열의 양단을 제외한 표시 전극은 인접하는 2행의 표시에 관계된다. 배열 형태에 상관없이 표시 전극쌍은 유전체로 피복된다.
면 방전 형식의 PDP의 표시에서는 각 행에 대응된 표시 전극쌍의 한쪽(제2 전극)을 행 선택을 위한 스캔 전극으로서 이용하고, 스캔 전극과 어드레스 전극 사이에서의 어드레스 방전과, 그것을 트리거로 한 표시 전극 사이의 어드레스 방전을 발생시킴으로써, 표시 내용에 따라 유전체의 대전량(벽 전하량)을 제어하는 어드레싱이 행해진다. 어드레싱 후, 표시 전극쌍에 교번 극성의 유지 전압 Vs를 인가한다. 유지 전압 Vs는 수학식 1을 만족시킨다.
Figure 112001024902776-pat00001
VfXY : 표시 전극간의 방전 개시 전압
VwXY : 표시 전극간의 벽 전압(wall voltage)
유지 전압 Vs의 인가에 의해, 소정량의 벽 전하가 존재하는 셀에서만 셀 전압(전극에 인가하는 구동 전압과 벽 전압의 합)이 방전 개시 전압 VfXY를 초과하여 기판면을 따른 면 방전이 발생한다. 인가 주기를 짧게 하면, 시각적으로 발광이 연속된다.
PDP의 방전 셀은 기본적으로는 2치 발광 소자이다. 따라서, 중간조는 프레임 기간에서의 개개의 방전 셀의 적분 발광량을 입력 화상 데이터의 계조치에 따라 설정함으로써 재현된다. 컬러 표시는 계조 표시의 일종이며, 표시색은 3원색의 휘도의 조합에 의해 결정된다. 계조 표시에는 1프레임을 휘도의 가중 단계를 갖는 복수의 서브 프레임(인터레이스 표시의 경우에는 서브 필드)으로 구성하고, 서브 프레임 단위의 발광(점등)의 유무의 조합에 의해 적분 발광량을 설정하는 방법이 이용된다. 예를 들면 256계조의 표시를 행하기 위해서는 프레임을 휘도의 가중 단계가 각각 1, 2, 4, 8, 16, 32, 64, 128의 8개의 서브 프레임으로 분할하면 좋다. 일반적으로 휘도의 가중 단계는 발광 횟수에 의해 설정된다.
도 18은 구동 시퀀스의 개요를 나타내는 전압 파형도이다. 도시에 있어서, 부호 X, Y, A는 순서대로 제1 표시 전극, 제2 표시 전극, 어드레스 전극을 나타내며, X, Y에 첨가한 문자 1∼n은 표시 전극 X, Y에 대응하는 행의 배열 순위를 나타내고, A에 첨가한 문자 1∼m은 어드레스 전극 A에 대응하는 열의 배열 순위를 나타낸다.
각 서브 프레임에 할당되는 서브 프레임 기간 Tsf는 화면의 대전 분포를 균등화하는 리세트 기간 TR, 스캔 펄스 Py 및 어드레스 펄스 Pa의 인가에 의해 표시 내용에 따른 대전 분포를 형성하는 어드레스 기간 TA, 및 서스테인 펄스 Ps의 인가에 의해 계조치에 따른 휘도를 확보하는 서스테인 기간 TS로 대별된다. 리세트 기간 TR 및 어드레스 기간 TA의 길이는 휘도의 가중 단계에 상관없이 일정하지만, 서스테인 기간 TS의 길이는 휘도의 가중 단계가 클수록 길다. 도시의 파형은 일례로서, 진폭·극성·타이밍을 여러 가지로 변경하는 것이 가능하다. 리세트 기간 TR에서의 대전 분포의 균등화에는 램프 파형 펄스를 인가하여 전하량을 제어하는 수법이 적합하다.
도 19는 종래에서의 어드레스 기간의 구동 전압 파형을 나타내는 도면이다.
어드레스 기간 TA에서, n행m열의 화면에 대한 행 선택을 위한 스캔 전극으로서 이용하는 표시 전극 Y에 대하여 개별의 전위 제어가 행해진다. 어드레스 기간 TA의 개시 시점에서 모든 표시 전극 Y를 비선택 전위 Vya2로 바이어스한 후, 선택 행 i(1≤i≤n)에 대응하는 표시 전극 Y를 일시적으로 선택 전위 Vya1로 바이어스한다(스캔 펄스의 인가). 또, 도시한 행 선택 순위는 행의 배열 순위와 동일하다. 행 선택에 동기하여 선택 행 중 어드레스 방전을 발생시키는 선택 셀이 속하는 열의 어드레스 전극 A를 선택 전위 Vaa로 바이어스한다(어드레스 펄스의 인가). 비선택 셀이 속하는 열의 어드레스 전극 A에 대해서는 접지 전위(통상, 0볼트)로 한다. 그리고, 표시 전극 X에 대해서는 선택 행과 비선택 행에 상관없이 어드레싱의 개시로부터 종료까지 일정한 전위 Vxa로 바이어스한다.
PDP에서는 내부의 대전 특성이 동작 온도에 의존하고, 표시 패턴에 의해 셀 간에서 대전 상태에 차이가 생긴다. 이것으로부터, 종래의 구동 방법에서는 어드레스 전극 A와 표시 전극 Y의 전극간 AY에서의 대전의 과부족에 기인한 어드레싱의 오류가 발생하기 쉽다는 문제가 있었다. 이하, 이 문제를 설명한다.
도 20은 종래에서의 어드레스 기간의 셀 전압의 변화를 나타내는 파형도이다. 도 20 중의 굵은 실선은 셀 전압(인가 전압과 벽 전압의 합)의 적정한 변화를 나타내고, 쇄선은 셀 전압의 부적정한 변화를 나타낸다.
여기서는 선택 순위 j의 행에서의 k번째의 열의 셀에 주목한다. 주목 행이 선택 행이 되기 이전이며, 선택 행이 1∼i(i<j)번째의 행인 기간에 k번째의 열에 대응한 어드레스 전극 A가 어드레스 전위 Vaa로 바이어스되는 경우, 즉 행 1로부터 행 i까지의 열 k의 표시 데이터 D1 ,k∼Di, k가 선택 데이터인 표시 패턴을 상정한다. 어드레스 기간 TA의 개시 시점에서의 전극간 XY의 벽 전압을 Vwxy1로 하고, 전극간 AY의 벽 전압을 Vway1로 한다.
동작 온도가 적정이면, 주목 행이 선택 행이 되기 이전의 단계에서 벽 전압은 거의 초기값 그대로 변화되지 않는다. 따라서, 주목 행이 선택 행으로 되어 표시 전극 Yj가 선택 전위 Vya1로 바이어스되고, 또한 어드레스 전극 Ak가 어드레스 전위 Vaa로 바이어스되면, 전극간 AY의 셀 전압(Vway1+Vaa-Vyal)이 방전 임계치 VfAY를 초과하여 어드레스 방전이 발생한다. 어드레스 방전에 의해 전극간 AY 및 전극간 XY의 양방의 벽 전압이 변화되고, 후속의 서스테인 기간의 동작에 적합한 전하 상태가 형성된다. 어드레스 방전에 의해 전극간 XY에 벽 전압 Vwxy2가 발생하고, 전극간 AY에 벽 전압 Vway2가 발생한다.
주목 행이 선택 행이 되기 이전에는 어드레스 전극 Ak가 어드레스 전위 Vaa로 바이어스되었다고 해도 주목 행의 전극간 AY의 셀 전압은 방전 개시 임계치 VfAY보다 낮기 때문에, 방전은 발생하지 않는다. 그러나, 환경 온도가 상승하거나, 표시에 따른 발열이 축적되는 등에 의해 셀 온도가 상온보다 높아짐에 따라 전극간 AY의 셀 전압이 방전 개시 임계치 VfAY에 근접하기 때문에, 셀 전압 VfAY 이하라도 매우 미소한 방전이 발생하여 전극간 AY의 벽 전압이 변화된다. 잔류하고 있는 미량의 공간 전하의 영향으로 벽 전압이 변화되는 경우도 있다. 이 벽 전압의 변화 에 기인하여, 주목 행이 선택 행으로 된 시점에서의 전극간 AY의 셀 전압이 통상보다 낮아지고, 어드레스 방전 강도(방전에 의한 벽 전압의 변화량)가 작아진다. 따라서, 어드레스 방전 시 전극간 AY의 벽 전압의 변화와 동시에 발생하는 전극간 XY의 벽 전압 변화의 양도 작아진다. 이 경우, 점등해야 할 셀의 전극간 XY의 벽 전압(Vwxy2')이 불충분하기 때문에, 이후의 서스테인 기간에 점등 오류가 발생하여 표시가 왜곡된다.
이러한 의도하지 않은 벽 전압의 변화를 억제하기 위해서는 표시 전극 Y의 비선택 전위 Vya2와 어드레스 전극 A의 어드레스 전위 Vaa와의 차를 작게 하면 좋다. 그러나, 전극간 AY에서의 어드레스 방전의 강도를 확보하기 위해, 선택 전위 Vya1과 어드레스 전위 Vaa와의 차를 충분히 큰 값으로 설정해야 한다. 따라서, 비선택 전위 Vya2와 어드레스 전위 Vaa와의 차를 작게 하고, 비선택 전위의 어드레스 전위에 가깝게 하는 것은 표시 전극 Y의 선택 전위 Vya1과 비선택 전위 Vya2와의 차를 확대하는 것을 의미하고, 스캔 회로 부품의 내전압의 증대를 요구한다. 어드레스 기간에는 스캔 드라이버로 호칭되는 집적 회로 부품의 전원 단자간에, 선택 전위 Vya1과 비선택 전위 Vya2와의 차에 상당하는 전압이 가해진다. 스캔 드라이버는 이것에 견디는 사양을 사용해야 한다. 집적 회로의 내압의 증대는 부품 가격의 대폭적인 상승을 초래한다.
본 발명은 회로 부품의 내전압을 증대시키지 않고, 동작 환경 변화의 영향이 작은 어드레싱을 실현하여 표시 안정을 도모하는 것을 목적으로 하고 있다.
본 발명에서는 어드레싱을 행하는 어드레스 기간에 스캔 전극을 상기 스캔 전극이 선택 전위로 바이어스되기 이전인 선택 대기 기간 내의 적어도 일부의 시간 에 걸쳐, 전원 라인과의 통전이 고임피던스가 되는 상태로 한다. 이에 따라, 전원으로부터 셀로의 스캔 전극을 통한 전류 공급이 실질적으로 차단되고, 벽 전하의 변화가 억제된다. 즉, 비선택 전위 Vya2와 어드레스 전위 Vaa와의 차를 작게 하고, 비선택 전위를 어드레스 전위에 가깝게 하지 않아도 적정한 어드레스 방전을 발생시킬 수 있다.
<실시예>
도 1은 본 발명에 따른 표시 장치의 구성도이다. 표시 장치(100)는 m열n행의 화면을 갖는 면 방전형의 PDP(1)와, 종횡으로 배열하는 방전 셀을 선택적으로 발광시키기 위한 드라이브 유닛(70)으로 구성되어 있고, 벽걸이식 텔레비전 수상기, 컴퓨터 시스템의 모니터 등으로서 이용된다.
PDP(1)에서는 표시 방전을 발생시키기 위한 표시 전극 X, Y가 평행 배치되고, 이들 전극군과 교차하도록 어드레스 전극 A가 배열되어 있다. 표시 전극 X, Y는 화면의 행 방향(수평 방향)으로 연장되고, 표시 전극 Y는 어드레싱에서 행 선택을 위한 스캔 전극으로서 이용된다. 어드레스 전극 A는 열 방향(수직 방향)으로 연장되어 있고, 열 선택을 위한 데이터 전극으로서 이용된다.
드라이브 유닛(70)은 구동 제어를 담당하는 제어 회로(71), 전원 회로(73), X 드라이버(74), Y 드라이버(77) 및 어드레스 드라이버(80)를 갖고 있다. 드라이브 유닛(70)에는 TV 튜너, 컴퓨터 등의 외부 장치로부터 R, G, B의 3색의 휘도 레 벨을 나타내는 다치 화상 데이터인 프레임 데이터 Df가 각종 동기 신호와 함께 입력된다. 제어 회로(71)는 프레임 데이터 Df를 일시적으로 기억하는 프레임 메모리(711) 및 구동 전압의 제어 데이터를 기억하는 파형 메모리(712)를 구비하고 있다.
프레임 데이터 Df는 프레임 메모리(711)에 일단 저장된 후, 계조 표시를 위한 서브 필드 데이터 Dsf로 변환되어 어드레스 드라이버(80)로 전송된다. 서브 필드 데이터 Dsf는 q개의 서브 필드를 나타내는 q비트의 표시 데이터이고(1 서브 픽셀당 1비트의 표시 데이터가 q화면분 모인 것으로도 말할 수 있음), 서브 필드는 해상도 m×n의 2치 화상이다. 서브 필드 데이터 Dsf의 각 비트 값은 해당하는 하나의 서브 필드에서의 서브 픽셀의 발광의 필요와 불필요, 엄밀하게는 어드레스 방전의 필요와 불필요를 나타낸다.
X 드라이버(74)는 n개의 표시 전극 X의 전위를 일괄적으로 제어한다. Y 드라이버(77)는 스캔 회로(78)와 공통 드라이버(79)를 포함한다. 스캔 회로(78)는 어드레싱에서의 행 선택을 위한 전위 전환 수단이다. 어드레스 드라이버(80)는 서브 필드 데이터 Dsf에 기초하여, 합계 m개의 어드레스 전극 A의 전위를 제어한다. 이들 드라이버에는 전원 회로(73)로부터 도시하지 않은 배선 도체를 통해 소정의 전력이 공급된다.
도 2는 본 발명에 따른 PDP의 셀 구조를 나타내는 도면이다. PDP(1)는 한쌍의 기판 구조체(기판 상에 방전 셀의 구성 요소를 설치한 구조체: 10, 20)를 포함한다. 표시면 ES를 구성하는 각 방전 셀에서 표시 전극쌍(표시 전극 X, Y로 구성 됨)과 어드레스 전극 A가 교차한다. 표시 전극 X, Y는 전면측의 유리 기판(1)의 내면에 배열되어 있고, 각각이 면 방전 갭을 형성하는 투명 도전막(41)과 행의 전체 길이에 걸쳐 연장되는 금속막(버스 전극: 42)을 포함한다. 표시 전극쌍을 피복하도록 두께 30∼50㎛ 정도의 유전체층(17)이 설치되고, 유전체층(17)의 표면에는 보호막(18)으로서 마그네시아(MgO)가 피착되어 있다. 어드레스 전극 A는 배면측의 유리 기판(21)의 내면에 배열되어 있고, 유전체층(24)에 의해 피복되어 있다. 유전체층(24) 상에는 높이 150㎛ 정도의 띠상의 칸막이 벽(29)이 각 어드레스 전극 A 사이에 하나씩 설치되어 있다. 이들 칸막이 벽(29)에 의해 방전 공간이 행 방향으로 열마다 구획되어 있다. 방전 공간 중의 각 열에 대응한 열 공간(31)은 모든 행에 걸쳐 연속되어 있다. 그리고, 어드레스 전극 A의 상측 및 칸막이 벽(29)의 측면을 포함해서 배면측의 내면을 피복하도록, 컬러 표시를 위한 R, G, B의 3색의 형광체층(28R, 28G, 28B)이 설치되어 있다. 도 2 중의 이탤릭 알파벳 R, G, B는 형광체의 발광색을 나타낸다. 형광체층(28R, 28G, 28B)은 방전 가스가 발하는 자외선에 의해 국부적으로 여기되어 발광한다.
표시에서 1서브 필드분의 기간은 상술한 바와 같이 리세트 기간 TR, 어드레스 기간 TA, 및 서스테인 기간 TS로 대별된다(도 18 참조). 이하, 본 발명에 따른 어드레스 기간 TA의 구동 형태를 설명한다.
도 3은 스캔 회로의 구성도, 도 4는 스캔 드라이버로 호칭되는 스위치 회로의 구성도이다.
스캔 회로(780)는 n개의 표시 전극 Y의 전위를 개별로 2치 제어하기 위한 여 러개의 스캔 드라이버(781), 및 스캔 드라이버군에 인가하는 전압을 전환하기 위한 2개의 스위치(자세하게는 FET로 대표되는 스위칭 디바이스) Q50, Q60을 갖는다. 각 스캔 드라이버(781)는 집적 회로 장치이고, j개의 표시 전극 Y의 제어를 담당한다. 실용화되어 있는 전형적인 스캔 드라이버(781)에서 j는 60∼120 정도이다.
도 4와 같이, 각 스캔 드라이버(781)에서는 j개의 표시 전극 Y 각각에 한쌍씩 스위치 Qa, Qb가 배치되어 있고, j개의 스위치 Qa는 전원 단자 SD에 공통 접속되며, j개의 스위치 Qb는 전원 단자 SU에 공통 접속되어 있다. 스위치 Qa가 온되면, 표시 전극 Y는 그 시점의 전원 단자 SD의 전위로 바이어스되고, 스위치 Qb가 온되면, 표시 전극 Y는 그 시점의 전원 단자 SU의 전위로 바이어스된다. 제어 회로(71)로부터의 스캔 제어 신호 SC는 데이터 컨트롤러 내의 시프트 레지스터를 통해 스위치 Qa, Qb에 제공되고, 클럭에 동기한 시프트 동작에 의해 소정 순서의 행 선택이 실현된다. 또한, 데이터 컨트롤러는 고임피던스 제어 신호 HZ에 따라 스위치 Qa, Qb가 동시에 오프로 되는 제어(부유 제어)를 행한다. 이 때 전류 경로가 차단되고, 표시 전극 Y의 출력은 고임피던스 상태가 된다. 스캔 드라이버(781)에는 서스테인 펄스를 인가할 때의 전류로가 되는 다이오드 Da, Db도 집적화되어 있다.
도 3으로 되돌아가, 모든 스캔 드라이버(781)의 전원 단자 SU는 공통으로 스위치 Q50에 접속되고, 모든 스캔 드라이버(781)의 전원 단자 SD는 공통으로 스위치 Q60에 접속되어 있다. 스위치 Q50, Q60은 스캔 드라이버(781)를 서스테인 펄스의 인가에도 이용하기 위해 설치되어 있다. 어드레스 기간에 스위치 Q50의 온에 의해 전원 단자 SU는 선택 전위 Vya1로 바이어스되고, 스위치 Q60의 온에 의해 전원 단자 SD는 비선택 전위 Vya2로 바이어스된다. 서스테인 기간에는 스위치 Q50, Q60은 오프로 되고, 스캔 드라이버 내의 모든 스위치 Qa, Qb도 고임피던스 제어 신호 HZ에 의해 오프로 된다. 따라서, 전원 단자 SU, SD의 전위는 서스테인 회로(790)의 동작에 의존한다. 서스테인 회로(790)는 표시 전극 Y의 전위를 점등 유지 전위 Vs 또는 접지 전위로 전환하기 위한 스위치와, 표시 전극과 표시 전극과의 전극간 XY의 정전 용량의 충방전을 LC 공진을 이용하여 고속으로 행하는 전력 회수 회로를 갖는다.
도 5는 어드레스 기간의 구동 전압 파형의 제1 예를 나타내는 도면이다.
본 예의 어드레싱의 행 선택순은 배열순이다. 2번째 이후의 표시 전극 Y2∼Yn의 전위 상태를 행 선택 시기가 도래하기 직전까지 고임피던스 상태로 하고, 표시 전극 Y로부터 셀로의 전류 공급을 차단한다. 행 선택 조금 전에 표시 전극 Y1∼Yn을 일단 비선택 전위 Vya2로 바이어스하고, 행 선택 시는 선택 전위 Vya1로 바이어스한다. 그리고, 행 선택이 종료된 후에 다시 비선택 전위 Vya2로 바이어스한다.
도 6은 어드레스 기간의 셀 전압의 변화를 나타내는 도면이다. 도 6에서 표시 패턴의 상정은 도 20과 마찬가지이다.
행 선택 이전의 선택 대기 기간의 거의 전체에 걸쳐 표시 전극 Y를 통과하는 전류 경로가 차단되어 있다. 즉, 표시 전극 Y가 고임피던스 상태이기 때문에, 셀 로의 전하의 공급은 없고, 고온 시라도 벽 전압(벽 전하)의 변화는 거의 없다. 따라서, 행 선택 시점에서의 선택 전위 Vya1로의 바이어스에 의해 전극간 AY 및 전극간 XY에서 충분한 강도의 어드레스 방전이 발생하고, 전극간 XY에 적정한 벽 전압 Vwxy2가 발생한다.
도 7은 구동 전압 파형의 제1 예에 따른 스캔 회로의 제어를 나타내는 타이밍차트이다.
어드레스 기간 TA에서는 서스테인 회로(790)는 동작하고 있지 않다. 스위치 제어 신호 YAU, YAD를 온으로 하고, 스캔 드라이버(781)의 전원 단자 SU, SD에 전위 Vya1, Vya2를 제공한다. 어드레스 기간 TA에서는 행마다 고임피던스 제어 신호 HZ의 타이밍을 설정하여 스캔 드라이버(781)의 출력 상태를 제어한다. 또, 서스테인 기간 TS에서는 스위치 제어 신호 YAU, YAD를 오프로 하고, 또한 고임피던스 제어 신호 HZ를 온으로 하여 스캔 드라이버(781)를 동작하지 않도록 한다.
도 8은 어드레스 기간의 구동 전압 파형의 제2 예를 나타내는 도면이다. 본 실시예에서는 행 선택 시기가 도래할 때까지 표시 전극 Y로의 전류 경로를 차단하고, 표시 전극 Y를 부유로 하여 즉 고임피던스로 하고, 행 선택 시 표시 전극 Y를 선택 전위 Vya1로 바이어스한다. 행 선택이 종료되면, 표시 전극 Y를 비선택 전위 Vya2로 바이어스한다.
도 9는 어드레스 기간의 구동 전압 파형의 제3 예를 나타내는 도면이다. 본 실시예에서는 행 선택 시기가 도래할 때까지 표시 전극 Y에 따른 전류 경로를 고임피던스로 하고, 행 선택 시 표시 전극 Y를 선택 전위 Vya1로 바이어스한다. 그 후, 행 선택이 종료된 행의 표시 전극 Y로의 전류 경로를 다시 차단하여 출력을 고임피던스로 한다.
도 10은 어드레스 기간의 구동 전압 파형의 제4 예를 나타내는 도면이다. 본 실시예에서는 행 선택 시기가 도래할 때까지 전류 경로를 차단하여 출력을 고임피던스로 유지하고, 행 선택 직전에 일단 표시 전극 Y를 비선택 전위 Vya2로 바이어스한다. 행 선택 시는 표시 전극 Y를 선택 전위 Vya1로 바이어스하고, 행 선택 후에 다시 고임피던스 상태로 설정한다.
도 11은 어드레스 기간의 구동 전압 파형의 제5 예를 나타내는 도면이다. 본 실시예에서는 행 선택 시기가 도래할 때까지 전류 경로를 고임피던스로 유지하고, 행 선택 시는 표시 전극 Y를 선택 전위 Vya1로 바이어스한다. 그 후, 일단 표시 전극 Y를 접지 전위로 복귀시키고, 전류 경로를 고임피던스로 한다.
도 12는 어드레스 기간의 구동 전압 파형의 제6 예를 나타내는 도면이다. 표시 전극 Y의 전위가 접지 전위에 가까운 값일 때 전류 경로를 차단하여 부유로 하면, 스캔 드라이버(781)의 사양에 따라서는 단자간에 가해지는 전압이 내압을 초과하게 되어 스캔 드라이버(781)를 파괴할 가능성이 있다. 그와 같은 경우에 본 실시예는 유용하다. 표시 전극 Y를 일단 비선택 전위 Vya2로 고정하고, 그 상태에서 부유로 하여 고임피던스로 한다.
도 13은 어드레스 기간의 구동 전압 파형의 제7 예를 나타내는 도면이다. 이 실시예는 제6 예와 마찬가지로 표시 전극 Y를 일단 비선택 전위 Vya2로 고정한 후에, 전류 경로를 차단하여 고임피던스로 유지하는 것이다. 행 선택 시는 표시 전극 Y를 선택 전위 Vya1로 바이어스하고, 행 선택이 종료된 행으로부터 순서대로 전류 경로를 다시 차단하여 고임피던스로 한다.
이상의 실시예는 행마다 전류 경로를 차단하여 출력을 고임피던스로 하는 제어를 행하고 있지만, 복수의 행을 통합하여 블록마다 제어하는 것도 가능하다. 도 14는 그 실시예(제8 예)를 나타낸다. 여기서는 두개의 블록 B1, B2로 나누는 구성으로 설명하지만, 3 이상의 블록으로 나누는 것도 가능하다. 예를 들면 스캔 드라이버(781)마다 블록을 구성하면 좋다. 도 14 중의 어드레스 기간 TA의 전반 TA1에서는 1번째의 블록 B1만이 행 선택의 대상이고, 2번째의 블록 B2의 표시 전극 Y로의 전류 경로는 차단되어 출력이 고임피던스로 된다. 블록 B2에 대해서는 후반 TA2에서 행 선택을 행한다.
도 15는 구동 전압 파형의 제8 예에 따른 스캔 회로의 제어를 나타내는 타이밍차트이다. 어드레스 기간 TA의 모든 기간에서 블록 B1에 대한 고임피던스 제어 신호 HZ는 오프이고, 전반 TA1에서 블록 B2에 대한 고임피던스 제어 신호 HZ가 온이다.
도 16은 어드레스 기간의 구동 전압 파형의 제9 예를 나타내는 도면, 도 17은 구동 전압 파형의 제9 예에 따른 스캔 회로의 제어를 나타내는 타이밍차트이다.
후반 TA2에 행 선택되는 블록 B2에 대해서만 전반 TA1을 포함하는 행 선택 이전의 선택 대기 기간에 걸쳐 표시 전극 Y에 관계되는 전류 경로를 차단하여 출력을 고임피던스로 한다.
또, 이상의 실시예는 어드레스 전극 A와 표시 전극 Y 사이에서의 고온 시의 벽 전압 변화의 억제를 주안점으로 한 것이지만, 어드레스 전극 A와 표시 전극 X 사이, 또는 표시 전극 X와 표시 전극 Y 사이에서 벽 전압이 변화되는 경우도 생각된다. 따라서, 어드레스 기간 TA의 일부 또는 모든 기간에서 표시 전극 X에 관계되는 전류 경로를 고임피던스로 하는 것도 본 발명에 포함된다.
본 발명에 따르면, 회로 부품의 내전압을 증대시키지 않고, 동작 환경 변화의 영향이 작은 어드레싱을 실현하여 표시의 안정을 도모할 수 있다.
본 발명에 따르면, 전극 상태의 전환 제어의 부담을 경감할 수 있다.
본 발명에 따르면, 구동 회로 부품에 내압 이상의 전압이 가해지는 것을 방지할 수 있다.
본 발명에 따르면, 구동 회로의 간단화를 도모할 수 있다.

Claims (9)

  1. 매트릭스 표시의 행마다 면 방전을 위한 전극쌍을 구성하는 표시 전극군, 및 상기 표시 전극군과 교차하는 어드레스 전극군이 배열된 표시면에서, 상기 전극쌍의 한쪽 표시 전극을 스캔 전극으로 하고, 선택 행의 스캔 전극을 선택 전위로 바이어스하는 행 선택에 동기시켜, 선택 열의 어드레스 전극을 어드레스 전위로 바이어스함으로써 어드레싱을 위한 방전을 발생시키는 AC형 PDP의 구동 방법에 있어서,
    어드레싱을 행하는 어드레스 기간에 적어도 1개의 스캔 전극을, 상기 스캔 전극이 선택 전위로 바이어스되기 이전인 선택 대기 기간 내의 적어도 일부의 시간에 걸쳐, 전원 라인과의 통전이 고임피던스가 되는 상태로 하는 것을 특징으로 하는 AC형 PDP의 구동 방법.
  2. 제1항에 있어서,
    어드레싱을 행하는 어드레스 기간에 적어도 1개의 스캔 전극을, 상기 스캔 전극이 선택 전위로 바이어스되기 이전 및 이후에, 전원 라인과의 통전이 고임피던스가 되는 상태로 하는 AC형 PDP의 구동 방법.
  3. 제1항에 있어서,
    스캔 전극을 고임피던스 상태로 하는 전 처리로서, 상기 스캔 전극의 전위를 상기 선택 전위보다 상기 어드레스 전위에 가까운 비선택 전위로 하는 AC형 PDP의 구동 방법.
  4. 제3항에 있어서,
    상기 비선택 전위는 접지 전위인 AC형 PDP의 구동 방법.
  5. 제1항에 있어서,
    스캔 전극을 고임피던스 상태로 하는 제어를 행 단위로 행하는 AC형 PDP의 구동 방법.
  6. 제1항에 있어서,
    행 선택순으로 복수개씩 행을 통합한 블록을 단위로 하여 스캔 전극을 고임피던스 상태로 하는 제어를 행하는 AC형 PDP의 구동 방법.
  7. 제1항에 있어서,
    행 선택에 이용되는 집적 회로 1개당 구동 전극 수 만큼 행 선택순으로 행을 통합한 블록을 단위로 하여, 스캔 전극을 고임피던스 상태로 하는 제어를 행하는 AC형 PDP의 구동 방법.
  8. 매트릭스 표시의 행마다 면 방전을 위한 전극쌍을 구성하는 표시 전극군, 및 상기 표시 전극군과 교차하는 어드레스 전극군이 배열된 표시면에서, 상기 전극쌍 의 한쪽 표시 전극을 스캔 전극으로 하고, 선택 행의 스캔 전극을 선택 전위로 바이어스하는 행 선택에 동기시켜 선택 열의 어드레스 전극을 어드레스 전위로 바이어스함으로써 어드레싱을 위한 방전을 발생시키는 AC형 PDP의 구동 장치에 있어서,
    어드레싱을 행하는 어드레스 기간에 적어도 1개의 스캔 전극을, 상기 스캔 전극이 선택 전위로 바이어스되기 이전인 선택 대기 기간 내의 적어도 일부의 시간 에 걸쳐, 전원 라인과의 통전이 고임피던스가 되는 상태로 하는 것을 특징으로 하는 AC형 PDP의 구동 장치.
  9. AC형 PDP와 그것을 구동하는 구동 장치로 구성되는 표시 장치에 있어서,
    상기 AC형 PDP의 표시면에는 매트릭스 표시의 행마다 면 방전을 위한 전극쌍을 구성하는 표시 전극군, 및 상기 표시 전극군과 교차하는 어드레스 전극군이 배열되어 있고,
    상기 구동 장치는, 어드레싱을 행하는 어드레스 기간에 상기 전극쌍의 한쪽 표시 전극을 스캔 전극으로 하고, 선택 행의 스캔 전극을 선택 전위로 바이어스하는 행 선택에 동기시켜 선택 열의 어드레스 전극을 어드레스 전위로 바이어스함으로써 어드레싱을 위한 방전을 발생시키고, 또한 적어도 1개의 스캔 전극을, 상기 스캔 전극이 선택 전위로 바이어스되기 이전인 선택 대기 기간 내의 적어도 일부의 시간에 걸쳐, 전원 라인과의 통전이 고임피던스가 되는 상태로 하는 것을 특징으로 하는 표시 장치.
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