KR100762877B1 - Method for forming contact plug of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택플러그 형성방법을 개시한다. 개시된 본 발명의 방법은, 하부구조물을 구비한 반도체 기판 상에 산화막 재질의 층간절연막을 형성하는 제1단계와, 상기 층간절연막을 식각하여 하부구조물을 노출시키는 콘택홀을 형성하는 제2단계와, 상기 콘택홀 표면 및 층간절연막 상에 WN막을 형성하는 제3단계와, 상기 WN막 상에 콘택홀을 매립하도록 W막을 형성하는 제4단계와, 상기 W막을 N2와 SF6의 혼합 가스 및 Ar과 SF6의 혼합 가스 중 어느 하나의 혼합 가스를 플로우 시키면서 전면 식각하여 층간절연막 상에 형성된 WN막을 노출시키는 제5단계와, 상기 노출된 WN막 부분과 그 아래의 층간절연막 일부 두께 및 콘택홀 내의 W막 일부 두께를 식각하는 제6단계를 포함하며, 상기 제6단계는 W막의 디싱이 방지되도록 식각가스로서 CxFy 계열의 가스와 SF6를 베이스로 한 혼합가스를 사용해서 수행하는 것을 특징으로 한다. The present invention discloses a method for forming a contact plug of a semiconductor device. The disclosed method includes a first step of forming an interlayer insulating film made of an oxide film on a semiconductor substrate having a lower structure, and a second step of forming a contact hole exposing the lower structure by etching the interlayer insulating film; A third step of forming a WN film on the contact hole surface and the interlayer insulating film, a fourth step of forming a W film to fill a contact hole on the WN film, and the W film as a mixed gas of N2 and SF6, and Ar and SF6 A fifth step of exposing the WN film formed on the interlayer insulating film by etching the entire surface while flowing a mixed gas of any one of the mixed gases; and a part thickness of the exposed WN film and a part of the interlayer insulating film below and a part of the W film in the contact hole. And a sixth step of etching the thickness, wherein the sixth step is performed by using a CxFy-based gas and a mixed gas based on SF6 as an etching gas to prevent dishing of the W film. It characterized.

Description

반도체 소자의 콘택플러그 형성방법{METHOD FOR FORMING CONTACT PLUG OF SEMICONDUCTOR DEVICE}Method for forming contact plug of semiconductor device {METHOD FOR FORMING CONTACT PLUG OF SEMICONDUCTOR DEVICE}

도 1은 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도. 1 is a cross-sectional view of a semiconductor device for explaining the problems of the prior art.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 콘택플러그 형성방법을 설명하기 위한 공정별 단면도.2A to 2D are cross-sectional views illustrating processes for forming a contact plug of a semiconductor device according to an exemplary embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : 반도체 기판 210 : 하부구조물200: semiconductor substrate 210: substructure

220 : 층간절연막 230 : WN막220: interlayer insulating film 230: WN film

240 : W막 250 : 콘택플러그240: W film 250: Contact plug

H : 콘택홀H: contact hole

본 발명은 반도체 소자의 콘택플러그 형성방법에 관한 것으로, 보다 상세하게는, 플러그 물질로 W막을 사용하고, 베리어막으로 WN막을 사용하는 경우 유발되는 W막의 손실(loss)에 따른 콘택플러그의 디싱(dishing)을 방지할 수 있는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact plug of a semiconductor device, and more particularly, to a method of forming a contact plug according to a loss of a W film caused by using a W film as a plug material and a WN film as a barrier film. to prevent dishing).

주지된 바와 같이, 반도체 소자의 전기적 연결 통로를 제공하는 콘택홀의 매립 플러그 물질을 비롯한 금속배선의 재료로서는 전기 전도도가 매우 우수한 알루미늄(Al)이 주로 이용되어 왔다. As is well known, aluminum (Al) having excellent electrical conductivity has been mainly used as a material for metal wiring, including a buried plug material of a contact hole providing an electrical connection passage of a semiconductor device.

그런데, 반도체 소자의 집적도 향상에 기인해서 콘택홀의 너비는 감소하고, 아울러 콘택홀의 깊이는 깊어지고 있는데, 이것은 고집적화로 인한 캐패시터의 폭 감소에 따른 충전용량의 감소분을 보상하기 위해 캐패시터의 높이를 높여주고 있기 때문이다. 즉, 충분한 충전용량 확보를 위해 데이타 저장소인 셀영역의 캐패시터의 높이를 높여줌에 따라, 그와 동반하여 배선용 콘택홀의 높이도 높아지는 것이다. 그런데, 이렇게 콘택홀의 높이가 높아지고 그 폭은 점차 감소함에 따라, 종래의 알루미늄으로는 미세 크기의 콘택홀을 완전 매립시키는 것이 어렵게 되었다. However, due to the increased integration of semiconductor devices, the width of the contact hole is decreasing and the depth of the contact hole is deepening. This increases the height of the capacitor to compensate for the decrease in the charge capacity due to the reduction of the capacitor due to the high integration. Because there is. That is, as the height of the capacitor of the cell area, which is the data storage, is increased to secure sufficient charging capacity, the height of the contact hole for wiring also increases. However, as the height of the contact hole increases and the width thereof gradually decreases, it is difficult to completely fill the contact hole of fine size with conventional aluminum.

따라서, 고집적화에 따른 콘택홀 매립의 문제를 해결하기 위해, 알루미늄 보다 매립 특성이 우수한 금속막, 예컨데 텅스텐(W)막으로 콘택홀을 완전 매립시켜, 이것을 금속배선과 하부구조물간의 전기적 연결을 위한 콘택플러그로 이용하는 기술이 제안되었다. Therefore, in order to solve the problem of contact hole filling due to high integration, the contact hole is completely filled with a metal film having better embedding properties than aluminum, for example, a tungsten (W) film, which is a contact for electrical connection between the metal wiring and the substructure. A technique for use as a plug has been proposed.

이하에서는 상기 텅스텐(W) 재질의 콘택플러그 형성방법을 포함하는 종래의 반도체 소자의 제조방법을 간략하게 설명하도록 한다. Hereinafter, a method of manufacturing a conventional semiconductor device including a method of forming a contact plug made of tungsten (W) will be briefly described.

종래 기술에 따른 콘택플러그의 형성은 다음과 같은 방식으로 이루어진다. 즉, 층간절연막의 식각을 통해 하부구조물을 노출시키는 콘택홀을 형성한 상태에서, 상기 콘택홀 표면 및 층간절연막 상에 단차 피복성(step coverage)이 우수한 CVD(Chemical Vaporization Deposition) 공정에 따라 일정한 두께의 베리어막 (barrier layer)을 형성하고, 상기 베리어막 상에 콘택홀을 매립시키도록 텅스텐막을 증착하고, 이어, 상기 W막과 베리어막을 절연막이 노출될때까지 차례로 에치-백(etch-back)하여 콘택홀 내에 베리어막과 W막의 적층막으로 이루어진 콘택플러그를 형성한다. 이후, 배선용 알루미늄막의 증착 및 패터닝을 통해 상기 콘택플러그와 콘택되는 알루미늄 배선을 형성한 후, 계속해서, 공지된 후속공정을 차례로 수행하여 반도체 소자를 제조한다. The formation of the contact plug according to the prior art is performed in the following manner. That is, in a state in which a contact hole for exposing a lower structure is formed through etching of the interlayer insulating layer, a constant thickness is formed according to a chemical vapor deposition deposition (CVD) process having excellent step coverage on the contact hole surface and the interlayer insulating layer. Forming a barrier layer, depositing a tungsten film to fill a contact hole on the barrier film, and then etch-back the W film and the barrier film sequentially until the insulating film is exposed. A contact plug formed of a laminated film of a barrier film and a W film is formed in the contact hole. Subsequently, an aluminum wiring contacting the contact plug is formed through deposition and patterning of an aluminum film for wiring, and then a subsequent known process is sequentially performed to manufacture a semiconductor device.

여기서, 상기 베리어막은 실리콘막과 같은 하부구조물과 W막 간의 반응을 방지하는 확산 방지막으로서, 일반적으로 단차 피복성이 우수한 TiCl4 베이스 CVD 공정에 따른 TiN막으로 형성하고 있다. The barrier layer is a diffusion barrier layer that prevents a reaction between a lower structure such as a silicon layer and the W layer, and is generally formed of a TiN layer based on a TiCl 4 base CVD process having excellent step coverage.

그런데, 고집적화가 진행됨에 따라 콘택홀의 크기는 감소되는 반면 TiN막 재질의 베리어막 두께는 줄여주기 어렵기 때문에, 콘택플러그에서 W막 대비 베리어막이 차지하는 두께가 크게 증가되므로, 콘택플러그의 저항이 증가한다는 문제가 유발된다. 이렇게 콘택플러그에서 텅스텐막 대비 TiN막의 두께가 증가되면 저항이 증가하는 이유는 TiN막이 W막에 비해 비저항이 상대적으로 매우 높기 때문이다. However, as the integration increases, the contact hole size decreases while the barrier film thickness of the TiN film material is difficult to reduce. Therefore, since the thickness of the barrier film in the contact plug is significantly increased, the contact plug resistance increases. The problem is caused. The reason why the resistance increases when the thickness of the TiN film is increased in comparison with the tungsten film in the contact plug is that the TiN film has a relatively high resistivity compared to the W film.

또한, 상기 TiCl4 베이스 CVD 공정에 따른 TiN막을 베리어막으로 적용하는 경우, TiN막 형성을 위해서는 비교적 고온의 공정이 요구되므로, 캐패시터의 유전막 부분이 열적 어택(attack)을 받아 그 특성이 열화된다는 문제가 있다. In addition, when the TiN film according to the TiCl4 base CVD process is applied as a barrier film, a relatively high temperature process is required to form the TiN film, so that the dielectric film portion of the capacitor receives a thermal attack, thereby deteriorating its characteristics. have.

이에, 최근에는 상기 TiCl4 베이스 CVD 공정에 따른 TiN막 대신에 ALD(Atomic Layer Deposition) 공정에 따른 WN막을 베리어막으로 적용하려는 연구가 진행되고 있다. 상기 ALD 공정에 따른 WN막은 반응가스로서 WF6, NH3, C2H4 및 SiH4를 사용하여 형성하는데, 이러한 ALD 공정에 따른 WN막의 경우 종래의 TiN막 보다 얇게 형성할 수 있어서 콘택플러그의 저항 특성을 개선할 수 있고, 또한, 비교적 저온(300℃) 공정으로 형성할 수 있기 때문에 캐패시터의 유전막 특성이 열화되는 문제를 억제할 수 있다. In recent years, research has been conducted to apply a WN film according to ALD (Atomic Layer Deposition) instead of a TiN film according to the TiCl4 base CVD process as a barrier film. The WN film according to the ALD process is formed using WF6, NH3, C2H4 and SiH4 as reaction gases. The WN film according to the ALD process can be formed thinner than the conventional TiN film, thereby improving the resistance characteristics of the contact plug. In addition, since the film can be formed at a relatively low temperature (300 占 폚) process, the problem of deterioration of the dielectric film characteristics of the capacitor can be suppressed.

그러나, 상기 WN막을 베리어막으로 적용하는 경우 W막과 WN막의 식각선택비가 낮기 때문에 W막과 WN막을 차례로 에치-백할 때 WN막이 식각되는 단계에서 콘택홀 내부의 W막 부분이 손실되는, 이른 바, 콘택플러그 디싱(dishing) 현상이 유발된다. 도 1은 상기한 콘택플러그의 디싱 현상을 보여주는 반도체 소자의 단면도이다. 도면부호 100은 반도체 기판을, 110은 하부구조물을, 120은 층간절연막을, H는 콘택홀을, 130은 WN막을, 140은 W막, 그리고, 150은 콘택플러그를 각각 나타낸다. However, when the WN film is applied as a barrier film, since the etching selectivity of the W film and the WN film is low, when the W film and the WN film are etched back, the W film portion inside the contact hole is lost. This causes contact plug dishing. 1 is a cross-sectional view of a semiconductor device illustrating a dishing phenomenon of the contact plug. Reference numeral 100 denotes a semiconductor substrate, 110 denotes a substructure, 120 denotes an interlayer insulating film, H denotes a contact hole, 130 denotes a WN film, 140 denotes a W film, and 150 denotes a contact plug.

이렇게 콘택플러그의 디싱이 발생하게 되면, 후속해서 콘택플러그 상에 알루미늄과 같은 배선용 금속막을 증착할 때, 배선용 금속막 내에 보이드(void)가 유발되어 금속 배선의 저항이 증가하고 신뢰성이 열화되는 문제가 발생하게 된다. 보다 자세하게 설명하면, 일반적으로 상기 배선용 금속막은 소자의 열화를 방지하기 위해 고온을 요하는 CVD 공정이 아닌 PVD(Physical Vaporization Deposition) 공정으로 증착하는데, PVD 공정의 경우 단차 피복성이 좋지 못하여 콘택플러그의 디싱 정도가 크면 그 부분이 완전히 매립되지 못하여 보이드가 유발될 수 있다. When dishing of the contact plug occurs, when subsequently depositing a wiring metal film such as aluminum on the contact plug, voids are caused in the wiring metal film, thereby increasing the resistance of the metal wiring and deteriorating reliability. Will occur. In more detail, the wiring metal film is generally deposited by PVD (Physical Vaporization Deposition) rather than a CVD process requiring a high temperature to prevent deterioration of the device. If the degree of dishing is large, the portion may not be completely buried, causing voids.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자의 콘택플러그를 형성함에 있어서, 베리어막으로 WN막과 플러 그 물질로 W막을 적용하는 경우에 유발되는 W막의 손실(loss)에 따른 콘택플러그의 디싱(dishing)을 방지할 수 있는 방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned problems, and in forming the contact plug of the semiconductor device, the loss of the W film caused when the WN film is used as the barrier film and the W film is used as the plug material. An object of the present invention is to provide a method for preventing dishing of a contact plug due to a loss.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택플러그 형성방법은, 하부구조물을 구비한 반도체 기판 상에 산화막 재질의 층간절연막을 형성하는 제1단계; 상기 층간절연막을 식각하여 하부구조물을 노출시키는 콘택홀을 형성하는 제2단계; 상기 콘택홀 표면 및 층간절연막 상에 WN막을 형성하는 제3단계; 상기 WN막 상에 콘택홀을 매립하도록 W막을 형성하는 제4단계; 상기 W막을 N2와 SF6의 혼합 가스 및 Ar과 SF6의 혼합 가스 중 어느 하나의 혼합 가스를 플로우 시키면서 전면 식각하여 층간절연막 상에 형성된 WN막을 노출시키는 제5단계; 및 상기 노출된 WN막 부분과 그 아래의 층간절연막 일부 두께 및 콘택홀 내의 W막 일부 두께를 식각하는 제6단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 제6단계는 W막의 디싱이 방지되도록 식각가스로서 CxFy 계열의 가스와 SF6를 베이스로 한 혼합가스를 사용해서 수행한다.
상기 제5단계는 N2와 SF6의 혼합 가스 및 Ar과 SF6의 혼합 가스 중 어느 하나의 혼합 가스를 1:7∼1:10의 유량비로 플로우시켜 수행 수행한다.
상기 제6단계는 식각가스로서 N2와 SF6를 1:1∼1:4의 유량비로 플로우시키고, CxFy 계열의 가스를 총유량의 50∼70%로 플로우시켜 수행한다.
상기 제6단계는 식각가스로서 Ar과 SF6를 1:1∼1:4의 유량비로 플로우시키고, CxFy 계열의 가스를 총유량의 50∼70%로 플로우시켜 수행한다.
상기 제6단계는 식각가스로서 O2, SF6 및 CxFy 계열의 가스를 포함한 혼합가스를 사용해서 수행하되, O2를 총유량의 1∼5%로 플로우시키고, CxFy 계열의 가스를 총유량의 50∼70%로 플로우시켜 수행한다.
상기 제6단계는 500∼1000W의 소오스파워 및 50∼100W의 기판 파워를 사용하는 TCP(Transformal Coupled Plasma) 장비를 사용해서 수행한다. Contact plug forming method of a semiconductor device of the present invention for achieving the above object, the first step of forming an interlayer insulating film of oxide film material on a semiconductor substrate having a lower structure; Etching the interlayer insulating layer to form a contact hole exposing a lower structure; Forming a WN film on the contact hole surface and the interlayer insulating film; Forming a W film to fill a contact hole on the WN film; A fifth step of exposing the W film to the WN film formed on the interlayer insulating film by etching the entire surface of the W film while flowing a mixed gas of N2 and SF6 and a mixed gas of Ar and SF6; And etching the exposed portion of the WN layer, the thickness of a portion of the interlayer insulating layer below it, and the thickness of the portion of the W layer in the contact hole.
In this case, the sixth step is performed by using a CxFy-based gas and a mixed gas based on SF6 as an etching gas to prevent dishing of the W film.
The fifth step is performed by flowing a mixed gas of N2 and SF6 and a mixed gas of Ar and SF6 at a flow ratio of 1: 7 to 1:10.
The sixth step is performed by flowing N2 and SF6 as an etching gas at a flow rate ratio of 1: 1 to 1: 4, and flowing CxFy-based gas at 50 to 70% of the total flow rate.
The sixth step is performed by flowing Ar and SF6 as an etching gas at a flow rate ratio of 1: 1 to 1: 4, and flowing CxFy-based gas at 50 to 70% of the total flow rate.
The sixth step is performed by using a mixed gas containing O2, SF6 and CxFy-based gas as an etching gas, O2 flows to 1 to 5% of the total flow rate, CxFy-based gas 50 to 70 of the total flow rate Run by%.
The sixth step is performed by using TCP (Transformal Coupled Plasma) equipment using a source power of 500 to 1000W and a substrate power of 50 to 100W.

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(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다. First, the technical principle of the present invention will be described.

본 발명은 WN막의 에치-백시 발생하는 콘택홀 내부의 W막 손실(loss)에 기인하는 콘택플러그의 디싱 현상을 방지하기 위해, 상기 WN막 에치-백시 W막 뿐만 아니라 층간절연막 부분까지도 손실되도록 만든다. 즉, WN막 에치-백시 WN막과 W막 및 층간절연막을 식각하는 속도가 동일한 식각가스를 사용함으로써, W막의 손실에 기인하는 콘택플러그의 디싱을 방지할 수 있다. According to the present invention, in order to prevent dishing of the contact plug due to the loss of the W film inside the contact hole generated during the etch-back of the WN film, not only the WN film but also the interlayer insulating film portion are lost. . That is, by using an etching gas having the same etching rate for etching the WN film, the W film, and the interlayer insulating film, the contact plug caused by the loss of the W film can be prevented.

그러므로, 본 발명은 콘택플러그 상에 배선용 금속막을 형성할 때, 배선용 금속막 내에 보이드가 발생하는 것을 방지하고, 금속 배선의 저항 특성 및 신뢰성을 향상시킬 수 있다. Therefore, in the present invention, when the wiring metal film is formed on the contact plug, voids can be prevented from occurring in the wiring metal film, and the resistance characteristics and the reliability of the metal wiring can be improved.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 2A through 2D are cross-sectional views illustrating processes of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 게이트 및 비트라인과 같은 소정의 하부구조물(210)이 형성된 반도체 기판(200)을 마련한 후, 상기 기판(200) 상에 하부구조물(210)을 덮도 록 산화막 재질의 층간절연막(220)을 형성한다. 여기서, 상기 층간절연막(220)은 저유전(low-k) 산화막을 사용함이 바람직한데, 이는 저유전 산화막이 유전상수가 낮아 기생 캐패시턴스를 억제하므로 소자의 특성을 개선시키기 때문이다. Referring to FIG. 2A, after preparing a semiconductor substrate 200 on which a predetermined substructure 210, such as a gate and a bit line, is formed, an interlayer of an oxide film is formed to cover the substructure 210 on the substrate 200. The insulating film 220 is formed. Here, it is preferable to use a low-k oxide film as the interlayer insulating film 220 because the low-k oxide film has a low dielectric constant to suppress parasitic capacitance, thereby improving device characteristics.

그런 다음, 상기 층간절연막(220)을 식각하여 하부구조물(210)을 노출시키는 콘택홀(H)을 형성한다. Next, the interlayer insulating layer 220 is etched to form a contact hole H exposing the lower structure 210.

도 2b를 참조하면, 상기 콘택홀(H) 표면 및 층간절연막(220) 상에 ALD 공정에 따른 WN막(230)을 형성하고, 이어서, 상기 WN막(230) 상에 콘택홀(H)을 매립하도록 W막(240)을 형성한다. Referring to FIG. 2B, a WN film 230 according to an ALD process is formed on the surface of the contact hole H and the interlayer insulating film 220, and then a contact hole H is formed on the WN film 230. The W film 240 is formed to be buried.

도 2c를 참조하면, 상기 W막(240)을 N2와 SF6의 혼합 가스 및 Ar과 SF6의 혼합 가스 중 어느 하나의 혼합 가스를 1:7∼1:10의 유량비로 플로우 시키면서 에치-백 방식으로 전면 식각하여 층간절연막 상에 형성된 WN막(230) 부분을 노출시킨다.
이러한 식각은 W막을 비교적 빠른 속도로 식각시킨다. Referring to FIG. 2C, the W film 240 is etched back while flowing a mixed gas of N2 and SF6 and a mixed gas of Ar and SF6 at a flow ratio of 1: 7 to 1:10. The entire surface is etched to expose a portion of the WN film 230 formed on the interlayer insulating film.
This etching etches the W film at a relatively high speed.

도 2d를 참조하면, 상기 노출된 WN막(240) 부분과 그 아래의 층간절연막(220) 일부 두께 및 콘택홀(H) 내의 W막(230) 일부 두께를 식각하되, 이때, WN막과 W막 및 층간절연막을 식각하는 속도가 동일한 식각가스를 사용해서 W막(230)의 디싱이 방지되도록 한다. 이로써, W막(230)과 WN막(240)의 적층막으로 이루어지며, 디싱 현상이 유발되지 않은 콘택플러그(250)가 형성된다. Referring to FIG. 2D, a portion of the exposed WN layer 240 and a portion of the interlayer insulating layer 220 and a portion of the W layer 230 in the contact hole H are etched, wherein the WN layer and W It is possible to prevent dishing of the W film 230 by using an etching gas having the same speed of etching the film and the interlayer insulating film. As a result, a contact plug 250 formed of a laminated film of the W film 230 and the WN film 240 and which does not cause dishing is formed.

여기서, 상기 노출된 WN막(240) 부분과 그 아래의 층간절연막(220) 일부 두께 및 콘택홀(H) 내의 W막(230) 일부 두께를 식각하는 단계를 과도식각(over etch) 단계라 하는데, 상기 과도식각은 TCP(Transformal Coupled Plasma) 장비를 사용해서 수행하며, 이때, 소오스파워는 500∼1000W로, 기판 파워는 50∼100W로 조절한다. Here, the etching of the exposed portion of the WN film 240 and the thickness of the portion of the interlayer insulating film 220 below and the thickness of the portion of the W film 230 in the contact hole H is called an overetching step. The transient etching is performed using TCP (Transformal Coupled Plasma) equipment. At this time, the source power is adjusted to 500 to 1000W, and the substrate power is adjusted to 50 to 100W.

구체적으로, 본 발명에서 상기 과도식각시 사용하는 식각가스는 N2, Ar 및 O2 중에서 어느 하나의 가스와 SF6 및 CxFy 계열의 가스를 포함하는데, 여기서, SF6는 W막에 대한 식각속도가 빠른 가스이고, CxFy 계열의 가스는 산화막 재질의 층간절연막에 대한 식각속도가 빠른 가스이다. 본 발명에서는 상기 각 가스의 유량비를 조절하여 상기 식각가스가 최적의 식각선택비, 즉 WN막 및 W막과 층간절연막을 동일한 속도로 식각하는 식각선택비를 갖도록 만든다. Specifically, the etching gas used in the transient etching in the present invention includes any one of N2, Ar and O2 gas and SF6 and CxFy-based gas, wherein SF6 is a gas having a high etching rate for the W film , CxFy-based gas is a gas that has a high etching rate for the interlayer insulating layer of the oxide material. In the present invention, the flow rate ratio of each gas is adjusted so that the etching gas has an optimal etching selectivity, that is, an etching selectivity for etching the WN film, the W film, and the interlayer insulating film at the same speed.

예를 들어, 상기 과도식각 단계에서 N2와 SF6을 1:1∼1:4의 유량비로 플로우 시키고, 산화막을 식각하는 속도가 빠른 CxFy 계열의 가스(CHF3, CF4, C2F6, C4F8 등 Fluorocarbon 가스)를 총유량의 50∼70%로 함께 플로우시키면 W막(240)과 층간절연막(220)의 선택비를 거의 비슷한 수준으로 맞춰줄 수 있다. 여기서, 상기 N2 대신에 Ar 또는 O2를 사용할 수도 있는데 Ar을 사용하는 경우에는 N2와 동일한 양으로 플로우 시키면 되지만, O2를 사용하는 경우에는 N2 보다 적은 양으로 플로우시켜야 한다. For example, in the transient etching step, N2 and SF6 are flowed at a flow ratio of 1: 1 to 1: 4, and CxFy-based gas (Fluorocarbon gas such as CHF3, CF4, C2F6, C4F8, etc.) that is fast to etch the oxide film is used. By flowing together at 50 to 70% of the total flow rate, the selectivity of the W film 240 and the interlayer insulating film 220 can be adjusted to about the same level. Here, Ar or O2 may be used instead of N2. When Ar is used, flow may be performed in the same amount as N2, but when O2 is used, flow should be less than N2.

상기 과도식각시 사용하는 식각가스를 O2, SF6 및 CxFy 계열의 가스를 포함하도록 구성하는 경우, O2가 총유량의 1∼5%로 플로우되도록, 그리고, CxFy 계열의 가스가 총유량의 50∼70%로 플로우되도록하여, W막(240)과 층간절연막(220)의 선택비를 동일한 수준으로 맞춰줄 수 있다.When the etching gas used for the transient etching is configured to include O2, SF6 and CxFy-based gas, O2 flows at 1 to 5% of the total flow rate, and CxFy-based gas is 50 to 70 of the total flow rate. By allowing the flow rate to be%, the selectivity of the W film 240 and the interlayer insulating film 220 can be adjusted to the same level.

한편, 상기 CxFy 계열의 가스를 과도하게 플로우시키는 경우에는 층간절연막(220)의 식각 손실(loss)이 상대적으로 커져서, WN막(230)과 W막(240)이 층간절연막(220) 보다 돌출된다. On the other hand, when the CxFy-based gas flows excessively, the etch loss of the interlayer insulating film 220 becomes relatively large, so that the WN film 230 and the W film 240 protrude more than the interlayer insulating film 220. .

이와 같이, 본 발명은 N2, Ar 및 O2 중에서 어느 하나의 가스와 SF6의 유량비를 조절하고, 아울러 W막 보다 산화막을 식각하는 속도가 빠른 CxFy 계열의 가스를 적당량(50∼70%) 함께 플로우시킴으로써, 상기 과도식각시 W막(240), WN막(230)과 층간절연막(220)의 식각속도를 동일하게 맞춰줌으로써, 콘택플러그의 디싱 현상을 방지할 수 있다. As described above, the present invention adjusts the flow ratio between any one of N2, Ar, and O2 and SF6, and also flows an appropriate amount (50 to 70%) of CxFy-based gas, which has a faster rate of etching the oxide film than the W film. In this case, the etching speed of the W film 240, the WN film 230, and the interlayer insulating film 220 may be adjusted to be equal to each other, thereby preventing dishing of the contact plug.

그러므로, 본 발명은 콘택플러그 상에 알루미늄과 같은 배선용 금속막을 증착할 때, 배선용 금속막 내에 보이드(void)가 유발되는 현상을 억제할 수 있어서, 금속 배선의 저항 특성을 개선하고 신뢰성을 향상시킬 수 있다. Therefore, the present invention can suppress a phenomenon in which voids are caused in the wiring metal film when depositing a wiring metal film such as aluminum on the contact plug, thereby improving the resistance characteristics of the metal wiring and improving reliability. have.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 플러그 물질로서 W막을 사용하고, 베리어막으로서 WN막을 사용하는 반도체 소자의 콘택플러그 형성시, 과도식각 단계에서 CxFy 계열의 가스를 사용하고 SF6등 가스의 유량을 조절함으로써, 층간절연막이 W막과 함께 손실되도록 하여 콘택플러그의 디싱 현상을 방지할 수 있다. As described above, the present invention uses a Wx film as a plug material and a contact plug of a semiconductor device that uses a WN film as a barrier film. As a result, the interlayer insulating film may be lost together with the W film to prevent dishing of the contact plug.

그러므로, 본 발명은 콘택플러그 상에 배선용 금속막을 증착할 때, 배선용 금속막 내에 보이드(void)가 유발되는 현상을 억제할 수 있어서, 금속 배선의 저항 특성을 개선하고 신뢰성을 향상시킬 수 있다. Therefore, the present invention can suppress a phenomenon in which voids are caused in the wiring metal film when depositing the wiring metal film on the contact plug, so that the resistance characteristics of the metal wiring can be improved and the reliability can be improved.

Claims (7)

하부구조물을 구비한 반도체 기판 상에 산화막 재질의 층간절연막을 형성하는 제1단계; A first step of forming an interlayer insulating film of an oxide film on a semiconductor substrate having a lower structure; 상기 층간절연막을 식각하여 하부구조물을 노출시키는 콘택홀을 형성하는 제2단계; Etching the interlayer insulating layer to form a contact hole exposing a lower structure; 상기 콘택홀 표면 및 층간절연막 상에 WN막을 형성하는 제3단계; Forming a WN film on the contact hole surface and the interlayer insulating film; 상기 WN막 상에 콘택홀을 매립하도록 W막을 형성하는 제4단계; Forming a W film to fill a contact hole on the WN film; 상기 W막을 N2와 SF6의 혼합 가스 및 Ar과 SF6의 혼합 가스 중 어느 하나의 혼합 가스를 플로우 시키면서 전면 식각하여 층간절연막 상에 형성된 WN막을 노출시키는 제5단계; 및A fifth step of exposing the W film to the WN film formed on the interlayer insulating film by etching the entire surface of the W film while flowing a mixed gas of N2 and SF6 and a mixed gas of Ar and SF6; And 상기 노출된 WN막 부분과 그 아래의 층간절연막 일부 두께 및 콘택홀 내의 W막 일부 두께를 식각하는 제6단계;를 포함하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법. And etching the exposed portion of the WN layer, a portion of the interlayer insulating layer below, and a portion of the thickness of the W layer in the contact hole. 6. 제 1 항에 있어서, 상기 제6단계는 W막의 디싱이 방지되도록 식각가스로서 CxFy 계열의 가스와 SF6를 베이스로 한 혼합가스를 사용해서 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법. The method of claim 1, wherein the sixth step is performed by using a CxFy-based gas and a mixed gas based on SF6 as an etching gas to prevent dishing of the W film. 제 1 항에 있어서, 상기 제5단계는 N2와 SF6의 혼합 가스 및 Ar과 SF6의 혼합 가스 중 어느 하나의 혼합 가스를 1:7∼1:10의 유량비로 플로우시켜 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법. The semiconductor of claim 1, wherein the fifth step is performed by flowing a mixed gas of N 2 and SF 6 and a mixed gas of Ar and SF 6 at a flow ratio of 1: 7 to 1:10. Method for forming contact plug of device. 제 1 항에 있어서, 상기 제6단계는 식각가스로서 N2와 SF6를 1:1∼1:4의 유량비로 플로우시키고, CxFy 계열의 가스를 총유량의 50∼70%로 플로우시켜 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법. The method of claim 1, wherein the sixth step is performed by flowing N2 and SF6 as an etching gas at a flow rate ratio of 1: 1 to 1: 4, and flowing CxFy-based gas at 50 to 70% of the total flow rate. A contact plug forming method of a semiconductor device. 제 1 항에 있어서, 상기 제6단계는 식각가스로서 Ar과 SF6를 1:1∼1:4의 유량비로 플로우시키고, CxFy 계열의 가스를 총유량의 50∼70%로 플로우시켜 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법. The method of claim 1, wherein the sixth step is performed by flowing Ar and SF6 as an etching gas at a flow rate ratio of 1: 1 to 1: 4, and flowing CxFy-based gas at 50 to 70% of the total flow rate. A contact plug forming method of a semiconductor device. 제 1 항에 있어서, 상기 제6단계는 식각가스로서 O2, SF6 및 CxFy 계열의 가스를 포함한 혼합가스를 사용해서 수행하되, O2를 총유량의 1∼5%로 플로우시키고, CxFy 계열의 가스를 총유량의 50∼70%로 플로우시켜 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법. The method of claim 1, wherein the sixth step is performed using a mixed gas containing O2, SF6 and CxFy-based gas as an etching gas, while O2 is flowed at 1 to 5% of the total flow rate, and CxFy-based gas is flown. A method for forming a contact plug for a semiconductor device, characterized in that the flow is performed at 50 to 70% of the total flow rate. 제 1 항에 있어서, 상기 제6단계는 500∼1000W의 소오스파워 및 50∼100W의 기판 파워를 사용하는 TCP 장비를 사용해서 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법. 2. The method of claim 1, wherein the sixth step is performed using TCP equipment using a source power of 500 to 1000 W and a substrate power of 50 to 100 W.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100252760B1 (en) 1996-12-30 2000-05-01 김영환 Method of forming metal interconnector of semiconductor device with w plug
KR20010003420A (en) 1999-06-23 2001-01-15 김영환 Method of forming a diffusion barrier film in a semiconductor device
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100252760B1 (en) 1996-12-30 2000-05-01 김영환 Method of forming metal interconnector of semiconductor device with w plug
KR20010003420A (en) 1999-06-23 2001-01-15 김영환 Method of forming a diffusion barrier film in a semiconductor device
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