KR100760921B1 - Method for forming line structure in semiconductor device - Google Patents

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Abstract

A wiring method of a semiconductor device is provided to prevent breakage of an anti-reflective layer by subjecting an insulating layer to an annealing process of low temperature. A metal barrier layer(202) is formed on a semiconductor substrate(201), and then a metal layer(203) is formed on the metal barrier layer. An anti-reflective layer(204) is formed on the metal layer. The metal barrier layer, the metal layer and the anti-reflective layer are patterned to form plural metal wiring patterns. A first insulating layer is formed on the metal wiring patterns using FSG(Fluorinated Silicate Glass), and then a second insulating layer is formed by using any one of P-SiH4 and P-TEOS. The substrate is annealed.

Description

반도체 소자의 배선 형성 방법{Method for Forming Line Structure in Semiconductor Device} Method for forming wiring of semiconductor device {Method for Forming Line Structure in Semiconductor Device}

도 1a는 종래의 방법으로 반도체 소자의 배선 형성시 나타나는 문제점을 도식한 단면도이다.1A is a cross-sectional view illustrating a problem in forming wirings of a semiconductor device by a conventional method.

도 1b는 도 1a에서 나타난 문제점에 대해 실제 공정 진행 중에 발생한 불량현상을 나타내는 단면도이다.FIG. 1B is a cross-sectional view illustrating a defect occurring during the actual process of the problem shown in FIG. 1A.

도 2a 및 도2b는 본 발명에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 단면도이다.2A and 2B are cross-sectional views illustrating a method for forming a wiring of a semiconductor device according to the present invention.

<도면에 사용된 참조 번호의 설명><Description of Reference Number Used in Drawing>

201 : 반도체 기판201: semiconductor substrate

202 : 금속 베리어층202: metal barrier layer

203 : 금속층203: metal layer

204 : 반사 방지층 204: antireflection layer

A´: 금속 배선A´: metal wiring

205 : 제1절연층205: first insulating layer

206 : 제2절연층206: second insulating layer

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 자세하게는, 금속 배선의 상부 반사 방지층에 의한 불량발생을 방지할 수 있는 반도체 소자의 배선 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a wiring of a semiconductor device capable of preventing defects caused by an upper antireflection layer of a metal wiring.

반도체 제조공정은 실리콘 기판 중에 트랜지스터를 형성하는 공정(FEOL : Front end of the line)과 배선을 형성하는 공정(BEOL : Backend of the line)으로 구분된다. 배선 기술은 반도체 집적회로에서 개별 트랜지스터를 서로 연결하여 회로를 구성하는 전원공급 및 신호전달의 통로를 실리콘 위에 구현하는 기술로서 이 분야는 비메모리 소자가 기술을 선도하고 있다. The semiconductor manufacturing process is divided into a process of forming a transistor in a silicon substrate (front end of the line) and a process of forming a wiring (BEOL: backend of the line). Wiring technology is a technology that implements a circuit for power supply and signal transmission on a silicon by connecting individual transistors to each other in a semiconductor integrated circuit. In this field, non-memory devices lead the technology.

반도체 소자의 금속 배선층은 구리, 텅스텐, 알루미늄 또는 그 합금으로 이루어져 있으며, 소자와의 접촉, 상호연결, 칩과 외부회로와의 연결 등의 기능을 가지고 있다. The metal wiring layer of the semiconductor device is made of copper, tungsten, aluminum, or an alloy thereof, and has a function of contact with the device, interconnection, and connection between a chip and an external circuit.

반도체 소자의 집적도가 증가함에 따라 다층 배선 구조를 가지는 금속배선층이 필요하게 되고, 또 다층 금속배선공정의 미세화의 가속으로 금속배선 사이의 간격이 점차 좁아지게 되었다. 이에 따라, 동일층 상에서 서로 인접한 금속배선층 사이 또는 상하로 인접한 각 배선층 사이에 존재하는 기생 저항(R) 및 기생 커패시턴스(C) 성분들이 가장 중요한 문제로 되었다.As the degree of integration of semiconductor devices increases, a metal wiring layer having a multilayer wiring structure is required, and the gap between the metal wirings is gradually narrowed due to the acceleration of the miniaturization of the multilayer metal wiring process. Accordingly, parasitic resistance (R) and parasitic capacitance (C) components existing between metal wiring layers adjacent to each other on the same layer or between each wiring layer vertically adjacent to each other have become the most important problems.

금속배선 시스템에서 기생 저항 및 기생 커패시턴스 성분들은 RC에 의해 유도되는 지연(delay)에 의하여 소자의 전기적 성능을 열화시킨다. 또한, 배선층간에 존재하는 기생 저항 및 기생 커패시턴스 성분들은 칩의 총 전력 소모량을 증가시키고 신호 누설량을 증가시킨다.Parasitic resistance and parasitic capacitance components in metallization systems degrade the device's electrical performance due to the delay induced by RC. In addition, the parasitic resistance and parasitic capacitance components present between the wiring layers increase the total power consumption of the chip and increase the signal leakage.

따라서, 초고집적 반도체 소자에 있어서 RC가 작은 다층 배선 기술을 개발하는 것이 매우 중요한 문제이다. RC가 작은 고성능의 다층 배선 구조를 형성하기 위하여는 비저항이 낮은 금속을 사용하여 배선층을 형성하거나 유전율이 낮은 절연막을 사용할 필요가 있다.Therefore, it is very important to develop a multi-layered wiring technology with a small RC in an ultra-high density semiconductor device. In order to form a high performance multilayer wiring structure with small RC, it is necessary to form a wiring layer using a metal having a low resistivity or to use an insulating film having a low dielectric constant.

이하에서는 도면을 참조하여, 종래의 반도체 소자의 배선 형성 방법을 간략하게 설명하면 다음과 같다.Hereinafter, a wiring forming method of a conventional semiconductor device will be briefly described with reference to the accompanying drawings.

도 1a에 도시된 바와 같이, 소정의 구조물이 형성된 반도체 기판(101) 위에 Ti/TiN 재질로 이루어진 금속 베리어층(102), 알루미늄과 구리의 합금(Al-Cu)으로 이루어진 금속층(103) 및 Ti/TiN 재질로 이루어진 반사 방지층(104)을 순차적으로 형성한다. 즉, Ti/TiN/Al-Cu/Ti/TiN의 적층 구조를 갖는 금속 배선을 형성한다.As shown in FIG. 1A, a metal barrier layer 102 made of a Ti / TiN material, a metal layer 103 made of an alloy of aluminum and copper (Al-Cu), and Ti are formed on a semiconductor substrate 101 on which a predetermined structure is formed. The antireflection layer 104 made of a / TiN material is sequentially formed. That is, a metal wiring having a laminated structure of Ti / TiN / Al-Cu / Ti / TiN is formed.

다음으로, 포토레지스트 패턴을 마스크로 사용하는 식각 공정을 진행하여 복수의 금속배선을 형성한다. 이어, 금속 배선들의 상부 및 금속 배선들 사이에 제1절연층(105)을 형성한다. 그 후, 제1절연층(105)을 CMP(Chemical-Mechanical Polishing)공정으로 평탄화한다. Next, an etching process using the photoresist pattern as a mask is performed to form a plurality of metal wires. Subsequently, a first insulating layer 105 is formed between the upper portions of the metal lines and the metal lines. Thereafter, the first insulating layer 105 is planarized by a chemical-mechanical polishing (CMP) process.

다음으로, 평탄화된 제1절연층(105) 위에 TEOS를 이용하여 제2절연층을 형성한다. 그 후, 도면상에 나타내지는 않았으나, 제1절연층 및 제2절연층의 증착 공정 후, 그 상부에 대해 소정의 온도로 어닐 공정을 진행한다. Next, a second insulating layer is formed on the planarized first insulating layer 105 by using TEOS. Thereafter, although not shown in the drawing, after the deposition process of the first insulation layer and the second insulation layer, an annealing process is performed at a predetermined temperature on the upper portion thereof.

상술한 방법에 의해 형성되는 반도체 소자의 배선 형성 공정에서, 반사 방지 층(104)이 Al-Cu 합금의 금속층(103) 위에 적층될 때 Al의 입자 경계 부분과 만나는 부분에서 어닐 공정 중에 받는 열적 스트레스 및 상부 절연층과의 물리적 스트레스로 인해 반사 방지층의 약한 부분(B)이 떨어져 나가게 된다.In the wiring formation process of the semiconductor element formed by the above-described method, the thermal stress received during the annealing process at the portion where the antireflection layer 104 meets the grain boundary portion of Al when the anti-reflection layer 104 is laminated on the metal layer 103 of Al—Cu alloy And the weak portion B of the anti-reflection layer is peeled off due to the physical stress with the upper insulating layer.

이와 같이 분리된 반사 방지층의 일부(B)는 후속 열 공정 진행 중에 금속층(103) 내부로 침전된다. A portion B of the antireflection layer thus separated is precipitated into the metal layer 103 during the subsequent thermal process.

따라서, 도 1b를 통해 알 수 있듯이, 실제 CMOS 로직 제조 공정에서 금속 배선 및 상부 절연층을 형성한 후에 소자의 금속 배선의 반사 방지층의 일부가 침전하여 불량현상이 발생됨을 알 수 있다. Thus, as can be seen through Figure 1b, after the formation of the metal wiring and the upper insulating layer in the actual CMOS logic manufacturing process it can be seen that a portion of the anti-reflection layer of the metal wiring of the device is precipitated to cause a failure.

위와 같은 불량이 있을 경우 반사 방지층(104)을 이루고 있는 Ti/TiN이 부분적으로 연속해서 끊어지는 형태로 금속배선이 형성되므로 전자이탈(Electron Migration :EM) 및 응력유도 이탈(Stress-induced Migration : SM)과 같은 신뢰성 측면에서 매우 취약한 문제점이 발생하게 된다. If there is a defect as described above, since the metal wiring is formed in a form in which the Ti / TiN constituting the anti-reflection layer 104 is partially continuously broken, an electron escape (EM) and a stress-induced migration (SM) are performed. Very weak problem occurs in terms of reliability, such as).

본 발명은 상술한 문제를 해결하기 위하여 창안된 것으로서, 반도체 소자의 구동능력을 향상시키기 위하여 절연층 적층후의 어닐 공정을 개선함으로써 반사 방지막의 끊어짐 현상을 해소하여 공정 진행 중의 불량발생을 방지할 수 있는 반도체 소자의 배선 공정 방법을 제공하는 것을 목적으로 한다.The present invention was devised to solve the above-described problems, and by improving the annealing process after laminating the insulating layer to improve the driving capability of the semiconductor device, the breakage of the anti-reflection film can be solved to prevent the occurrence of defects during the process. An object of the present invention is to provide a wiring process method for a semiconductor device.

또한, 본 발명의 다른 목적은, 간단한 공정 방법으로 모든 반도체 소자의 배선 공정에 적용하여 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 배선 공정 방법을 제공하는 것이다. In addition, another object of the present invention is to provide a wiring process method that can be applied to the wiring process of all semiconductor elements by a simple process method to improve the yield and reliability of the semiconductor element.

본 발명에 따른 반도체 소자의 배선 형성 방법은, 반도체 기판 위에 금속 베리어층을 형성하는 단계와, 상기 금속 베리어층 위에 금속층을 형성하는 단계와, 상기 금속층 위에 반사 방지층을 형성하는 단계와, 상기 금속 베리어층, 상기 금속층 및 상기 반사 방지층을 패터닝하여 복수의 금속 배선 패턴을 형성하는 단계와, 상기 복수의 금속 배선 패턴 상에 절연층을 형성하는 단계와, 상기 복수의 금속 배선 패턴 및 상기 절연층이 형성된 상기 기판에 대하여 400℃ 내지 420℃의 온도 범위 내에서 어닐(anneal)공정을 시행하는 단계를 포함한다. In accordance with another aspect of the present invention, there is provided a method of forming a wiring layer of a semiconductor device, forming a metal barrier layer on a semiconductor substrate, forming a metal layer on the metal barrier layer, forming an anti-reflection layer on the metal layer, and forming the metal barrier. Patterning a layer, the metal layer, and the anti-reflection layer to form a plurality of metal wiring patterns, forming an insulating layer on the plurality of metal wiring patterns, and forming the plurality of metal wiring patterns and the insulating layer. Performing an annealing process on the substrate in a temperature range of 400 ° C to 420 ° C.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 배선 형성 방법의 바람직한 실시예를 자세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the wiring forming method of a semiconductor device according to the present invention.

먼저, 도 2a에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 소정의 구조물이 형성된 반도체 기판(201) 위에 금속 베리어층(202), 금속층(203) 및 반사 방지층(204)을 순차적으로 형성한다. 금속 베리어층(202)은 Ti/TiN 재질이고 금속층(203)은 알루미늄과 구리의 합금(Al-Cu)을 사용하며, 반사 방지층(204)은 Ti/TiN 재질로 이루어질 수 있다. 즉, 본 발명에 따른 반도체 소자는 Ti/TiN/Al-Cu/Ti/TiN의 적층 구조를 갖는 금속배선(A´)을 형성할 수 있다. First, as shown in FIG. 2A, the semiconductor device according to the present invention sequentially forms the metal barrier layer 202, the metal layer 203, and the anti-reflection layer 204 on the semiconductor substrate 201 on which a predetermined structure is formed. . The metal barrier layer 202 may be formed of Ti / TiN, the metal layer 203 may be formed of an alloy of aluminum and copper (Al-Cu), and the anti-reflection layer 204 may be formed of a Ti / TiN material. That is, the semiconductor device according to the present invention can form a metal wiring A 'having a stacked structure of Ti / TiN / Al-Cu / Ti / TiN.

위와 같이 금속배선(A´)의 하부에 배치된 베리어막(barrier layer)은 금속 배선(A´)과의 접착력을 강화하고, 전자 이탈(EM)을 방지하는 기능을 수행한다. 또한, 금속배선(A´)의 상부에 배치된 반사방지막(ARC : Anti Reflective Coating)은 식각 프로파일 유지 및 전자 이탈에 의한 금속이온 이동 및 확산에 기인하는 문 제들을 최대한 감소시키는 기능을 수행할 수 있다.As described above, the barrier layer disposed under the metal line A 'may enhance the adhesion to the metal line A' and prevent electron departure. In addition, the anti-reflective coating (ARC) disposed on the upper portion of the metal wiring A ′ may perform a function of reducing the problems caused by the migration and diffusion of metal ions due to the maintenance of the etching profile and electron escape. have.

다음으로, 금속배선(A´)을 형성한 후 이와 같은 금속배선(A´)에 대해 포토레지스트 패턴(미도시)을 마스크로 이용하는 식각 공정을 통해 소정의 금속 배선 패턴(A´)을 형성하고, 이 포토레지스트 패턴을 제거한다. Next, after the metal wiring A 'is formed, a predetermined metal wiring pattern A' is formed through an etching process using a photoresist pattern (not shown) as a mask for the metal wiring A '. This photoresist pattern is removed.

다음으로, 도 2b에 도시된 바와 같이, 금속 배선 패턴 상에 유전상수가 작은 FSG(Fluorinated Silicate Glass)를 사용하여 제1절연층(205)을 형성한다.Next, as shown in FIG. 2B, the first insulating layer 205 is formed on the metallization pattern by using Fluorinated Silicate Glass (FSG) having a low dielectric constant.

이때, 플로린(Fluorine)이 첨가된 옥사이드인 저 유전상수의 FSG를 사용하는 이유는 Al-Cu 합금의 금속과 금속 사이를 절연하며 그 캐패시턴스를 낮추어 RC 지연시간(delay time)을 최소화하여 소자의 구동 능력을 향상시킴에 있다.At this time, the reason for using the low dielectric constant FSG, which is an oxide added with fluorine, is to insulate between metal and metal of Al-Cu alloy and to lower its capacitance to minimize RC delay time to drive the device. It is in improving the ability.

계속해서, 제1절연층(205)의 상부를 CMP공정을 이용하여 평탄화시킨다. 이어, 평평한 제1절연층(205)의 상부에 소정의 공정을 통해 제2절연층(206)을 형성한다. 여기서 제2절연층(206)은 P-SiH₄또는 P-TEOS 등을 이용하여 형성할 수 있다.Subsequently, the upper portion of the first insulating layer 205 is planarized using a CMP process. Subsequently, a second insulating layer 206 is formed on the flat first insulating layer 205 through a predetermined process. The second insulating layer 206 may be formed using P-SiH 'or P-TEOS.

다음으로, 제1절연층(205) 및 제2절연층(206)상에 대해 저온의 어닐 공정을 진행한다. 여기서 저온의 어닐 공정은 제1절연층(205) 내에 포함되어 있는 F성분이 밖으로 확산되지 않고 제2절연층(206) 내에 포획되도록 하기 위한 공정 이며, 본 발명에서는 저온의 어닐 공정시 온도를 400℃ ~ 420℃ 범위로 사용하는 것이 바람직하다. 여기서, 제1절연층(205)을 형성한 직후에 저온의 어닐 공정을 시행할 수 있다. Next, a low temperature annealing process is performed on the first insulating layer 205 and the second insulating layer 206. The low temperature annealing process is a process for allowing the F component included in the first insulating layer 205 to be trapped in the second insulating layer 206 without being diffused outward. It is preferable to use in the range of 캜 to 420 캜. Here, a low temperature annealing process may be performed immediately after the first insulating layer 205 is formed.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다. Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

본 발명에 따르면, 저 유전상수의 FSG 절연층을 그대로 사용하면서도 절연층 적층후에 저온 어닐 공정을 사용하여 하부 금속 배선층의 반사 방지막의 끊어짐 현상을 해소하여 공정 진행 중의 불량발생을 방지할 수 있다. 또한, 모든 반도체 소자의 배선 공정에 적용할 수 있어 반도체 소자의 신뢰성 및 수율이 더욱 향상될 수 있다. According to the present invention, while the low dielectric constant FSG insulating layer is used as it is, after the insulating layer is laminated, the breakage of the anti-reflection film of the lower metal wiring layer may be eliminated by using a low temperature annealing process to prevent the occurrence of defects during the process. In addition, it can be applied to the wiring process of all semiconductor devices can be further improved the reliability and yield of the semiconductor device.

Claims (7)

삭제delete 삭제delete 삭제delete 반도체 기판 위에 금속 베리어층을 형성하는 단계와,Forming a metal barrier layer on the semiconductor substrate, 상기 금속 베리어층 위에 금속층을 형성하는 단계와,Forming a metal layer on the metal barrier layer; 상기 금속층 위에 반사 방지층을 형성하는 단계와,Forming an anti-reflection layer on the metal layer; 상기 금속 베리어층, 상기 금속층 및 상기 반사 방지층을 패터닝하여 복수의 금속 배선 패턴을 형성하는 단계와,Patterning the metal barrier layer, the metal layer, and the anti-reflection layer to form a plurality of metal wiring patterns; 상기 복수의 금속 배선 패턴 상에, FSG(Fluorinated Silicate Glass)를 이용하여 제 1 절연층을 형성하고, P-SiH4 및 P-TEOS 중 적어도 어느 하나를 이용하여 제 2 절연층을 형성하는 단계;Forming a first insulating layer on the plurality of metal wiring patterns using Fluorinated Silicate Glass (FSG), and forming a second insulating layer using at least one of P-SiH 4 and P-TEOS; 상기 복수의 금속 배선 패턴 및 상기 절연층이 형성된 상기 기판에 대하여 400℃ 내지 420℃의 온도 범위 내에서 어닐(anneal)공정을 시행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.And performing an annealing process on the substrate on which the plurality of metal wiring patterns and the insulating layer are formed, within a temperature range of 400 ° C to 420 ° C. 제 4 항에서,In claim 4, 상기 금속 베리어층은 Ti/TiN 재질로 이루어진 것을 특징으로 하는 반도체 소자의 배선 형성 방법.The metal barrier layer is a wire forming method of a semiconductor device, characterized in that made of Ti / TiN material. 제 4 항에서,In claim 4, 상기 금속층은 AI-Cu의 합금으로 이루어진 것을 특징으로 하는 반도체 소자의 배선 형성 방법.And the metal layer is made of an alloy of AI-Cu. 제 4 항에서,In claim 4, 상기 반사 방지층은 Ti/TiN 재질로 이루어진 것을 특징으로 하는 반도체 소자의 배선 형성 방법.The anti-reflection layer is a wiring forming method of a semiconductor device, characterized in that made of Ti / TiN material.
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