KR100760919B1 - Method for forming inductor in semiconductor device - Google Patents

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황상일
정석원
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Abstract

A method for forming an inductor in a semiconductor device is provided to remove a polymer generated at the process of forming a trench. An etching stop layer(24), a first interlayer dielectric(26) and a hard mask are sequentially formed on a silicon substrate(22). After a hard mask layer pattern(28a) is formed, a second interlayer dielectric(36) is formed on the hard mask layer pattern. The second interlayer dielectric is selectively etched to form a trench(40) for burring inductor metal, and then the first interlayer dielectric is etched by using the hard mask layer pattern as a mask to form a via hole. A polymer generated at etching process is removed through chemical dry etching. The trench and the via hole are filled with metal to form an inductor.

Description

반도체 소자의 인덕터 형성 방법{Method for Forming Inductor in Semiconductor Device}Method for Forming Inductor in Semiconductor Device

도 1a 및 도 1b 는 폴리머가 생성된 것을 나타내는 주사전사형미경의 사진도.1A and 1B are photographic views of a scanning transfer microscope showing that a polymer has been produced.

도 2a 내지 도 2g는 본 발명에 따른 인덕터 형성 방법을 나타내는 단면도들.2A to 2G are cross-sectional views illustrating an inductor forming method according to the present invention.

도 3a 및 도 3b는 본 발명의 실시 예에 의해 폴리머가 제거된 것을 나타내는 주사전자현미경의 사진도.3A and 3B are photographic views of scanning electron microscopes showing that polymers have been removed by embodiments of the present invention.

<주요 도면 부호에 대한 설명><Description of Major Reference Marks>

22 : 기판 24, 28 : 질화막22 substrate 24, 28 nitride film

26, 36 : 층간 절연막 40 : 트랜치26, 36: interlayer insulating film 40: trench

50 : 비아홀 41 : 폴리머50: via hole 41: polymer

51 : 인덕터 금속51: inductor metal

본 발명은 반도체 소자의 인덕터 형성 방법에 관한 것으로, 특히 트랜치를 식각하는 과정에서 발생하는 폴리머를 효과적으로 제거할 수 있는 반도체 소자의 인덕터 형성 방법에 관한 것이다.The present invention relates to a method of forming an inductor of a semiconductor device, and more particularly, to a method of forming an inductor of a semiconductor device capable of effectively removing a polymer generated in a process of etching a trench.

실리콘 기판위에 집적화된 형태로 구현되는 수동 소자의 하나인 인덕터는 원하지 않는 기생 저항 및 기생 용량 등으로 인해서 나선형 인덕터의 주요 특성 변수인 특성계수(Q)가 낮아지고 있다. 이러한 문제점을 해결하기 위해서 기생 저항 및 기생 용량을 감소시켜야 하는데, 특히 기생 저항을 감소시키기 위한 한가지 방법으로 인덕터 금속막을 두껍게 형성한다. An inductor, which is one of passive devices integrated on a silicon substrate, has a low characteristic coefficient (Q), which is a main characteristic variable of a spiral inductor due to unwanted parasitic resistance and parasitic capacitance. In order to solve this problem, parasitic resistance and parasitic capacitance should be reduced. In particular, one method of reducing parasitic resistance is to form a thick inductor metal film.

이에 따라 금속막이 매립되어야 할 트랜치가 형성되는 절연층을 두껍게 형성하게 되는데, 그 때문에 절연층을 식각하는 시간이 증가한다. As a result, a thicker insulating layer is formed to form a trench in which the metal film is to be buried, which increases the time for etching the insulating layer.

절연층을 식각하는 과정에서는 식각의 부산물로 폴리머가 생성되고, 폴리머의 양은 식각 시간이 길어질수록 많아지게 된다. 따라서, 인덕터 금속막이 형성되는 두꺼운 절연층을 식각하는 시간이 길어짐에 따라 식각 부산물로 생성되는 폴리머의 양이 많아지게 된다.During the etching of the insulating layer, a polymer is formed as a by-product of etching, and the amount of the polymer increases as the etching time increases. Therefore, as the time to etch the thick insulating layer on which the inductor metal film is formed increases, the amount of polymer generated as an etch byproduct increases.

도 1a와 도 1b는 절연층을 식각한 다음 트랜치 내부를 주사전자현미경(Scanning Electron Microscope: SEM)을 통해 관찰한 이미지로서, 이들 도면들 통해서 식각 과정에서 발생한 폴리머(A)가 다량 생성되어 있는 것을 관찰할 수 있다.1A and 1B are images of the trench and the inside of the trench observed through the scanning electron microscope (SEM) after etching the insulating layer, and these figures show that a large amount of polymer (A) generated during the etching process is generated through these figures. Can be observed.

이러한 폴리머는 트랜치에 인덕터 금속을 매립하는 과정에서 금속이 잘 흡착되는 것을 방해하고 금속과 배선과의 접촉불량을 야기시키는 원인이 된다.These polymers prevent the metal from adsorbing well in the process of embedding the inductor metal in the trench and cause a poor contact between the metal and the wiring.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 트랜치를 형성하는 과정에서 발생하는 폴리머를 효과적으로 제거할 수 있는 인덕터 형성 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a method for forming an inductor capable of effectively removing a polymer generated in a process of forming a trench.

이러한 목적들을 달성하기 위하여, 본 발명에 따른 인덕터 형성 방법은, 소정의 하부 금속 배선이 형성된 실리콘 기판위에 식각 저지막, 제1 층간 절연막 및 하드 마스크막을 순차적으로 형성하는 제1 단계; 상기 하드 마스크막을 선택적으로 식각하여 비아홀을 형성하기 위한 하드 마스크막 패턴을 형성하는 제2 단계; 상기 하드 마스크막 패턴 위에 제2 층간 절연막을 형성하는 제3 단계; 상기 제2 층간 절연막 위에 포토레지스트 패턴을 형성하는 제4 단계; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제2 층간 절연막을 선택적으로 식각함으로써 트랜치를 형성하고, 연속하여 상기 트랜치 형성 후에 노출되는 상기 하드 마스크막 패턴을 마스크로 사용하여 상기 식각 저지막이 노출될 때까지 상기 제1 층간 절연막을 식각함으로써 비아홀을 형성하는 제5 단계; 상기 트랜치 및 상기 비아홀을 형성하는 과정에서 생성되는 폴리머를 산소 기체, 질소 기체 및 불화탄소를 이용하는 화학 건식 식각(chemical dry etch)을 통해 제거하는 제6 단계; 상기 비아홀을 통해 노출되는 상기 식각 저지막의 일부를 선택적으로 제거하여 상기 하부 금속 배선을 노출시키는 제7 단계; 및 상기 트랜치 및 비아홀 내부에 금속을 매립하는 제8 단계를 포함 한다.In order to achieve these objects, the inductor forming method according to the present invention comprises a first step of sequentially forming an etch stop layer, a first interlayer insulating film and a hard mask film on a silicon substrate formed with a predetermined lower metal wiring; Selectively etching the hard mask layer to form a hard mask layer pattern for forming a via hole; Forming a second interlayer insulating layer on the hard mask layer pattern; Forming a photoresist pattern on the second interlayer insulating film; Forming a trench by selectively etching the second interlayer insulating layer using the photoresist pattern as a mask, and subsequently using the hard mask layer pattern exposed after the trench formation as a mask until the etch stop layer is exposed. A fifth step of forming a via hole by etching the first interlayer insulating film; A sixth step of removing the polymer produced during the formation of the trench and the via hole through a chemical dry etch using oxygen gas, nitrogen gas, and fluorocarbon; Selectively removing a portion of the etch stop layer exposed through the via hole to expose the lower metal wires; And an eighth step of filling metal in the trench and via hole.

특히 폴리머 제거를 위해 이용하는 상기 화학 건식 식각은 60 ~ 80Pa의 압력에서 450sccm ~ 500sccm의 산소 기체, 400sccm의 불화탄소 및 80sccm의 질소 기체로 25℃의 온도로 30초간 실시하는 것이 보다 효과적이다. 아울러, 본 발명에 따른 방법에서는, 제2 층간 절연막이 3㎛ 이상으로 형성된 경우에 적용되는 것이 바람직하다. 나아가, 식각 저지막 및 하드 마스크막은 실리콘 질화막일 수 있으며, 제1 층간 절연막 및 제2 층간 절연막은 동일 재질로 형성되는 것이 바람직하다.In particular, the chemical dry etching used to remove the polymer is more effectively performed at a temperature of 25 ° C. for 30 seconds with an oxygen gas of 450 sccm to 500 sccm, a carbon fluoride of 400 sccm and a nitrogen gas of 80 sccm at a pressure of 60 to 80 Pa. In addition, in the method according to the present invention, it is preferable to apply when the second interlayer insulating film is formed to be 3 mu m or more. Further, the etch stop layer and the hard mask layer may be silicon nitride layers, and the first interlayer insulating layer and the second interlayer insulating layer may be formed of the same material.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2g는 본 발명에 방법에 의하여 금속 배선을 형성하는 방법을 나타내는 단면도이다.2A to 2G are cross-sectional views showing a method of forming a metal wiring by the method according to the present invention.

먼저 도 2a에서 보듯이, 소정의 하부 금속 배선(미도시)이 형성된 실리콘 기판(22) 위에 식각 저지막(24), 제1 층간 절연막(26) 및 하드 마스크막(28)을 순차적으로 형성한다. 이때 식각 저지막(24) 및 하드 마스크막(28)으로는 SiN막을 이용할 수 있으며, 제1 층간 절연막(26)은 산화막을 이용할 수 있다. First, as shown in FIG. 2A, an etch stop layer 24, a first interlayer insulating layer 26, and a hard mask layer 28 are sequentially formed on the silicon substrate 22 on which a predetermined lower metal wiring (not shown) is formed. . In this case, an SiN film may be used as the etch stop layer 24 and the hard mask film 28, and an oxide film may be used as the first interlayer insulating layer 26.

이어서 하드 마스크막(28) 위에, 도 2b에서 보듯이, 제1 포토레지스트 패턴(31)을 형성한다. 제1 포토레지스트 패턴(31)은 비아홀의 형성을 위한 것으로, 포토레지스트 물질을 도포한 다음 사진공정을 통하여 형성할 수 있다.Subsequently, the first photoresist pattern 31 is formed on the hard mask film 28 as shown in FIG. 2B. The first photoresist pattern 31 is for forming a via hole, and may be formed by applying a photoresist material and then performing a photo process.

이렇게 형성된 제1 포토레지스트 패턴(31)을 마스크로 사용하여 하드 마스크막(28)을 선택적으로 식각함으로써, 도 2c와 같이, 하드 마스크막 패턴(28a)을 형 성한다. 하드 마스크막 패턴(28a)을 통해 제1 층간 절연막(26)의 일부가 노출된다.By selectively etching the hard mask film 28 using the thus formed first photoresist pattern 31 as a mask, a hard mask film pattern 28a is formed as shown in FIG. 2C. A portion of the first interlayer insulating layer 26 is exposed through the hard mask layer pattern 28a.

이어서, 제1 포토레지스트 패턴(31)을 제거하고, 도 2d와 같이, 하드 마스크막 패턴(28a) 위에 제2 층간 절연막(36)을 형성한다. 제2 층간 절연막(36)은 인덕터 금속이 매립되는 층으로서 약 3㎛ 정도의 두께로 두껍게 형성되며, 하드 마스크막(28a)의 상부 뿐만 아니라 그에 의해 노출된 제1 층간 절연막(26)의 상부에도 형성된다.Subsequently, the first photoresist pattern 31 is removed and a second interlayer insulating film 36 is formed on the hard mask film pattern 28a as shown in FIG. 2D. The second interlayer insulating film 36 is a layer in which the inductor metal is embedded, and is formed to a thickness of about 3 μm, and is formed not only on the hard mask film 28a but also on the exposed first interlayer insulating film 26. Is formed.

이어서, 제2 층간 절연막(36) 위에, 도 2e와 같이, 제2 포토레지스트 패턴(33)을 형성한다. 제2 포토레지스트 패턴(33)은 트랜치를 형성하기 위한 것으로 포토레지스트 물질을 도포한 다음 사진공정을 통하여 형성할 수 있다. 특히, 제2 포토레지스트 패턴(33)의 개구 영역은 하드 마스크막 패턴(28a)의 개구 영역을 포함하도록 형성되는 것이 바람직하다. Next, a second photoresist pattern 33 is formed on the second interlayer insulating film 36 as shown in FIG. 2E. The second photoresist pattern 33 is formed to form a trench and may be formed by applying a photoresist material and then performing a photo process. In particular, the opening region of the second photoresist pattern 33 is preferably formed to include the opening region of the hard mask film pattern 28a.

다음으로, 제2 포토레지스트 패턴(33)을 식각 마스크로 사용하여, 도 2f와 같이, 제2 층간 절연막(36)을 선택적으로 식각하면, 트랜치(40)가 형성된다. 또한, 트랜치(40)가 형성되면 하드 마스크막 패턴(28a)의 표면이 노출되는데, 트랜치(40)를 형성하기 위한 식각 공정에 연속하여 제1 층간 절연막(26)을 식각하면, 비아홀(50)이 형성된다. 비아홀(50)의 형성을 위한 제1 층간 절연막(26)의 식각은, 트랜치(40)의 형성 후에 노출되는 하드 마스크막 패턴(28a)을 식각 마스크로 사용하며, 식각 저지막(24)의 표면이 노출될 때까지 진행된다. 특히, 제1 층간 절연막(26) 및 제2 층간 절연막(36)을 동일 재질로 형성하면, 트랜치(40) 및 비아 홀(50)의 식각 공정에서 식각 레시피(recipe)를 동일하게 사용할 수 있다. Next, when the second interlayer insulating layer 36 is selectively etched using the second photoresist pattern 33 as an etching mask, as shown in FIG. 2F, the trench 40 is formed. In addition, when the trench 40 is formed, the surface of the hard mask layer pattern 28a is exposed. When the first interlayer insulating layer 26 is etched continuously in an etching process for forming the trench 40, the via hole 50 is formed. Is formed. The etching of the first interlayer insulating layer 26 for forming the via hole 50 uses the hard mask pattern 28a exposed after the formation of the trench 40 as an etching mask, and the surface of the etch stop layer 24. It proceeds until it is exposed. In particular, when the first interlayer insulating layer 26 and the second interlayer insulating layer 36 are formed of the same material, an etching recipe may be used in the etching process of the trench 40 and the via hole 50.

한편, 이와 같이 트랜치(40) 및 비아홀(50)을 형성하는 공정에서는, 두껍게 형성된 제2 층간 절연막(26)을 식각하는 것이어서, 도 2f에서 보는 것처럼 폴리머(41)가 다량 생성된다.Meanwhile, in the process of forming the trench 40 and the via hole 50, the thick second interlayer insulating layer 26 is etched to generate a large amount of polymer 41 as shown in FIG. 2F.

이러한 폴리머(41)는 인덕터 금속 매립을 방해할 뿐만 아니라 콘택저항을 증가시키고, 금속의 전기적 접촉을 방해하게 된다. This polymer 41 not only disturbs the inductor metal buried but also increases the contact resistance and interferes with the electrical contact of the metal.

따라서 이와 같은 문제점을 개선하기 위해서, 트랜치(40) 및 비아홀(50)을 형성한 다음에 폴리머(41) 제거 공정을 시행한다. 여기서, 폴리머 제거 공정은 화학 건식 식각(Chemical Dry Etch)을 이용한다. 이때, 화학 건식 식각의 공정 시간은 식각 저지막(24) 및 하드 마스크막 패턴(28a)의 손실을 방지할 수 있는 범위내에서 이루어지는 것이 바람직하다. Therefore, in order to improve such a problem, the trench 40 and the via hole 50 are formed, and then the polymer 41 is removed. Herein, the polymer removal process uses chemical dry etching. At this time, the process time of the chemical dry etching is preferably made within the range that can prevent the loss of the etching stop layer 24 and the hard mask film pattern 28a.

폴리머를 제거하기 위한 식각 공정에서, 반응 가스로는 산소 기체(O2), 불화탄소(CF4), 질소 기체(N2)등을 이용한다. 좀 더 구체적으로, 폴리머를 제거하기 위한 식각 조건을 살펴보면, 60 ~ 80Pa의 압력에서 450sccm ~ 500sccm의 산소 기체(O2), 400sccm의 불화탄소(CF4) 및 80sccm의 질소 기체(N2)를 이용하여 25℃의 온도에서 30초간 실시한다.In the etching process for removing the polymer, oxygen gas (O 2 ), carbon fluoride (CF 4 ), nitrogen gas (N 2 ), or the like is used as the reaction gas. More specifically, the etching conditions for removing the polymer include: 450 sccm to 500 sccm oxygen gas (O 2 ), 400 sccm carbon fluoride (CF 4 ), and 80 sccm nitrogen gas (N 2 ) at a pressure of 60 to 80 Pa. 30 seconds at a temperature of 25 ° C.

이와 같은 조건에서 폴리머를 제거하면, 도 3a 및 3b에 보듯이, 제1 및 제2 층간 절연막 내부(즉, 트랜치 및 비아홀 내부)에 생성된 폴리머가 효과적으로 제거될 수 있다.If the polymer is removed under such conditions, as shown in FIGS. 3A and 3B, the polymer generated inside the first and second interlayer insulating layers (ie, inside the trench and the via hole) may be effectively removed.

그 후, 비아홀(50)에 의해 노출된 식각 저지막(24)의 일부를 선택적으로 제거하고, 비아홀(41) 및 트랜치(40)에 인덕터 금속을 채워 넣어서 인덕터(51)를 완성한다.Thereafter, a part of the etch stop layer 24 exposed by the via hole 50 is selectively removed, and the inductor 51 is completed by filling the via hole 41 and the trench 40 with the inductor metal.

지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따른 인덕터 형성 방법에 의하면 트랜치를 형성하는 과정에서 발생하는 폴리머를 효과적으로 제거할 수 있다.As described above through the embodiment, the inductor forming method according to the present invention can effectively remove the polymer generated in the process of forming the trench.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 이를 위해 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.In the present specification and drawings, preferred embodiments of the present invention have been disclosed, and although specific terms have been used for this purpose, they are merely used in a general sense to easily explain the technical contents of the present invention and to help the understanding of the present invention. It is not intended to limit the scope of the invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.

Claims (5)

소정의 하부 금속 배선이 형성된 실리콘 기판위에 식각 저지막, 제1 층간 절연막 및 하드 마스크막을 순차적으로 형성하는 제1 단계와;A first step of sequentially forming an etch stop film, a first interlayer insulating film, and a hard mask film on the silicon substrate on which the lower metal wiring is formed; 상기 하드 마스크막을 선택적으로 식각하여 비아홀을 형성하기 위한 하드 마스크막 패턴을 형성하는 제2 단계와;Selectively etching the hard mask layer to form a hard mask layer pattern for forming a via hole; 상기 하드 마스크막 패턴 위에 제2 층간 절연막을 형성하는 제3 단계와,Forming a second interlayer insulating film on the hard mask film pattern; 상기 제2 층간 절연막 위에 포토레지스트 패턴을 형성하는 제4 단계와,Forming a photoresist pattern on the second interlayer insulating film; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제2 층간 절연막을 선택적으로 식각함으로써 트랜치를 형성하고, 연속하여 상기 트랜치 형성 후에 노출되는 상기 하드 마스크막 패턴을 마스크로 사용하여 상기 식각 저지막이 노출될 때까지 상기 제1 층간 절연막을 식각함으로써 비아홀을 형성하는 제5 단계와,Forming a trench by selectively etching the second interlayer insulating layer using the photoresist pattern as a mask, and subsequently using the hard mask layer pattern exposed after the trench formation as a mask until the etch stop layer is exposed. A fifth step of forming a via hole by etching the first interlayer insulating film; 상기 트랜치 및 상기 비아홀을 형성하는 과정에서 생성되는 폴리머를 산소 기체, 질소 기체 및 불화탄소를 이용하는 화학 건식 식각(chemical dry etch)을 통해 제거하는 제6 단계와,A sixth step of removing the polymer produced during the formation of the trench and the via hole through a chemical dry etch using oxygen gas, nitrogen gas, and fluorocarbon; 상기 비아홀을 통해 노출되는 상기 식각 저지막의 일부를 선택적으로 제거하여 상기 하부 금속 배선을 노출시키는 제7 단계와,Selectively removing a portion of the etch stop layer exposed through the via hole to expose the lower metal wires; 상기 트랜치 및 비아홀 내부에 금속을 매립하는 제8 단계를 포함하는 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.And an eighth step of filling a metal in the trench and the via hole. 제1항에서,In claim 1, 상기 화학 건식 식각은 60 ~ 80Pa의 압력에서 450sccm ~ 500sccm의 산소 기체, 400sccm의 불화탄소 및 80sccm의 질소 기체로 25℃의 온도로 30초간 실시하는 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.The chemical dry etching is performed in the semiconductor device inductor for 30 seconds at a temperature of 25 ℃ with an oxygen gas of 450sccm ~ 500sccm, 400sccm carbon fluoride and nitrogen gas of 80sccm at a pressure of 60 ~ 80Pa. 제1항에서,In claim 1, 상기 제2 층간 절연막은 3㎛ 이상으로 형성된 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.And the second interlayer insulating film is formed to be 3 μm or more. 삭제delete 제1항에서,In claim 1, 상기 제1 층간 절연막 및 상기 제2 층간 절연막은 동일 재질로 형성되는 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.And the first interlayer insulating film and the second interlayer insulating film are formed of the same material.
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* Cited by examiner, † Cited by third party
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JP2001135721A (en) * 1999-11-04 2001-05-18 Sony Corp Semiconductor device and method of manufacturing the same
KR20050086301A (en) * 2004-02-25 2005-08-30 매그나칩 반도체 유한회사 Method of forming a dual damascene pattern in a semiconductor device

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