KR100745601B1 - Phase change memory device and read method thereof - Google Patents
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Abstract
본 발명은 상 변화 메모리 장치 및 그것의 읽기 방법에 관한 것이다. 본 발명에 따른 상 변화 메모리 장치는 메모리 셀, 승압 회로, 프리차지 회로, 바이어스 회로, 그리고 센스 앰프를 포함한다. 상기 메모리 셀은 상 변화 물질 및 다이오드를 포함하고, 비트 라인에 연결된다. 상기 승압 회로는 전원 전압을 사용하여 승압 전압을 발생한다. 상기 프리차지 회로는 상기 전원 전압을 사용하여 상기 비트 라인을 프리차지한 다음에, 상기 승압 전압을 사용하여 상기 비트 라인을 프리차지한다. 상기 바이어스 회로는 상기 승압 전압을 사용하여 상기 비트 라인에 읽기 전류를 제공한다. 상기 센스 앰프는 상기 승압 전압을 사용하여 상기 비트 라인의 전압과 기준 전압을 비교하고, 상기 메모리 셀에 저장된 데이터를 읽어낸다. 본 발명에 따른 상 변화 메모리 장치에 의하면, 프리차지 동작 시에 승압 회로의 부담을 줄일 수 있고, 센싱 동작 시에 센싱 마진을 충분히 확보할 수 있다.The present invention relates to a phase change memory device and a reading method thereof. The phase change memory device according to the present invention includes a memory cell, a boost circuit, a precharge circuit, a bias circuit, and a sense amplifier. The memory cell includes a phase change material and a diode and is connected to the bit line. The boost circuit generates a boost voltage using a power supply voltage. The precharge circuit precharges the bit line using the power supply voltage, and then precharges the bit line using the boosted voltage. The bias circuit uses the boost voltage to provide a read current to the bit line. The sense amplifier uses the boosted voltage to compare the voltage of the bit line with a reference voltage and read data stored in the memory cell. According to the phase change memory device according to the present invention, the burden on the boosting circuit can be reduced during the precharge operation, and the sensing margin can be sufficiently secured during the sensing operation.
Description
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다. 1 shows a memory cell of a phase change memory device.
도 2는 상 변화 메모리 장치의 또 다른 메모리 셀을 보여준다.2 shows another memory cell of a phase change memory device.
도 3은 상 변화 물질의 특성을 설명하기 위한 그래프이다.3 is a graph for explaining the characteristics of the phase change material.
도 4는 본 발명에 따른 상 변화 메모리 장치를 보여주는 블록도이다.4 is a block diagram illustrating a phase change memory device according to the present invention.
도 5는 도 4에 도시된 상 변화 메모리 장치의 동작을 설명하기 위한 타이밍도이다.FIG. 5 is a timing diagram for describing an operation of the phase change memory device shown in FIG. 4.
도 6은 도 4에 도시된 센스 앰프를 보여주는 회로도이다.FIG. 6 is a circuit diagram illustrating the sense amplifier shown in FIG. 4.
도 7은 도 6에 도시된 센스 앰프의 동작을 설명하기 위한 타이밍도이다.FIG. 7 is a timing diagram for describing an operation of the sense amplifier illustrated in FIG. 6.
도 8은 본 발명의 또 다른 실시예에 따른 상 변화 메모리 장치의 적용 예를 보여주는 휴대용 전자 시스템의 블록도이다.8 is a block diagram of a portable electronic system showing an application example of a phase change memory device according to another embodiment of the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
100; 상 변화 메모리 장치 110; 메모리 셀 어레이100; Phase
120; 어드레스 디코더 130; 비트 라인 선택회로120;
135, 136; 디스차지 회로 140; 클램핑 회로135, 136;
150; 바이어스 회로 160; 프리차지 회로 150;
170; 센스 앰프 180; 제어 유닛170; Sense
200; 승압 회로200; Boost circuit
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 상 변화 메모리 장치 및 그것의 읽기 방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a phase change memory device and a read method thereof.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불 휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다. A semiconductor memory device is a memory device that stores data and can be read out when needed. Semiconductor memory devices can be roughly divided into random access memory (RAM) and read only memory (ROM). ROM is nonvolatile memory that does not lose its stored data even when its power source is interrupted. The ROM includes PROM (Programmable ROM), EPROM (Erasable PROM), EEPROM (Electrically EPROM), and Flash Memory Device. RAM is a so-called volatile memory that loses its stored data when the power is turned off. RAM includes Dynamic RAM (DRAM) and Static RAM (SRAM).
그 외에 DRAM의 커패시터를 불 휘발성을 지닌 물질로 대체한 반도체 메모리 장치가 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등이 있다. 특히, 상 변화 메모리 장치는 온도 변화에 따른 상 변화(phase change), 즉 저항 변화를 이용한 불휘발성 메모리 장치이다. 상 변화 메모리 장치는 그 제조과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다. In addition, semiconductor memory devices that replace DRAM capacitors with nonvolatile materials are emerging. Phase change memory devices using ferroelectric RAM (FRAM) using ferroelectric capacitors, magnetic RAM (MRAM) using tunneling magneto-resistive (TMR) membranes, and chalcogenide alloys change memory device). In particular, the phase change memory device is a nonvolatile memory device using a phase change according to a temperature change, that is, a resistance change. The phase change memory device has a relatively simple manufacturing process and can implement a large capacity memory at low cost.
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 메모리 셀(10)은 기억 소자(memory element, 11)와 선택 소자(select element, 12)를 포함한다. 기억 소자(11)는 비트 라인(BL)과 선택 소자(12) 사이에 연결되며, 선택 소자(12)는 기억 소자(11)와 접지 사이에 연결된다. 1 shows a memory cell of a phase change memory device. Referring to FIG. 1, the
기억 소자(11)는 상 변화 물질(GST)을 포함한다. 상 변화 물질(GST)은 Ge-Sb-Te와 같이 온도에 따라 저항이 변하는 가변 저항 소자이다. 상 변화 물질(GST)은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 상 변화 물질(GST)은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 상 변화 메모리 장치는 상 변화 물질(GST)의 이러한 특성을 이용하여 데이터를 프로그램한다.The
선택 소자(12)는 NMOS 트랜지스터(NT)로 구성된다. NMOS 트랜지스터(NT)의 게이트에는 워드 라인(WL)이 연결된다. 워드 라인(WL)에 소정의 전압이 인가되면, NMOS 트랜지스터(NT)는 턴 온(turn on) 된다. NMOS 트랜지스터(NT)가 턴 온(turn on) 되면, 기억 소자(11)는 비트 라인(BL)을 통해 전류를 공급받는다. 도 1에서는 기억 소자(11)가 비트 라인(BL)과 선택 소자(12) 사이에 연결되어 있다. 그러나 선택 소자(12)가 비트 라인(BL)과 기억 소자(11) 사이에 연결될 수도 있다.The
도 2는 상 변화 메모리 장치의 또 다른 메모리 셀을 보여준다. 도 2를 참조하면, 메모리 셀(20)은 기억 소자(21)와 선택 소자(22)를 포함한다. 기억 소자(21)는 비트 라인(BL)과 선택 소자(22) 사이에 연결되며, 선택 소자(22)는 기억 소자(21)와 접지 사이에 연결된다. 기억 소자(21)는 도 1의 기억 소자(11)와 동일하다.2 shows another memory cell of a phase change memory device. Referring to FIG. 2, the
선택 소자(22)는 다이오드(D)로 구성된다. 다이오드(D)의 애노드(Anode)에는 기억 소자(21)가 연결되며, 캐소드(Cathode)에는 워드 라인(WL)이 연결된다. 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 다이오드(D)의 문턱 전압보다 높아지면, 다이오드(D)는 턴 온(turn on) 된다. 다이오드(D)가 턴 온 되면, 기억 소자(21)는 비트 라인(BL)을 통해 전류를 공급받는다. The
도 3은 도 1 및 도 2에 도시된 상 변화 물질(GST)의 특성을 설명하기 위한 그래프이다. 도 3에서, 참조 번호 1은 상 변화 물질(GST)이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 2는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.3 is a graph illustrating the characteristics of the phase change material GST shown in FIGS. 1 and 2. In Fig. 3,
도 3을 참조하면, 상 변화 물질(GST)은 전류 공급에 의해 T1 동안 용융 온도(melting temperature; Tm)보다 높은 온도로 가열한 뒤 급속히 냉각(quenching)하면 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다. 이와는 달리, 상 변화 물질은 결정화 온도(crystallization temperature; Tc)보다 높고 용융 온도(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열한 뒤 서서히 냉각하면 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한 다. 메모리 셀은 상 변화 물질의 비정질 양(amorphous volume)에 따라 저항(resistance)이 달라진다. 메모리 셀의 저항은 비정질 상태일 때 높고, 결정 상태일 때 낮다.Referring to FIG. 3, the phase change material GST is heated to a temperature higher than the melting temperature Tm during the T1 by a current supply, and then rapidly cooled to a amorphous state. The amorphous state is usually called the reset state and stores data '1'. In contrast, the phase change material is brought into a crystal state by heating for a longer time than T1 at a temperature above the crystallization temperature (Tc) and below the melting temperature (Tm) and then slowly cooling. The decision state is also commonly called the set state and stores data '0'. Memory cells vary in resistance depending on the amorphous volume of the phase change material. The resistance of the memory cell is high in the amorphous state and low in the crystalline state.
도 1 내지 도 3에서 설명한 메모리 셀을 갖는 상 변화 메모리 장치는 읽기 동작 시에 외부에서 전원 전압(VCC)을 입력받아 비트 라인(BL)을 프리차지 하거나 비트 라인(BL)에 읽기 전류를 공급한다. 일반적으로 상 변화 메모리 장치는 읽기 동작을 수행하기 위해 프리차지 회로, 바이어스 회로, 센스 앰프를 포함한다. 프리차지 회로는 전원 전압(VCC)을 사용하여 비트 라인(BL)을 프리차지한다. 바이어스 회로는 전원 전압(VCC)을 사용하여 비트 라인(BL)에 읽기 전류를 공급한다. 센스 앰프는 전원 전압(VCC)을 사용하여 센싱 노드의 전압과 기준 전압을 비교하고, 메모리 셀에 저장된 데이터를 읽어낸다.The phase change memory device having the memory cells described with reference to FIGS. 1 through 3 receives a power supply voltage VCC from an external source during a read operation and precharges the bit line BL or supplies a read current to the bit line BL. . In general, a phase change memory device includes a precharge circuit, a bias circuit, and a sense amplifier to perform a read operation. The precharge circuit precharges the bit line BL using the power supply voltage VCC. The bias circuit supplies a read current to the bit line BL using the power supply voltage VCC. The sense amplifier uses the supply voltage (VCC) to compare the voltage at the sensing node with the reference voltage and read the data stored in the memory cell.
그러나 상 변화 메모리 장치에 제공되는 전원 전압(VCC)이 일정 전압(예를 들면, 1.5V) 이하로 낮아지면서, 읽기 동작 시에 센스 앰프의 센싱 마진(Sensing Margin)이 줄어드는 문제점이 있다. 여기에서, 센싱 마진은 메모리 셀이 리셋 상태일 때와 셋 상태일 때의 센싱 노드의 전압 차이를 의미한다. 예를 들어, 전원 전압(VCC)이 약 1.5V라고 가정하자. 메모리 셀(도 1 참조, 10)이 리셋 상태이면 센싱 노드는 약 1.5V를 유지하고, 메모리 셀(10)이 셋 상태이면 센싱 노드는 전원 전압(VCC)에서 접지 레벨로 떨어진다. 이는 메모리 셀(10)의 선택 소자(12)가 NMOS 트랜지스터(NT)인 경우이다. However, as the power supply voltage VCC provided to the phase change memory device is lowered below a predetermined voltage (for example, 1.5V), the sensing margin of the sense amplifier is reduced during a read operation. Here, the sensing margin refers to the difference in voltages of the sensing nodes when the memory cells are in the reset state and the set state. For example, suppose the power supply voltage VCC is about 1.5V. When the memory cell (see FIG. 1, 10) is in the reset state, the sensing node maintains about 1.5V. When the
그러나 메모리 셀(도 2 참조, 20)의 선택 소자(22)가 다이오드(D)인 경우 에, 메모리 셀(20)이 리셋 상태이면 센싱 노드는 약 1.5V를 유지하지만, 메모리 셀(10)이 셋 상태이면 센싱 노드는 다이오드(D)의 문턱 전압까지 떨어진다. 이러한 이유로 인해, 다이오드(D)를 선택 소자로 사용하는 상 변화 메모리 장치의 센싱 마진은 다이오드(D)의 문턱 전압만큼 감소하게 된다. 제조공정 등의 이유로 다이오드(D)의 문턱 전압이 높아지면, 센싱 마진은 더욱 떨어지게 된다.However, in the case where the
따라서, 다이오드(D)를 선택 소자로 사용하는 상 변화 메모리 장치는, NMOS 트랜지스터(NT)를 선택 소자로 사용하는 상 변화 메모리 장치에 비해, 읽기 동작 시에 다이오드(D)의 문턱 전압만큼 센싱 노드의 전압을 더 높게 해야 한다.Therefore, the phase change memory device using the diode D as the selection element has a sensing node corresponding to the threshold voltage of the diode D during the read operation, compared to the phase change memory device using the NMOS transistor NT as the selection element. Should be higher.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 승압 회로를 구비하여 센싱 마진을 충분히 확보할 수 있는 상 변화 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다. SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a phase change memory device and a reading method thereof having a boosting circuit to sufficiently secure a sensing margin.
본 발명의 다른 목적은 프리차지 동작 시에 승압 회로의 부담을 줄이고, 센싱 동작 시에 센싱 마진을 충분히 확보할 수 있는 상 변화 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.Another object of the present invention is to provide a phase change memory device and a method of reading the same, which reduce the burden on the booster circuit during the precharge operation and ensure sufficient sensing margin during the sensing operation.
본 발명에 따른 상 변화 메모리 장치는 메모리 셀, 승압 회로, 프리차지 회로, 바이어스 회로, 그리고 센스 앰프를 포함한다. 상기 메모리 셀은 상 변화 물질 및 다이오드를 포함하고, 비트 라인에 연결된다. 상기 승압 회로는 전원 전압을 사용하여 승압 전압을 발생한다. 상기 프리차지 회로는 상기 전원 전압을 사용하여 상기 비트 라인을 프리차지한 다음에, 상기 승압 전압을 사용하여 상기 비트 라인을 프리차지한다. 상기 바이어스 회로는 상기 승압 전압을 사용하여 상기 비트 라인에 읽기 전류를 제공한다. 상기 센스 앰프는 상기 승압 전압을 사용하여 상기 비트 라인의 전압과 기준 전압을 비교하고, 상기 메모리 셀에 저장된 데이터를 읽어낸다.The phase change memory device according to the present invention includes a memory cell, a boost circuit, a precharge circuit, a bias circuit, and a sense amplifier. The memory cell includes a phase change material and a diode and is connected to the bit line. The boost circuit generates a boost voltage using a power supply voltage. The precharge circuit precharges the bit line using the power supply voltage, and then precharges the bit line using the boosted voltage. The bias circuit uses the boost voltage to provide a read current to the bit line. The sense amplifier uses the boosted voltage to compare the voltage of the bit line with a reference voltage and read data stored in the memory cell.
실시예로서, 상기 프리차지 회로는 상기 전원 전압을 사용하여 상기 비트 라인을 프리차지하는 제 1 프리차지 회로; 및 상기 승압 전압을 사용하여 상기 비트 라인을 프리차지하는 제 2 프리차지 회로를 포함한다.In example embodiments, the precharge circuit may include: a first precharge circuit configured to precharge the bit line using the power supply voltage; And a second precharge circuit for precharging the bit line using the boosted voltage.
본 발명에 따른 상 변화 메모리 장치의 다른 일면은 메모리 셀, 클램핑 회로, 승압 회로, 프리차지 회로, 바이어스 회로, 그리고 센스 앰프를 포함한다. 상기 메모리 셀은 상 변화 물질 및 다이오드를 포함하고, 비트 라인에 연결된다. 상기 클램핑 회로는 상기 비트 라인과 센싱 노드 사이에 연결되며, 상기 비트 라인의 전압을 클램핑한다. 상기 승압 회로는 전원 전압을 사용하여 승압 전압을 발생한다. 상기 프리차지 회로는 상기 센싱 노드에 연결되며, 상기 전원 전압을 사용하여 상기 센싱 노드를 프리차지한 다음에, 상기 승압 전압을 사용하여 상기 센싱 노드를 프리차지한다. 상기 바이어스 회로는 상기 센싱 노드에 연결되며, 상기 승압 전압을 사용하여 상기 비트 라인에 읽기 전류를 제공한다. 상기 센스 앰프는 상기 승압 전압을 사용하여 상기 비트 라인의 전압과 기준 전압을 비교하고, 상기 메모리 셀에 저장된 데이터를 읽어낸다.Another aspect of the phase change memory device according to the present invention includes a memory cell, a clamping circuit, a boost circuit, a precharge circuit, a bias circuit, and a sense amplifier. The memory cell includes a phase change material and a diode and is connected to the bit line. The clamping circuit is connected between the bit line and the sensing node and clamps the voltage of the bit line. The boost circuit generates a boost voltage using a power supply voltage. The precharge circuit is connected to the sensing node, precharges the sensing node using the power supply voltage, and then precharges the sensing node using the boosted voltage. The bias circuit is coupled to the sensing node and provides a read current to the bit line using the boost voltage. The sense amplifier uses the boosted voltage to compare the voltage of the bit line with a reference voltage and read data stored in the memory cell.
실시예로서, 상기 프리차지 회로는 제 1 전원 단자와 상기 센싱 노드 사이 에 연결되고, 상기 제 1 전원 단자를 통해 상기 전원 전압을 입력받으며, 제 1 프리차지 신호에 응답하여 상기 센싱 노드를 상기 전원 전압으로 프리차지하는 제 1 프리차지 회로; 및 제 2 전원 단자와 상기 센싱 노드 사이에 연결되고, 상기 제 2 전원 단자를 통해 상기 승압 전압을 입력받으며, 제 2 프리차지 신호에 응답하여 상기 센싱 노드를 상기 승압 전압으로 프리차지하는 제 2 프리차지 회로를 포함한다. 상기 제 1 프리차지 회로는 상기 제 1 전원 단자와 상기 센싱 노드 사이에 연결되며, 상기 제 1 프리차지 신호에 의해 제어되는 PMOS 트랜지스터이다. 상기 제 2 프리차지 회로는 상기 제 2 전원 단자와 상기 센싱 노드 사이에 연결되며, 상기 제 2 프리차지 신호에 의해 제어되는 PMOS 트랜지스터이다. In an embodiment, the precharge circuit is connected between a first power supply terminal and the sensing node, receives the power supply voltage through the first power supply terminal, and supplies the sensing node to the power supply in response to a first precharge signal. A first precharge circuit for precharging with a voltage; And a second precharge connected between a second power terminal and the sensing node, receiving the boost voltage through the second power terminal, and precharging the sensing node to the boost voltage in response to a second precharge signal. It includes a circuit. The first precharge circuit is a PMOS transistor connected between the first power supply terminal and the sensing node and controlled by the first precharge signal. The second precharge circuit is a PMOS transistor connected between the second power supply terminal and the sensing node and controlled by the second precharge signal.
본 발명에 따른 상 변화 메모리 장치의 읽기 방법은 메모리 셀에 연결된 비트 라인을 디스차지하는 단계; 전원 전압을 사용하여 상기 비트 라인을 프리차지한 다음에, 승압 전압을 사용하여 상기 비트 라인을 프리차지하는 단계; 상기 승압 전압을 사용하여 상기 비트 라인에 읽기 전류를 제공하는 단계; 및 상기 승압 전압을 사용하여 상기 비트 라인의 전압을 센싱하고, 상기 메모리 셀에 저장된 데이터를 읽어내는 단계를 포함한다. A read method of a phase change memory device according to the present invention includes: discharging a bit line connected to a memory cell; Precharging the bit line using a power supply voltage, and then precharging the bit line using a boosted voltage; Providing a read current to the bit line using the boost voltage; And sensing the voltage of the bit line using the boosted voltage and reading data stored in the memory cell.
실시예로서, 상기 메모리 셀은 상 변화 물질을 갖는 기억 소자; 및 상기 메모리 셀을 선택하기 위한 선택 소자를 포함한다. 상기 선택 소자는 상기 기억 소자와 워드 라인 사이에 연결되는 다이오드이다. 상기 프리차지 단계에서, 상기 비트 라인은 상기 다이오드의 문턱 전압으로 클램핑된다.In example embodiments, the memory cell may include a memory device having a phase change material; And a selection element for selecting the memory cell. The selection element is a diode connected between the memory element and the word line. In the precharge step, the bit line is clamped to the threshold voltage of the diode.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
도 4는 본 발명의 실시예에 따른 상 변화 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, 상 변화 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 비트 라인 선택회로(130), 디스차지 회로(135, 136), 클램핑 회로(140), 프리차지 회로(150), 바이어스 회로(160), 센스 앰프(170), 제어 유닛(180), 그리고 승압 회로(200)를 포함한다.4 is a block diagram illustrating a phase change memory device according to an exemplary embodiment of the present invention. Referring to FIG. 4, the phase
메모리 셀 어레이(110)는 복수의 메모리 셀로 구성된다. 복수의 메모리 셀은 복수의 워드 라인(WL0~WLn) 및 복수의 비트 라인(BL0~BLm)에 연결되어 있다. 각각의 메모리 셀은 기억 소자(memory element)와 선택 소자(select element)로 구성된다. 기억 소자는 상 변화 물질(GST)을 포함하고, 선택 소자는 다이오드(D)로 구성되어 있다. The
여기에서, 다이오드(D) 대신에 NMOS 트랜지스터(도 1 참조, NT)가 사용될 수도 있다. 일반적으로 상 변화 메모리 장치(100)는 메모리 셀을 리셋 상태 또는 셋 상태로 프로그램하기 위해서 메모리 셀에 리셋 전류 또는 셋 전류를 공급한다. 리셋 전류는 셋 전류보다 더 큰 전류 값을 필요로 한다. 따라서, NMOS 트랜지스터(도 1 참조, 12)를 선택 소자로 사용하는 경우에, 보다 효율적인 리셋 프로그램을 위해 NMOS 트랜지스터(NT)의 문턱 전압이 센스 앰프(170)에서 사용되는 MOS 트랜지스터의 문턱 전압보다 작게 구현하는 것이 바람직하다. Here, instead of the diode D, an NMOS transistor (see FIG. 1, NT) may be used. In general, the phase
어드레스 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코딩하고, 워 드 라인 및 비트 라인을 선택한다. 어드레스(ADDR)는 워드 라인(WL0~WLn)을 선택하기 위한 행 어드레스(Row Address; RA)와 비트 라인(BL0~BLm)을 선택하기 위한 열 어드레스(Column Address; CA)로 구분된다. 도 4에서는, 복수의 워드 라인(WL0~WLn) 중에서 워드 라인 WL1이 선택되고, 복수의 비트 라인(BL0~BLm) 중에서 비트 라인 BLm이 선택된 것을 보여주고 있다. 워드 라인 WL1과 비트 라인 BLm에 의해 하나의 메모리 셀(111)이 선택된다.The
비트 라인 선택회로(130)는 어드레스 디코더(120)로부터 제공되는 선택신호(Yi; i=0~m)에 응답하여 비트 라인을 선택한다. 비트 라인 선택회로(130)는 복수의 NMOS 트랜지스터(YT0~YTm)를 포함한다. 복수의 NMOS 트랜지스터(YT0~YTm)는 비트 라인(BL0~BLm)과 데이터 라인(DL)을 연결한다. 예를 들어, 선택 신호 Ym이 인에이블 될 때, 비트 라인 BLm과 데이터 라인 DL은 서로 전기적으로 연결된다. The bit
제 1 디스차지 회로(135)는 데이터 라인(DL)과 접지 단자 사이에 연결되며, 데이터 라인(DL)을 디스차지한다. 제 2 디스차지 회로(136)는 센싱 노드(NSA)와 접지 단자 사이에 연결되며, 센싱 노드(NSA)를 디스차지한다. 도 4를 참조하면, 제 1 디스차지 회로(135)는 데이터 라인(DL)과 접지 단자 사이에 전류 통로(current path)를 형성하는 NMOS 트랜지스터(Ndis)로 구성되며, 디스차지 신호(PDIS)에 응답하여 데이터 라인(DL)을 디스차지 한다. 마찬가지로, 제 2 디스차지 회로(136)는 디스차지 신호(PDIS)에 응답하여 센싱 노드(NSA)를 디스차지한다. 디스차지 신호(PDIS)는 제어 유닛(180)으로부터 제공된다.The
클램핑 회로(140)는 읽기 동작 시에 데이터 라인(DL)을 소정의 전압 레벨로 클램핑한다. 이는 선택된 비트 라인(BLm)의 전압 레벨이 상 변화 물질(GST)의 문턱 전압을 넘지 않도록 하기 위함이다. 다시 말하면, 상 변화 물질(GST) 양단 사이의 전압이 상 변화 물질(GST)의 문턱 전압을 넘지 않도록 하기 위함이다. 예를 들면, 다이오드(D)의 문턱 전압이 0.5V이고 상 변화 물질(GST)의 문턱 전압이 1V라고 가정하면, 비트 라인(BLm)의 전압은 1.5V보다 작은 값(예를 들면, 약 1V)으로 클램핑된다.The
도 4를 참조하면, 클램핑 회로(140)는 센싱 노드(NSA)와 데이터 라인(DL) 사이에 전류 통로를 형성하는 NMOS 트랜지스터(Ncmp)로 구성되며, 클램프 신호(CLMP)에 응답하여 데이터 라인(DL)의 전압 레벨을 클램핑한다. 예를 들어, NMOS 트랜지스터(Ncmp)의 문턱 전압은 1V이고 클램프 신호(CLMP)는 2V라고 가정하면, 데이터 라인(DL)은 약 1V로 클램핑된다. 이때 선택된 비트 라인(BLm)의 전압 레벨도 약 1V로 클램핑된다. 클램프 신호(CLMP)는 제어 유닛(180)으로부터 제공되며, 읽기 동작 시에 일정한 레벨의 직류(DC) 전압 값을 갖는다. Referring to FIG. 4, the
프리차지 회로(150)는 센싱 노드(NSA)를 전원 전압(VCC)으로 프리차지한 다음에, 승압 전압(VSA)으로 프리차지한다. 이때 선택된 비트 라인(BLm)은 클램핑 전압(예를 들면, 1V)으로 프리차지된다. 도 4를 참조하면, 프리차지 회로(150)는 제 1 및 제 2 프리차지 회로(151, 152)를 포함한다. 제 1 프리차지 회로(151)는 제 1 프리차지 신호(nPCH1)에 응답하여 센싱 노드(NSA)를 전원 전압(VCC)으로 프리차지하고, 제 2 프리차지 회로(152)는 제 2 프리차지 신호(nPCH2)에 응답하여 센싱 노드(NSA)를 승압 전압(VSA)으로 프리차지한다. 제 1 및 제 2 프리차지 신호(nPCH1, nPCH2)는 제어 유닛(180)으로부터 제공된다.The
제 1 프리차지 회로(151)는 제 1 전원 단자와 센싱 노드(NSA) 사이에 연결되고, 제 1 전원 단자를 통해 전원 전압(VCC)을 입력받으며, 제 1 프리차지 신호(nPCH1)에 응답하여 센싱 노드(NSA)를 전원 전압(VCC)으로 프리차지한다. 도 4를 참조하면, 제 1 프리차지 회로(151)는 PMOS 트랜지스터(Ppre)로 구성된다. 제 1 프리차지 회로(151)의 PMOS 트랜지스터(Ppre)는 제 1 프리차지 신호(nPCH1)를 입력받는 게이트, 전원 전압(VCC)을 입력받는 소오스, 센싱 노드(NSA)에 연결된 드레인, 그리고 승압 전압(VSA)을 입력받는 벌크(도시되지 않음)를 갖는다. The first
제 2 프리차지 회로(152)는 제 2 전원 단자와 센싱 노드(NSA) 사이에 연결되고, 제 2 전원 단자를 통해 승압 전압(VSA)을 입력받으며, 제 2 프리차지 신호(nPCH2)에 응답하여 센싱 노드(NSA)를 승압 전압(VSA)으로 프리차지한다. 도 4를 참조하면, 제 2 프리차지 회로(152)는 PMOS 트랜지스터(Ppre)로 구성된다. 제 2 프리차지 회로(152)의 PMOS 트랜지스터(Ppre)는 제 2 프리차지 신호(nPCH2)를 입력받는 게이트, 승압 전압(VSA)을 입력받는 소오스, 센싱 노드(NSA)에 연결된 드레인, 그리고 승압 전압(VSA)을 입력받는 벌크(도시되지 않음)를 갖는다.The second
만약, 프리차지 회로(150)가 승압 전압(VSA)만을 사용하여 프리차지 한다고 가정하면, 승압 회로(200)는 버스트 읽기 동작(burst read operation) 시에 많은 수의 비트 라인(BL)을 프리차지 해야 하기 때문에 많은 부담을 갖게 된다. 또한, 프리차지 동작 시에 각각의 비트 라인(BLm)은 큰 로딩(loading)을 갖기 때문에, 승압 회로(200)는 더욱 많은 부담을 갖게 된다.If it is assumed that the
프리차지 회로(150)는 프리차지 동작 시에 승압 회로(200)의 이러한 부담을 줄이기 위해, 두 단계의 프리차지 동작을 수행한다. 즉, 제 1 프리차지 동작 시에는 전원 전압(VCC)을 사용하여, 선택된 비트 라인(BLm)을 프리차지한다. 이때 제 1 프리차지 회로(151)는 외부에서 제공되는 전원 전압(VCC)을 사용하여 프리차지 동작을 수행한다. 다음에, 제 2 프리차지 동작 시에는 승압 전압(VSA)을 사용하여, 선택된 비트 라인(BLm)을 프리차지한다. 이때 제 2 프리차지 회로(152)는 승압 회로(200)에서 제공되는 승압 전압(VSA)을 사용하여 프리차지 동작을 수행한다. The
위에서 설명한 바와 같이, 프리차지 회로(150)는 제 2 프리차지 동작 시에 센싱 노드(NSA)를 전원 전압(VCC)에서 승압 전압(VSA)으로 프리차지 한다. 승압 회로(200)는 제 2 프리차지 동작 시에만 프리차지 회로(150)에 승압 전압(VSA)을 제공한다. 따라서, 본 발명에 따른 상 변화 메모리 장치(100)는 프리차지 동작 시에 승압 회로(200)의 부담을 줄이고, 센싱 동작 시에 센스 앰프(170)의 센싱 마진을 충분히 확보할 수 있다. 이는 도 5에서 좀 더 상세하게 설명된다.As described above, the
바이어스 회로(160)는 전원 단자와 센싱 노드(NSA) 사이에 연결되며, 선택된 비트 라인(BLm)으로 읽기 전류(read current)를 공급한다. 도 4를 참조하면, 바이어스 회로(160)는 전원 단자를 통해 승압 전압(VSA)을 입력받는다. 바이어스 회로(160)는 직렬 연결된 2개의 PMOS 트랜지스터(Pdis, Pbias)로 구성된다. The
제 1 PMOS 트랜지스터(Pdis)는 전원 단자와 제 2 PMOS 트랜지스터(Pbias) 사이에 연결되며, 디스차지 신호(PDIS)에 의해 제어된다. 제 2 PMOS 트랜지스터(Pbias)는 제 1 PMOS 트랜지스터(Pdis)와 센싱 노드(NSA) 사이에 연결되며, 바이어 스 신호(BIAS)에 의해 제어된다. 여기에서, 바이어스 신호(BIAS)는 제어 유닛(180)으로부터 제공되며, 읽기 동작 시에 정해진 직류(DC) 전압 값을 갖는다. 바이어스 회로(160)는 디스차지 신호(PDIS)가 로우 레벨 상태일 때, 선택된 비트 라인(BLm)으로 읽기 전류를 공급한다.The first PMOS transistor Pdis is connected between the power supply terminal and the second PMOS transistor Pbias and is controlled by the discharge signal PDIS. The second PMOS transistor Pbias is connected between the first PMOS transistor Pdis and the sensing node NSA and controlled by the bias signal BIAS. Here, the bias signal BIAS is provided from the
센스 앰프(170)는 읽기 동작 시에 센싱 노드(NSA)의 전압을 기준 전압(Vref)과 비교하고, 비교 결과 값(SAO)을 출력한다. 여기에서, 기준 전압(Vref)은 기준 전압 발생회로(미도시)로부터 제공된다. 센스 앰프(170)는 승압 전압(VSA)을 사용하여 센싱 동작을 수행한다. 센스 앰프(170)는 센싱 동작 시에 제어 유닛(180)으로부터 제어신호(nPSA, PMUX)를 입력받는다. 센스 앰프(170)의 구성 및 동작은 도 6 및 도 7을 참조하여 상세히 설명된다.The
제어 유닛(180)은 외부에서 제공된 커맨드(CMD)에 응답하여 제어 신호들 (PDIS, CLMP, BIAS, nPCH1, nPCH2, nPSA, PMUX, EN_PUMP)을 출력한다. 여기에서, 펌프 인에이블 신호(EN_PUMP)는 승압 회로(200)에 제공된다. 제어 유닛(180)에서 출력되는 제어 신호에 대한 설명은 도 5 및 도 7을 참조하여 상세히 설명된다.The
승압 회로(200)는 펌프 회로(210) 및 검출 회로(220)를 포함한다. 펌프 회로(210)는 전하 펌핑(charge pumping) 동작을 통해 전원 전압(VCC)을 승압한다. 검출 회로(220)는 펌프 회로(210)의 출력 노드가 승압 전압(VSA)에 도달하였는지를 감지한다. 출력 노드가 승압 전압(VSA)에 도달하면, 검출 회로(220)는 펌프 회로(210)를 디스에이블(Disable)한다. 그러나 출력 노드가 승압 전압(VSA)에 도달하지 않았으면, 검출 회로(220)는 펌프 회로(210)를 인에이블(Enable)한다. 승압 전압 (VSA)은 바이어스 회로(150), 프리차지 회로(160), 그리고 센스 앰프(170) 등에 제공된다.The
도 5는 도 4에 도시된 상 변화 메모리 장치(100)의 동작을 설명하기 위한 타이밍도이다. 도 5를 참조하여, 상 변화 메모리 장치(100)의 읽기 동작(Read Operation)은 디스차지 구간(T0), 제 1 프리차지 구간(T1(a)), 제 2 프리차지 구간(T1(b)), 센싱 구간(T2), 그리고 디스차지 구간(T3)으로 나누어진다. 설명의 편의를 위해, 메모리 셀(111)에 대한 읽기 동작이 설명된다. FIG. 5 is a timing diagram for describing an operation of the phase
디스차지 구간(T0)에서, 데이터 라인(DL) 및 센싱 노드(NSA)는 접지 레벨로 디스차지된다. 도 5를 참조하면, 선택 신호(Ym)가 로우 레벨 상태에 있으므로, 비트 라인(BLm)과 데이터 라인(DL)은 전기적으로 차단(disconnect)된다. 그리고 디스차지 신호(PDIS)가 하이 레벨이므로, 데이터 라인(DL) 및 센싱 노드(NSA)는 접지 레벨로 디스차지된다. 또한, 디스차지 신호(PDIS)가 하이 레벨이므로, 바이어스 회로(160)의 제 1 PMOS 트랜지스터(Pdis)는 턴 오프 상태에 있게 된다. 도 5에서, 비트 라인(BLm)이 접지 레벨에 있는 이유는 비트 라인(BLm) 상에 설치되어 있는 비트 라인 디스차지 회로(도시되지 않음)에 의해 비트 라인(BLm)이 디스차지되기 때문이다.In the discharge period TO, the data line DL and the sensing node NSA are discharged to the ground level. Referring to FIG. 5, since the select signal Ym is in a low level state, the bit line BLm and the data line DL are electrically disconnected. Since the discharge signal PDIS is at the high level, the data line DL and the sensing node NSA are discharged to the ground level. In addition, since the discharge signal PDIS is at a high level, the first PMOS transistor Pdis of the
제 1 프리차지 구간(T1(a))에서, 센싱 노드(NSA)는 전원 전압(VCC)으로 프리차지되고, 비트 라인(BLm)은 클램핑 전압(예를 들면, 1V)을 향해 상승한다. 도 5를 참조하면, 선택 신호(Ym)는 하이 레벨로 되고, 디스차지 신호(PDIS)는 로우 레벨로 되며, 제 1 프리차지 신호(nPCH1)는 로우 레벨로 된다. 선택 신호(Ym)가 하이 레벨로 되면, 비트 라인(BLm)과 데이터 라인(DL)은 전기적으로 연결된다. 디스차지 신호(PDIS)가 로우 레벨로 되면, 디스차지 회로(135, 136)의 NMOS 트랜지스터(Ndis)는 턴 오프 되고, 바이어스 회로(160)의 제 1 PMOS 트랜지스터(Pdis)는 턴 온 된다. 제 1 프리차지 신호(nPCH1)가 로우 레벨로 되면, 센싱 노드(NSA)는 전원 전압(VCC)으로 프리차지 된다. 센싱 노드(NSA)가 전원 전압(VCC)으로 프리차지되면, 비트 라인(BLm)은 클램핑 전압(1V)까지 상승한다.In the first precharge period T1 (a), the sensing node NSA is precharged with the power supply voltage VCC, and the bit line BLm rises toward the clamping voltage (for example, 1V). Referring to FIG. 5, the selection signal Ym becomes a high level, the discharge signal PDIS becomes a low level, and the first precharge signal nPCH1 becomes a low level. When the select signal Ym becomes high, the bit line BLm and the data line DL are electrically connected. When the discharge signal PDIS becomes low, the NMOS transistors Ndis of the
제 2 프리차지 구간(T1(b))에서, 제 2 프리차지 신호(nPCH2)는 로우 레벨로 된다. 제 2 프리차지 신호(nPCH2)가 로우 레벨로 되면, 센싱 노드(NSA)는 승압 전압(VSA)으로 프리차지 된다. 센싱 노드(NSA)가 승압 전압(VSA)으로 프리차지되면, 비트 라인(BLm)은 클램핑 전압(1V)까지 상승한다.In the second precharge period T1 (b), the second precharge signal nPCH2 goes low. When the second precharge signal nPCH2 is at a low level, the sensing node NSA is precharged by the boosted voltage VSA. When the sensing node NSA is precharged with the boosted voltage VSA, the bit line BLm rises to the
센싱 구간(T2)에서, 워드 라인(WL1)은 로우 레벨로 된다. 워드 라인(WL1)이 로우 레벨로 되면, 메모리 셀(111)의 상태에 따라 센싱 노드(NSA)의 전압 레벨이 달라진다.In the sensing period T2, the word line WL1 goes low. When the word line WL1 becomes low, the voltage level of the sensing node NSA varies according to the state of the
메모리 셀(111)이 리셋 상태 또는 데이터 '1'을 저장하고 있으면, 센싱 노드(NSA)의 전압 레벨은 승압 전압(VSA)을 유지한다. 센싱 노드(NSA)가 승압 전압(VSA)을 유지하는 이유는 바이어스 회로(160)를 통해 읽기 전류가 공급되기 때문이다. 메모리 셀(111)이 셋 상태 또는 데이터 '0'을 저장하고 있으면, 센싱 노드(NSA)의 전압 레벨은 승압 전압(VSA)에서 1V로 하강한다. 여기에서, 센싱 노드(NSA)의 전압 레벨은 다이오드(D)의 문턱 전압(Threshold Voltage)으로 인하여 접지 레벨(GND)까지 떨어지지 않고, 1V로 하강한다. T2 구간에서는 센스 앰프(170)의 센싱 동작이 수행된다. 센스 앰프(170)의 센싱 동작은 도 6 및 도 7을 참조하여 상세히 설명된다.When the
디스차지 구간(T3)에서, 워드 라인(WL1)은 하이 레벨로 되고, 선택 신호(Ym)는 로우 레벨로 되고, 디스차지 신호(PDIS)는 하이 레벨로 된다. 선택 신호(Ym)가 로우 레벨로 되면, 비트 라인(BLm)과 데이터 라인(DL)은 전기적으로 차단(disconnect)된다. 디스차지 신호(PDIS)가 하이 레벨로 되면, 센싱 노드(NSA)는 접지 레벨로 된다.In the discharge period T3, the word line WL1 goes high, the select signal Ym goes low, and the discharge signal PDIS goes high. When the select signal Ym becomes low, the bit line BLm and the data line DL are electrically disconnected. When the discharge signal PDIS is at a high level, the sensing node NSA is at a ground level.
종래의 상 변화 메모리 장치에 의하면, 센싱 노드(NSA)의 센싱 마진은 (VCC-1V)에 불과하다. 전원 전압(VCC)이 1.5V 이하로 낮아지면, 센싱 마진은 0.5V 이하로 낮아지게 된다. 이것은 상 변화 메모리 장치의 읽기 동작 특성을 떨어뜨리는 주요 원인이 된다. 그러나 도 5에서 볼 수 있듯이 본 발명에 따른 상 변화 메모리 장치(100)에 의하면, 센싱 노드(NSA)의 센싱 마진은 (VSA-1V)이므로 충분한 센싱 마진을 확보할 수 있고, 안정적인 읽기 동작을 수행할 수 있다.According to the conventional phase change memory device, the sensing margin of the sensing node NSA is only (VCC-1V). When the supply voltage VCC is lowered below 1.5V, the sensing margin is lowered below 0.5V. This is a major cause of deterioration in the read operation characteristics of the phase change memory device. However, as shown in FIG. 5, according to the phase
또한, 본 발명에 따른 상 변화 메모리 장치(100)에 의하면, 전원 전압(VCC)과 승압 전압(VSA)을 사용하여 두 번의 프리차지 동작 수행하기 때문에, 프리차지 동작 시에 승압 회로(200)의 부담이 많이 줄어들게 된다.In addition, according to the phase
도 6은 도 4에 도시된 센스 앰프를 보여주는 회로도이다. 센스 앰프(170)는 센싱 노드(NSA)의 전압을 기준 전압(Vref)과 비교하고, 센싱 결과 값(SAO)을 출력한다. 센스 앰프(170)는 승압 전압(VSA)을 입력받으며, 제어 신호(nPSA, PMUX)에 응답하여 센싱 동작을 수행한다. 도 6을 참조하면, 센스 앰프(170)는 센싱부(310), 래치부(320), 그리고 더미 래치부(330)를 포함한다.FIG. 6 is a circuit diagram illustrating the sense amplifier shown in FIG. 4. The
센싱부(310)는 복수의 PMOS 트랜지스터(P1~P3) 및 복수의 NMOS 트랜지스터(N1~N5)를 포함한다. 센싱부(310)는 차동 증폭기(Differential Amplifier)(311)와 등화기(Equalizer)(312)를 포함한다. 차동 증폭기(311)는 승압 전압(VSA)을 입력받고, 센싱 노드(NSA)의 전압과 기준 전압(Vref) 사이의 차이를 감지 증폭한다. 등화기(312)는 제어 신호(nPSA)에 응답하여 차동 증폭기(311)의 출력 노드(Na, Nb)를 등화한다.The
차동 증폭기(311)는 제 1 내지 제 2 NMOS 트랜지스터(N1, N2) 및 제 1 내지 제 3 PMOS 트랜지스터(P1, P2, P3)로 구성된다. 제 1 NMOS 트랜지스터(N1)는 센싱 노드(NSA)의 전압에 응답하여 제 1 노드(Na)와 접지 사이에 전류 통로를 형성한다. 제 2 NMOS 트랜지스터(N2)는 기준 전압(Vref)에 응답하여 제 2 노드(Nb)와 접지 사이에 전류 통로를 형성한다. 제 1 PMOS 트랜지스터(P1)는 제 2 노드(Nb)의 전압에 응답하여 제 3 노드(Nc)와 제 1 노드(Na) 사이에 전류 통로를 형성한다. 제 2 PMOS 트랜지스터(P2)는 제 1 노드(Na)의 전압에 응답하여 제 3 노드(Nc)와 제 2 노드(Nb) 사이에 전류 통로를 형성한다. 제 3 PMOS 트랜지스터(P3)는 제어 신호(nPSA)에 응답하여 전원 단자와 제 3 노드(Nc) 사이에 전류 통로를 형성한다. 제 3 PMOS 트랜지스터(P3)는 전원 단자를 통해 승압 전압(VSA)을 입력받는다.The
등화기(312)는 제 3 내지 제 5 NMOS 트랜지스터(N3, N4, N5)로 구성된다. 제 3 NMOS 트랜지스터(N3)는 제 1 노드(Na)와 접지 사이에 연결되어 있다. 제 4 NMOS 트랜지스터(N4)는 제 2 노드(Nb)와 접지 사이에 연결되어 있다. 제 5 NMOS 트 랜지스터(N5)는 제 1 노드(Na)와 제 2 노드(Nb) 사이에 연결되어 있다. 제 3 내지 제 5 NMOS 트랜지스터(N3~N5)는 제어 신호(nPSA)에 응답하여 동시에 온(on) 또는 오프(off) 된다. The
래치부(320)는 센싱부(310)의 제 1 노드(Na)에 연결되며, 제어 신호(PMUX)에 응답하여 센싱 결과(SAO)를 출력한다. 래치부(320)는 반전 회로(321) 및 래치 회로(322)를 포함한다. 반전 회로(321)는 제 1 노드(Na)와 제 4 노드(Nd) 사이에 연결되며, 제어 신호(PMUX)에 응답하여 동작한다. 반전 회로(321)는 제 6 및 제 7 PMOS 트랜지스터(P6, P7), 제 6 및 제 7 NMOS 트랜지스터(N6, N7), 제 1 인버터(IN1)를 포함한다. 제어 신호(PMUX)가 하이 레벨일 때, 반전 회로(321)는 제 1 노드(Na)의 전압 레벨을 반전한다. 래치 회로(322)는 제 2 및 제 3 인버터(IN2, IN3)를 포함한다. The
더미 래치부(330)는 센싱부(310)의 제 2 노드(Nb)에 연결되어 있다. 더미 래치부(330)는 제 8 PMOS 트랜지스터(P8)와 제 8 NMOS 트랜지스터(N8)를 포함한다. 제 8 PMOS 트랜지스터(P8)의 소오스와 드레인은 서로 연결되며, 게이트는 제 2 노드(Nb)에 연결되어 있다. 제 8 PMOS 트랜지스터(P8)는 소오스 단자를 통해 전원 전압(VCC)을 입력받는다. 제 8 NMOS 트랜지스터(N8)의 소오스와 드레인은 서로 연결되며, 게이트는 제 2 노드(Nb)에 연결되어 있다. 제 8 NMOS 트랜지스터(N8)의 소오스 단자는 접지 단자에 연결되어 있다. 여기에서, 제 8 PMOS 트랜지스터(P8)의 드레인과 제 8 NMOS 트랜지스터(N8)의 드레인은 서로 차단(disconnect)되어 있음에 주목하여야 한다. 더미 래치부(330)는 제 1 노드(Na) 및 제 2 노드(Nb)에서 바라보 는 로딩을 동일하게 하기 위하여 설치된다.The
도 7은 도 6에 도시된 센스 앰프의 동작을 설명하기 위한 타이밍도이다. 도 7에서는 도 5의 센싱 구간(T2)에서의 센스 앰프(170)의 동작이 보다 상세하게 설명된다. 도 7(a)의 센싱 노드(NSA)의 전압 레벨은 도 5(g)의 센싱 노드(NSA)의 전압 레벨과 동일하다.FIG. 7 is a timing diagram for describing an operation of the sense amplifier illustrated in FIG. 6. In FIG. 7, the operation of the
제 2 프리차지 구간(T1(b))에서, 제 1 제어 신호(nPSA)는 승압 전압(VSA) 상태이고, 제 2 제어 신호(PMUX)는 로우 레벨 상태에 있다. 제 1 제어 신호(nPSA)가 승압 전압(VSA)이므로, 제 1 및 제 2 노드(Na, Nb)는 접지 레벨 상태에 있다.In the second precharge period T1 (b), the first control signal nPSA is in the boosted voltage VSA state and the second control signal PMUX is in the low level state. Since the first control signal nPSA is the boosted voltage VSA, the first and second nodes Na and Nb are in a ground level state.
제 1 센싱 구간(T2(a))에서, 센싱 노드(NSA)의 전압 레벨은 메모리 셀(111)의 상태에 따라 달라진다. 센싱 노드(NSA)는 메모리 셀(111)이 리셋 상태이면 승압 전압(VSA)을 유지하고, 메모리 셀(111)이 셋 상태이면 1V로 하강한다.In the first sensing period T2 (a), the voltage level of the sensing node NSA depends on the state of the
제 2 센싱 구간(T2(b))에서, 제 1 제어 신호(nPSA)가 접지 전압(GND)으로 된다. 도 6을 참조하면, 제 3 PMOS 트랜지스터(P3)는 턴 온 되고, 제 3 내지 제 5 NMOS 트랜지스터(N3~N5)는 턴 오프 된다. 이때 센싱부(310)는 센싱 노드(NSA)의 전압과 기준 전압(Vref)의 차이를 비교하여 센싱 동작을 수행한다. 센싱 노드(NSA)의 전압이 기준 전압(Vref)보다 높으면, 제 1 노드(Na)는 접지 전압으로 된다. 센싱 노드(NSA)의 전압이 기준 전압(Vref)보다 낮으면, 제 1 노드(Na)는 승압 전압(VSA)으로 된다. 즉, 메모리 셀(111)이 리셋 상태이면 제 1 노드(Na)는 접지 전압으로 되고, 셋 상태이면 제 1 노드(Na)는 승압 전압(VSA)으로 된다.In the second sensing period T2 (b), the first control signal nPSA becomes the ground voltage GND. Referring to FIG. 6, the third PMOS transistor P3 is turned on, and the third to fifth NMOS transistors N3 to N5 are turned off. In this case, the
제 3 센싱 구간(T2(c))에서, 제 2 제어 신호(PMUX)는 인에이블된다. 제 2 제어 신호(PMUX)가 하이 레벨로 되면, 래치부(320)는 제 1 노드(Na)의 전압 레벨을 반전하고, 그 결과(SAO)를 출력한다. 도 7을 참조하면 센스 앰프(170)의 출력 노드는 제 2 센싱 구간(T2(b))까지 이전 상태(previous state)에 있다. 제 3 센싱 구간(T2(c))에서, 센스 앰프(170)의 출력 노드는 제어 신호(PMUX)에 응답하여 전원 전압(VCC) 또는 접지 전압(GND)으로 된다. 즉, 제 1 노드(Na)가 승압 전압(VSA) 레벨이면, 출력 전압(SAO)은 접지 전압(GND)으로 된다. 제 1 노드(Na)가 접지 전압(GND) 레벨이면, 출력 전압(SAO)은 전원 전압(VCC)으로 된다. In the third sensing period T2 (c), the second control signal PMUX is enabled. When the second control signal PMUX is at the high level, the
디스차지 구간(T3)에서, 제 1 제어 신호(nPSA)는 승압 전압(VSA)으로 되고, 제 2 제어 신호(PMUX)는 접지 전압으로 된다. 도 6을 참조하면, 센싱부(310)의 제 3 PMOS 트랜지스터(P3)는 턴 오프 되고, 제 3 내지 제 5 NMOS 트랜지스터(N3~N5)는 턴 온 된다. 이때, 제 1 및 제 2 노드(Na, Nb)는 접지 전압(GND)으로 된다. 이때, 래치 회로(322)는 출력 노드의 전압 레벨을 래치한다.In the discharge period T3, the first control signal nPSA becomes the boosted voltage VSA and the second control signal PMUX becomes the ground voltage. Referring to FIG. 6, the third PMOS transistor P3 of the
도 8은 본 발명의 또 다른 실시예에 따른 상 변화 메모리 소자의 적용 예를 보인 휴대용 전자 시스템의 블록도이다. 버스 라인(L3)을 통하여 마이크로 프로세서(500)와 연결된 상 변화 메모리 장치(100)는 휴대용 전자시스템의 메인 메모리로서 기능한다. 배터리(400)는 전원 라인(L4)을 통해 마이크로 프로세서(500), 입출력 장치(600), 그리고 상 변화 메모리 장치(100)에 전원을 공급한다. 수신 데이터가 라인(L1)을 통하여 입출력 장치(600)에 제공되는 경우에 마이크로 프로세서(500)는 라인(L2)을 통해 수신 데이터를 입력받아 처리한 후, 버스 라인(L3)을 통해 상 변화 메모리 장치(100)에 수신 또는 처리된 데이터를 인가한다. 상 변화 메 모리 장치(100)는 버스 라인(L3)을 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 마이크로 프로세서(500)에 의해 읽혀지고 입출력 장치(600)를 통해 외부로 출력된다. 8 is a block diagram of a portable electronic system showing an application example of a phase change memory device according to still another embodiment of the present invention. The phase
배터리(400)의 전원이 전원 라인(L4)에 공급되지 않는 경우에도 상 변화 메모리 장치(100)의 메모리 셀에 저장된 데이터는 상 변화 물질의 특성에 기인하여 소멸하지 않는다. 이는 상 변화 메모리 장치(100)가 디램(DRAM)과는 달리 불 휘발성 메모리이기 때문이다. 이외에도 상 변화 메모리 장치(100)는 다른 메모리 장치에 비해 동작 속도가 빠르고, 전력 소비가 적다는 장점이 있다.Even when the power of the
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.On the other hand, in the detailed description of the present invention has been described with respect to specific embodiments, various modifications are of course possible without departing from the scope of the invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.
상술한 바와 같이 본 발명에 따른 상 변화 메모리 장치 및 그것의 읽기 방법에 의하면, 프리차지 동작 시에 승압 회로의 부담을 줄일 수 있고, 센싱 동작 시에 센스 앰프의 센싱 마진을 충분히 확보할 수 있기 때문에 안정적인 읽기 동작을 수행할 수 있다.As described above, according to the phase change memory device and the reading method thereof according to the present invention, the burden of the boost circuit can be reduced during the precharge operation, and the sensing margin of the sense amplifier can be sufficiently secured during the sensing operation. A stable read operation can be performed.
Claims (14)
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050115629A KR100745601B1 (en) | 2005-11-30 | 2005-11-30 | Phase change memory device and read method thereof |
JP2006316237A JP2007157317A (en) | 2005-11-30 | 2006-11-22 | Phase-change memory device and read method thereof |
CN2006101632004A CN1975927B (en) | 2005-11-30 | 2006-11-29 | Phase-changeable memory device and read method thereof |
US11/605,212 US7391644B2 (en) | 2005-11-30 | 2006-11-29 | Phase-changeable memory device and read method thereof |
DE102006058181A DE102006058181B4 (en) | 2005-11-30 | 2006-11-30 | Phase change memory device and method for reading data in a phase change memory device |
US12/124,523 US7668007B2 (en) | 2005-11-30 | 2008-05-21 | Memory system including a resistance variable memory device |
US12/691,769 US8243542B2 (en) | 2005-11-30 | 2010-01-22 | Resistance variable memory devices and read methods thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050115629A KR100745601B1 (en) | 2005-11-30 | 2005-11-30 | Phase change memory device and read method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070056667A KR20070056667A (en) | 2007-06-04 |
KR100745601B1 true KR100745601B1 (en) | 2007-08-02 |
Family
ID=38125902
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050115629A KR100745601B1 (en) | 2005-11-30 | 2005-11-30 | Phase change memory device and read method thereof |
Country Status (2)
Country | Link |
---|---|
KR (1) | KR100745601B1 (en) |
CN (1) | CN1975927B (en) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7830699B2 (en) | 2006-04-12 | 2010-11-09 | Samsung Electronics Co., Ltd. | Resistance variable memory device reducing word line voltage |
KR101384357B1 (en) | 2007-11-20 | 2014-04-15 | 삼성전자주식회사 | Phase change memory device and bitline discharge method thereof |
KR101481401B1 (en) | 2008-05-19 | 2015-01-14 | 삼성전자주식회사 | Nonvolatile meomory device |
KR20100013645A (en) | 2008-07-31 | 2010-02-10 | 삼성전자주식회사 | Variable resistor memory device and method of writing the same |
KR101537316B1 (en) | 2008-11-14 | 2015-07-16 | 삼성전자주식회사 | Phase-change Random Access Memory device |
KR101179463B1 (en) | 2010-08-30 | 2012-09-07 | 에스케이하이닉스 주식회사 | Flash memory device and operating method thereof |
CN101976578B (en) * | 2010-10-09 | 2013-10-02 | 中国科学院上海微系统与信息技术研究所 | Data readout circuit and readout method of phase-change storage unit |
KR20120126434A (en) * | 2011-05-11 | 2012-11-21 | 에스케이하이닉스 주식회사 | Nonvolatile memory device and sensing method the same |
CN102820056B (en) * | 2011-06-07 | 2015-05-20 | 中国科学院上海微系统与信息技术研究所 | Data readout circuit for phase change memorizer |
KR20130030616A (en) * | 2011-09-19 | 2013-03-27 | 에스케이하이닉스 주식회사 | Nonvolatile memory device |
CN103593160B (en) * | 2013-11-04 | 2017-10-13 | 上海新储集成电路有限公司 | A kind of random number generator based on phase-change memory cell |
KR102215359B1 (en) * | 2014-08-01 | 2021-02-15 | 삼성전자주식회사 | Nonvolatile memory device and method for sensing the same |
US9312018B1 (en) * | 2014-09-24 | 2016-04-12 | Intel Corporation | Sensing with boost |
KR102265464B1 (en) * | 2014-12-12 | 2021-06-16 | 삼성전자주식회사 | Semiconductor memory device having separate sensing type of sensing circuit and therefore sensing method |
CN106356090B (en) * | 2016-08-26 | 2019-02-01 | 中国科学院上海微系统与信息技术研究所 | Phase transition storage reading circuit and its method for reading data |
KR102491358B1 (en) * | 2016-11-22 | 2023-01-26 | 매그나칩 반도체 유한회사 | Sense Amplifier Driving Device |
CN109903801B (en) * | 2019-03-19 | 2021-04-02 | 中国科学院上海微系统与信息技术研究所 | Data reading circuit and method of phase change memory |
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KR20050029013A (en) * | 2003-09-19 | 2005-03-24 | 삼성전자주식회사 | Data read circuits for use in semiconductor memory and method therefore |
-
2005
- 2005-11-30 KR KR1020050115629A patent/KR100745601B1/en active IP Right Grant
-
2006
- 2006-11-29 CN CN2006101632004A patent/CN1975927B/en active Active
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Also Published As
Publication number | Publication date |
---|---|
KR20070056667A (en) | 2007-06-04 |
CN1975927A (en) | 2007-06-06 |
CN1975927B (en) | 2011-10-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130701 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20140630 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20150630 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20160630 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20170630 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20180629 Year of fee payment: 12 |