KR100739989B1 - Method of manufacturing a nand type flash memory device - Google Patents

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Abstract

A method for fabricating a NAND-type flash memory device is provided to form a control gate consisting of a second conductive layer, a silicide layer and a noble metal layer by forming a noble metal layer on a silicide layer. A gate pattern is formed on a semiconductor substrate(100), composed of a tunnel oxide layer(102), a floating gate(104a), a dielectric layer(106), a second conductive layer(108) and a hard mask layer. The floating gate can be made of a polysilicon layer. A gap between the gate patterns is filled with an interlayer dielectric(116). The hard mask layer is removed to expose the surface of the second conductive layer. A silicide layer(120) is formed on the exposed second conductive layer. A seed layer is formed on the silicide layer. The seed layer is grown to form a noble metal layer(126) on the silicide layer. The noble metal layer can be made of the same material as that of the seed layer.

Description

낸드형 플래쉬 메모리소자의 제조 방법{Method of manufacturing a NAND type flash memory device}Method of manufacturing a NAND flash memory device {Method of manufacturing a NAND type flash memory device}

도 1은 일반적인 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일부분에 대한 등가회로도이다.1 is an equivalent circuit diagram of a portion of a cell array region of a general NAND flash memory device.

도 2a 내지 도 2i는 본 발명에 따른 낸드형 플래쉬 메모리소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2A to 2I are cross-sectional views of devices for explaining a method of manufacturing a NAND flash memory device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

100 : 반도체 기판 102 : 터널 산화막100 semiconductor substrate 102 tunnel oxide film

104a : 플로팅 게이트 106 : 유전체막104a: floating gate 106: dielectric film

108 : 제2 도전막 110 : 제1 하드마스크막108: second conductive film 110: first hard mask film

112 : 제1 게이트 패턴 114 : 불순물 영역112: first gate pattern 114: impurity region

116 : 층간절연막 120 : 실리사이드막116: interlayer insulating film 120: silicide film

122 : 시드층 124 : 시드층 보호막122: seed layer 124: seed layer protective film

126 : 귀금속막 128 : 컨트롤 게이트126: precious metal film 128: control gate

130 : 제2 하드마스크막130: second hard mask film

132 : 제2 게이트 패턴 132: second gate pattern

본 발명은 플래쉬 메모리소자의 제조 방법에 관한 것으로, 특히 워드라인의 저항이 낮고 고집적 대용량 페이지를 갖는 낸드형 플래쉬 메모리소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a NAND flash memory device having a low word line resistance and a highly integrated large page.

플래쉬 메모리는 전원 공급이 끊겨도 저장된 정보를 잃지 않는 비휘발성 메모리의 일종으로, 크게 노어(NOR)형과 낸드(NAND)형으로 분류된다. Flash memory is a type of nonvolatile memory that does not lose its stored information even when its power supply is interrupted. It is classified into a NOR type and a NAND type.

노어형은 2셀 당 1개의 콘택이 필요하며 고집적화에 불리하지만 셀 전류가 커서 고속화에 유리하다는 장점을 가지며, 낸드형은 셀 전류가 적어 고속화에 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서, 낸드형 플래쉬 메모리는 차세대 메모리로 각광받고 있다. The NOR type requires one contact per two cells and is disadvantageous for high integration, but has the advantage of high speed due to the large cell current, and the NAND type is disadvantageous for high speed due to the low cell current, but many cells share one contact for high integration. It has the advantage of being advantageous. Therefore, NAND flash memories are in the spotlight as next generation memories.

일반적인 플래쉬 메모리 셀은 반도체 기판 상에 형성된 터널 산화막, 플로팅 게이트(floating gate)용 도전층, 유전체막, 컨트롤 게이트(control gate)용 도전층이 순차적으로 적층된 구조를 가지며, 플로팅 게이트용 도전층에 전자를 주입하거나 빼내는 FN 터널링(Tunneling)을 이용하여 프로그램(program) 및 소거(erase) 동작이 이루어진다.A typical flash memory cell has a structure in which a tunnel oxide film, a floating gate conductive layer, a dielectric film, and a control gate conductive layer are sequentially stacked on a semiconductor substrate. Program and erase operations are performed using FN tunneling that injects or extracts electrons.

도 1은 일반적인 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일부분에 대한 등가회로도이다.1 is an equivalent circuit diagram of a portion of a cell array region of a general NAND flash memory device.

도 1을 참조하면, 낸드형 플래쉬 메모리소자의 셀 어레이 영역은 복수개의 스트링들, 예컨대 제1 내지 제4 스트링들(S1, S2, S3, S4)을 포함한다. 여기서, 각 스트링은 직렬 연결된 소스 선택 트랜지스터(SST), 복수개의 메모리 셀 트랜지스터들(C1, ... , Cn) 및 드레인 선택 트랜지스터(DST)로 구성된다. 여기서, 각 메모리 셀 트랜지스터는 플로팅 게이트, 유전체막 및 컨트롤 게이트가 순차적으로 적층되어 형성된다. Referring to FIG. 1, a cell array region of a NAND flash memory device includes a plurality of strings, for example, first to fourth strings S1, S2, S3, and S4. Here, each string includes a source select transistor SST, a plurality of memory cell transistors C1,... Cn, and a drain select transistor DST connected in series. Here, each memory cell transistor is formed by sequentially stacking a floating gate, a dielectric film, and a control gate.

이러한 낸드형 플래쉬 메모리소자는 페이지 대 페이지(page by page) 데이터 입력방식으로서, 외부에서 페이지 버퍼(page buffer)로, 페이지 버퍼에서 페이지(P)로 정보를 입력시키는 경로(sequence)를 가지는데, 이때, 페이지(P) 크기는 워드라인(word line)에 연결되는 비트라인(bit line) 수를 칭한다. 따라서 워드라인에 많은 비트라인이 연결될수록 대용량의 집적 소자를 제조할 수가 있다.The NAND flash memory device is a page by page data input method, and has a sequence for inputting information from a page buffer to a page buffer and from a page buffer to a page P. In this case, the size of the page P refers to the number of bit lines connected to a word line. Therefore, as more bit lines are connected to a word line, a larger integrated device can be manufactured.

그러나 비트라인의 개수는 워드라인의 저항과 직접적으로 관계를 가지기 때문에 워드라인이 길어지면 높은 자체 저항으로 프로그램 실패(writing data fail)를 유발시킨다. 그러므로 대용량 낸드형 플래쉬의 다량의 칩(chip) 수 증가를 위해서 워드라인의 저항을 낮추는 것이 가장 중요하다. 현재까지 낮은 저항의 워드라인을 위해 금속 실리사이드막을 기존의 텅스텐실리사이드(WSix)에서 텡스텐(W)으로 변경했지만 이것으로는 저항 한계를 극복하기 어려운 문제점을 안고 있다.However, since the number of bit lines is directly related to the resistance of the word lines, the longer the word lines, the higher the self resistance causes writing data fail. Therefore, to increase the number of chips in large-capacity NAND flash, it is most important to lower the resistance of the word line. Until now, the metal silicide layer has been changed from tungsten silicide (WSix) to tungsten (W) for low resistance word lines, but this has a problem that it is difficult to overcome the resistance limit.

본 발명은 컨트롤 게이트용 도전막 상부에 ECD(Electro-Chemical Deposition) 방식에 의해 귀금속 시드층이 일정 두께로 성장되어 형성된 귀금속막을 포함하는 컨트롤 게이트를 형성하여 워드라인의 저항을 낮춤으로써 고집적 대용량 페이지를 갖고, 귀금속막 형성 공정을 단순화할 수 있는 플래쉬 메모리소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention forms a control gate including a noble metal layer formed by growing a predetermined thickness of a noble metal seed layer by an ECD (Electro-Chemical Deposition) method on an electrically conductive film for a control gate, thereby lowering the resistance of a word line to form a highly integrated large page. It is an object of the present invention to provide a method for manufacturing a flash memory device capable of simplifying the noble metal film forming process.

상기한 목적을 달성하기 위하여 본 발명에 따른 낸드형 플래쉬 메모리 소자의 제조 방법은, 반도체 기판 상부에 터널 산화막, 플로팅 게이트, 유전체막, 제2 도전막 및 하드마스크막으로 이루어진 게이트 패턴을 형성하는 단계, 게이트 패턴 사이를 층간절연막으로 매립하는 단계, 하드마스크막을 제거하여 제2 도전막의 표면을 노출시키는 단계, 노출된 제2 도전막 상부에 실리사이드막을 형성하는 단계, 실리사이드막 상부에 시드층을 형성하는 단계, 및 시드층을 성장시켜 실리사이드막 상부에 귀금속막을 형성하는 단계를 포함한다.In order to achieve the above object, a method of manufacturing a NAND flash memory device according to the present invention includes forming a gate pattern including a tunnel oxide film, a floating gate, a dielectric film, a second conductive film, and a hard mask film on a semiconductor substrate. Filling a gap between the gate patterns with an interlayer insulating layer, removing the hard mask layer to expose the surface of the second conductive layer, forming a silicide layer on the exposed second conductive layer, and forming a seed layer on the silicide layer. And growing a seed layer to form a noble metal layer on the silicide layer.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.

도 2a 내지 도 2i는 본 발명에 따른 낸드형 플래쉬 메모리소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2A to 2I are cross-sectional views of devices for explaining a method of manufacturing a NAND flash memory device according to the present invention.

도 2a를 참조하면, 셀 영역 및 주변회로 영역을 포함한 반도체 기판(100) 상에 화학기상증착법(Chemicla Vapor Deposition;CVD), 예컨데 저압화학기상증착법(LPCVD)을 수행하여 터널 산화막(102), 플로팅 게이트용 제1 도전막(104), 유전 체막(106), 컨트롤 게이트용 제2 도전막(108) 및 제1 하드마스크막(110)을 순차적으로 형성한다. Referring to FIG. 2A, a tunnel oxide film 102 is floated by performing chemical vapor deposition (CVD), for example, low pressure chemical vapor deposition (LPCVD), on a semiconductor substrate 100 including a cell region and a peripheral circuit region. The gate first conductive film 104, the dielectric body film 106, the control gate second conductive film 108, and the first hard mask film 110 are sequentially formed.

여기서, 터널 산화막(102)은 양질의 순수한 실리콘 산화막(SiO2)으로 형성하고, 제1 도전막(104)은 폴리실리콘(poly silicon)막으로 형성하고, 제2 도전막(108)은 폴리실리콘막 또는 텅스텐(W) 등의 금속막으로 형성한다. 유전체막(106)은 산화막-질화막-산화막(Oxide-Nitride-Oxide;이하'ONO'라 칭함)을 순차적으로 적층하여 형성하고, 제1 하드마스크막(110)는 질화막으로 형성한다.Here, the tunnel oxide film 102 is formed of high quality pure silicon oxide film (SiO 2 ), the first conductive film 104 is formed of a polysilicon film, and the second conductive film 108 is made of polysilicon. It is formed of a film or a metal film such as tungsten (W). The dielectric film 106 is formed by sequentially stacking an oxide film, a nitride film, and an oxide film (hereinafter, referred to as 'ONO'), and the first hard mask film 110 is formed of a nitride film.

도 2b를 참조하면, 감광막 패턴(미도시)을 이용하여 제1 하드마스크막(110), 제2 도전막(108), 유전체막(106), 제1 도전막(104) 및 터널 산화막(102)을 순차적으로 식각하여 제1 하드마스크막(110), 제2 도전막(108), 유전체막(106), 플로팅 게이트(104a) 및 터널 산화막(102)으로 구성되며 소정 간격 이격되는 제1 게이트 패턴(112)을 형성한다.Referring to FIG. 2B, the first hard mask film 110, the second conductive film 108, the dielectric film 106, the first conductive film 104, and the tunnel oxide film 102 are formed using a photoresist pattern (not shown). ) Is sequentially etched to form the first hard mask film 110, the second conductive film 108, the dielectric film 106, the floating gate 104a, and the tunnel oxide film 102, and are spaced apart from each other by a predetermined interval. Pattern 112 is formed.

도시되지 않았으나, 감광막 패턴은 제1 하드마스크막(110) 상부에 포토레지스트(Photo Resist;PR)를 스핀 코팅(spin caoting) 방법으로 도포하여 감광막을 형성하고, 노광(exposure) 및 현상(develop)을 통해 형성한다. 이때, 감광막 패턴은 양성 포토레지스트(positive PR) 또는 음성 포토레지스트(negative PR)로 형성될 수 있다.Although not shown, the photoresist pattern may be formed by applying photoresist (PR) on the first hard mask layer 110 by spin caoting to form a photoresist layer, and the exposure and development may be performed. Form through. In this case, the photoresist pattern may be formed of a positive photoresist or a negative photoresist.

그 다음, 불순물을 주입하여 셀 영역 및 주변회로 영역의 제1 게이트 패턴(112) 양측의 반도체 기판(100) 내에 불순물 영역(114)을 형성한 후 감광막 패턴 을 제거한다.Next, the impurity is implanted to form the impurity region 114 in the semiconductor substrate 100 on both sides of the first gate pattern 112 in the cell region and the peripheral circuit region, and then the photoresist pattern is removed.

도 2c를 참조하면, 제1 게이트 패턴(112)을 포함한 반도체 기판(100) 상부에 HDP(high density plasma) 또는 열 산화(thermal oxide)를 통해 HDP 산화막 또는 열 산화막을 적층한 후 제1 하드마스크막(110)이 노출되는 시점까지 전면 식각 또는 화학적기계적연마(Chemical Mechanical Polishing;이하'CMP'라 칭함)하여 층간절연막(116)을 형성한다.Referring to FIG. 2C, a first hard mask is formed after laminating an HDP oxide film or a thermal oxide film on the semiconductor substrate 100 including the first gate pattern 112 through high density plasma (HDP) or thermal oxide. The interlayer insulating layer 116 is formed by full etching or chemical mechanical polishing (hereinafter, referred to as “CMP”) until the layer 110 is exposed.

도 2d를 참조하면, 제1 하드마스크막(110)을 습식 식각 또는 에치 백(etch back)으로 제거하여 제2 도전막(108)의 표면을 노출시킨다.Referring to FIG. 2D, the surface of the second conductive layer 108 is exposed by removing the first hard mask layer 110 by wet etching or etch back.

도 2e를 참조하면, 노출된 제2 도전막(108) 상부를 포함한 층간절연막(116) 상부에 금속을 스퍼터링(sputtering), PECVD 또는 LPCVD 중 선택되는 어느 하나를 수행하여 금속막(미도시)을 증착한 후 열처리(thermal anneal) 하여 제2 도전막(108) 상부에 실리사이드막(120)을 형성한다. 이후 미반응된 금속막을 식각으로 제거한다. 여기서, 실리사이드막(120)은 폴리실리콘이 산화된 SiO2 또는 코발트(Co), 티타늄(Ti), 몰리브덴(Mo), 아연(Zn) 및 탄탈(Ta) 등으로 이루어진 군에서 선택되는 1종의 금속 실리사이드막으로 형성된다. Referring to FIG. 2E, a metal film (not shown) is formed by performing any one of sputtering, PECVD, and LPCVD of metal on the interlayer insulating film 116 including the exposed second conductive film 108. After the deposition, the silicide layer 120 is formed on the second conductive layer 108 by thermal annealing. The unreacted metal film is then removed by etching. Here, the silicide layer 120 is one selected from the group consisting of SiO 2 or cobalt (Co), titanium (Ti), molybdenum (Mo), zinc (Zn), tantalum (Ta), etc., in which polysilicon is oxidized. It is formed of a metal silicide film.

열처리는 RTP(rapid thermal process) 또는 FA(furnace anneal) 중 선택되는 어느 하나를 400℃ 내지 1000℃에서 수행하며, 상기 열처리시 산화를 억제하기 위해서 환원가스를 사용한다. The heat treatment is any one selected from rapid thermal process (RTP) or furnace anneal (FA) at 400 ℃ to 1000 ℃, using a reducing gas to inhibit oxidation during the heat treatment.

실리사이드막(120)은 제2 도전막(108)과의 오믹콘택(ohmic contact)을 위해 10 내지 1000Å으로 형성한다. The silicide film 120 is formed to have a thickness of 10 to 1000 kPa for ohmic contact with the second conductive film 108.

도 2f를 참조하면, 실리사이드막(120) 상부를 포함한 층간절연막(116) 상부에 귀금속(noble metal)을 스퍼터링, CVD 또는 원자층 증착(ALD;atomic layer deposition) 방법 중 선택되는 어느 하나로 100 내지 800℃에서 수행하여 시드층(122)을 형성한다.Referring to FIG. 2F, 100 to 800 may be selected by sputtering a noble metal on the interlayer insulating layer 116 including the silicide layer 120, CVD, or atomic layer deposition (ALD). The seed layer 122 is formed by performing the reaction at 占 폚.

시드층(122)은 백금(Pt), 이리듐(Ir) 또는 루테늄(Ru) 중 선택되는 1종으로 형성하며, 5 내지 1000Å의 두께로 형성한다.The seed layer 122 is formed of one selected from platinum (Pt), iridium (Ir), or ruthenium (Ru), and is formed to have a thickness of 5 to 1000 Å.

일례로, 시드층(122)이 백금(Pt)으로 증착될 경우에는 순수한 백금(pure Pt)을 사용한다.For example, when the seed layer 122 is deposited with platinum (Pt), pure platinum (pure Pt) is used.

도 2g를 참조하면, 시드층(122) 상부에 포토레지스트를 스핀 코팅으로 도포한 후 노광 및 현상하거나 산화물을 CVD 방법으로 증착 후 에치백하여 시드층 보호막(124)을 매립하여 형성한다.Referring to FIG. 2G, the seed layer protective layer 124 is buried by applying a photoresist on the seed layer 122 by spin coating and then exposing and developing the oxide, or by etching and depositing an oxide by CVD.

시드층 보호막(124)은 후속한 공정에서 귀금속막이 형성되는 영역에만 선택적으로 성장될 시드층(122)을 남기기 위하여 형성된다.The seed layer protective film 124 is formed to leave the seed layer 122 to be selectively grown only in the region where the noble metal film is formed in a subsequent process.

도 2h를 참조하면, 시드층(122)을 습식 식각으로 소정 부분 식각하여 상기 제1 게이트 패턴(112)을 제외한 영역의 시드층(122)을 제거한다. Referring to FIG. 2H, the seed layer 122 is partially etched by wet etching to remove the seed layer 122 in the region except for the first gate pattern 112.

이때, 습식 식각은 상온 내지 400℃의 황산(H2SO4)과 질산(HNO3)의 혼합물을 사용하여 수행한다. In this case, wet etching is performed using a mixture of sulfuric acid (H 2 SO 4 ) and nitric acid (HNO 3 ) at room temperature to 400 ℃.

도 2i를 참조하면, 시드층 보호막(124)을 제거한 후 시드층(122)에 ECD(electro-chemical deposition) 방식에 의해 시드층(122)을 일정 두께로 성장시켜 실리사이드막(120) 상부에 귀금속막(126)을 형성한다. Referring to FIG. 2I, after removing the seed layer protective layer 124, the seed layer 122 is grown to a predetermined thickness by electro-chemical deposition (ECD) on the seed layer 122 to form a noble metal on the silicide layer 120. A film 126 is formed.

귀금속막(126)은 시드층(122) 형성 물질과 동일한 물질인 백금(Pt), 이리듐(Ir) 또는 루테늄(Ru) 중 선택되는 1종으로 형성되며, 100 내지 1000Å의 두께로 형성한다.The noble metal layer 126 is formed of one selected from platinum (Pt), iridium (Ir), or ruthenium (Ru), which is the same material as the seed layer 122, and has a thickness of 100 to 1000 Å.

ECD 방식에 의한 증착 시 전류 밀도(current density)는 0.1 내지 10mA/㎠로 수행하며, 전력은 DC, 펄스(pulse) 또는 역 펄스(pulse reverse)를 이용한다.The current density during deposition by the ECD method is performed at 0.1 to 10 mA / cm 2, and power is used by DC, pulse, or pulse reverse.

ECD 방식에 의한 증착은 상온 내지 100℃에서 수행하며, 증착 도금조의 pH는 9 내지 14로 수행한다. Deposition by the ECD method is carried out at room temperature to 100 ℃, pH of the deposition plating bath is carried out to 9 to 14.

또한, 일례로 ECD 방식에 의한 백금(Pt) 증착시 사용되는 백금염은 K, Pt, OH의 혼합물을 사용한다. In addition, as an example, the platinum salt used in the deposition of platinum (Pt) by the ECD method uses a mixture of K, Pt, and OH.

시드층 보호막(124)의 제거는 습식 식각을 이용하며, 시드층 보호막(124)이 포토레지스트막일 경우에는 PR 스트립으로 제거하고, 산화막일 경우에는 옥사이드 습식 식각으로 제거한다.The seed layer protective layer 124 is removed by wet etching. When the seed layer protective layer 124 is a photoresist layer, the seed layer protective layer 124 is removed by a PR strip, and in the case of the oxide layer, the seed layer protective layer 124 is removed by oxide wet etching.

이로써, 제2 도전막(108), 실리사이드막(120) 및 귀금속막(126)으로 구성되는 컨트롤 게이트(128)가 완성되며, 이는 워드라인을 형성한다.As a result, the control gate 128 composed of the second conductive film 108, the silicide film 120, and the noble metal film 126 is completed, which forms a word line.

따라서, 셀 영역 및 주변회로 영역의 트랜지스터를 형성하는 컨트롤 게이트(128)는 제2 도전막(108)과 실리사이드막(120) 및 귀금속막(126)으로 구성된다. Therefore, the control gate 128 forming the transistors of the cell region and the peripheral circuit region is composed of the second conductive film 108, the silicide film 120, and the noble metal film 126.

이와 같이, 본 발명은 워드라인을 형성하는 컨트롤 게이트(128)에 귀금속막(126)을 형성하여 워드라인의 저항을 낮춤으로써 고집적 대용량 페이지를 갖는 낸드형 플래쉬 메모리소자를 형성할 수 있기 때문에 이를 통해 소자의 신뢰성을 향상시킬 수 있다.As described above, the present invention can form a NAND type flash memory device having a highly integrated large-capacity page by forming a precious metal film 126 in the control gate 128 forming the word line to lower the resistance of the word line. The reliability of the device can be improved.

또한, 상기 귀금속막(126) 형성 시 다마신 공정을 이용하여 시드층(122)을 증착하고, 시드층(122)을 이용한 ECD 방식에 의해 귀금속막 형성을 위한 전면 식각이나 CMP 공정이 삭제되므로 공정을 단순화하여 귀금속막을 형성하고, 두꺼운 두께의 금속막의 식각 공정상의 어려움을 개선할 수 있다.In addition, when the noble metal layer 126 is formed, the seed layer 122 is deposited using a damascene process, and the front surface etching or CMP process for forming the noble metal layer is deleted by an ECD method using the seed layer 122. By simplifying to form a noble metal film, it is possible to improve the difficulty in the etching process of a thick metal film.

도 2i를 참조하면, 상기 컨트롤 게이트(128)의 귀금속막(126) 상부에 제2 하드마스크막(130)을 형성한다. 여기서, 제2 하드마스크막(130)은 산화막 및 질화막의 단일막 또는 이들의 적층막으로 형성한다. Referring to FIG. 2I, a second hard mask layer 130 is formed on the noble metal layer 126 of the control gate 128. Here, the second hard mask film 130 is formed of a single film of an oxide film and a nitride film or a stacked film thereof.

상기 제2 하드마스크막(130)은 실리콘 산화막/질화막 또는 산화알루미늄막(Al2O3)/질화막으로 형성하며, 접착 특성을 향상시키기 위해 산화알루미늄막/질화막으로 형성하는 것이 바람직하다.The second hard mask film 130 may be formed of a silicon oxide film / nitride film or an aluminum oxide film (Al 2 O 3 ) / nitride film, and may be formed of an aluminum oxide film / nitride film to improve adhesion characteristics.

이로써, 터널 산화막(102), 플로팅 게이트(104a), 유전체막(106) 및 제2 도전막(108), 실리사이드막(120) 및 귀금속막(126)으로 이루어지는 컨트롤 게이트(128)을 포함하는 제2 게이트 패턴(132)이 완성된다.As a result, the control layer 128 includes the tunnel oxide film 102, the floating gate 104a, the dielectric film 106, and the second conductive film 108, the silicide film 120, and the noble metal film 126. The two gate pattern 132 is completed.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속 하는 것은 당연하다. Although the present invention has been described with respect to the preferred embodiment as described above, the present invention is not limited to this, and those skilled in the art to which the present invention pertains the claims and the detailed description of the invention and attached It is possible to carry out various modifications within the scope of the drawings and this also belongs to the scope of the present invention.

본 발명은 실리사이드막 상부에 귀금속막을 형성하여 제2 도전막, 실리사이드막 및 귀금속막으로 이루어진 컨트롤 게이트를 형성함으로써 워드라인의 저항을 낮추어 고집적 대용량 페이지를 갖는 낸드형 플래쉬 메모리 소자를 제공할 수 있는 효과가 있다.The present invention provides an NAND type flash memory device having a high density large-capacity page by lowering the resistance of a word line by forming a control gate including a second conductive layer, a silicide layer, and a noble metal layer by forming a noble metal layer on the silicide layer. There is.

또한, 본 발명은 귀금속 시드층을 형성한 후 ECD 방식에 의해 귀금속막을 형성함으로써 귀금속막 형성을 위한 전면 식각이나 CMP 공정을 삭제하여 귀금속막 형성 공정을 단순화하여 낸드형 플래쉬 메모리소자의 제조 공정을 단순화할 수 있는 효과가 있다.In addition, the present invention simplifies the manufacturing process of the NAND type flash memory device by simplifying the noble metal film formation process by eliminating the entire surface etching or CMP process for forming the noble metal film by forming the noble metal film by ECD method after forming the noble metal seed layer. It can work.

Claims (18)

반도체 기판 상부에 터널 산화막, 플로팅 게이트, 유전체막, 제2 도전막 및 하드마스크막으로 이루어진 게이트 패턴을 형성하는 단계;Forming a gate pattern including a tunnel oxide film, a floating gate, a dielectric film, a second conductive film, and a hard mask film over the semiconductor substrate; 상기 게이트 패턴 사이를 층간절연막으로 매립하는 단계;Filling the interlayer insulating layer between the gate patterns; 상기 하드마스크막을 제거하여 상기 제2 도전막의 표면을 노출시키는 단계;Removing the hard mask layer to expose a surface of the second conductive layer; 노출된 상기 제2 도전막 상부에 실리사이드막을 형성하는 단계;Forming a silicide layer on the exposed second conductive layer; 상기 실리사이드막 상부에 시드층을 형성하는 단계; 및Forming a seed layer on the silicide layer; And 상기 시드층을 성장시켜 상기 실리사이드막 상부에 귀금속막을 형성하는 단계를 포함하는 낸드형 플래쉬 메모리소자의 제조 방법.Forming a noble metal layer on the silicide layer by growing the seed layer. 제 1 항에 있어서,The method of claim 1, 상기 플로팅 게이트는 폴리실리콘막으로 형성하는 낸드형 플래쉬 메모리소자의 제조 방법.And the floating gate is formed of a polysilicon film. 제 1 항에 있어서,The method of claim 1, 상기 시드층은 백금(Pt), 이리듐(Ir) 또는 루테늄(Ru) 중 선택되는 1종으로 형성하는 낸드형 플래쉬 메모리소자의 제조 방법.And the seed layer is formed of one selected from platinum (Pt), iridium (Ir) or ruthenium (Ru). 제 1 항에 있어서,The method of claim 1, 상기 시드층은 5 내지 1000Å의 두께로 형성하는 낸드형 플래쉬 메모리소자의 제조 방법.The seed layer is a manufacturing method of the NAND flash memory device to form a thickness of 5 to 1000Å. 제 1 항에 있어서,The method of claim 1, 상기 시드층은 귀금속을 스퍼터링, 화학기상증착 또는 원자층 증착(ALD;atomic layer deposition) 방법 중 선택되는 어느 하나를 100 내지 800℃에서 수행하여 형성하는 낸드형 플래쉬 메모리소자의 제조 방법.The seed layer is a method of manufacturing a NAND flash memory device formed by performing any one selected from the sputtering, chemical vapor deposition or atomic layer deposition (ALD) method of the noble metal at 100 to 800 ℃. 제 1 항에 있어서,The method of claim 1, 상기 귀금속막은 상기 시드층 형성 물질과 동일한 물질로 형성하는 낸드형 플래쉬 메모리소자의 제조 방법.And the noble metal layer is formed of the same material as the seed layer forming material. 제 1 항에 있어서,The method of claim 1, 상기 귀금속막은 100 내지 1000Å의 두께로 형성하는 낸드형 플래쉬 메모리소자의 제조 방법. And the noble metal film is formed to a thickness of 100 to 1000 microns. 제 1 항에 있어서,The method of claim 1, 상기 귀금속막은 시드층에 ECD(electro-chemical deposition) 방식을 수행하여 형성하는 낸드형 플래쉬 메모리소자의 제조 방법.The noble metal film is formed by performing an electro-chemical deposition (ECD) method on the seed layer. 제 8 항에 있어서,The method of claim 8, 상기 ECD는 0.1 내지 10mA/㎠의 전류 밀도로 실시하는 낸드형 플래쉬 메모리소자의 제조 방법.The ECD is a manufacturing method of the NAND flash memory device performed at a current density of 0.1 to 10mA / cm2. 제 8 항에 있어서,The method of claim 8, 상기 ECD는 DC, 펄스(pulse) 또는 역 펄스(pulse reverse) 전력을 이용하여 실시하는 낸드형 플래쉬 메모리소자의 제조 방법.And the ECD is performed using DC, pulse, or reverse pulse power. 제 8 항에 있어서,The method of claim 8, 상기 ECD는 상온 내지 100℃의 증착 온도에서 실시하는 낸드형 플래쉬 메모리소자의 제조 방법.The ECD is a method of manufacturing a NAND flash memory device carried out at a deposition temperature of room temperature to 100 ℃. 제 8 항에 있어서,The method of claim 8, 상기 ECD는 증착 도금조의 pH를 9 내지 14로 실시하는 낸드형 플래쉬 메모리소자의 제조 방법.The ECD is a manufacturing method of the NAND flash memory device for performing the pH of the deposition plating bath to 9 to 14. 제 1 항에 있어서,The method of claim 1, 상기 제2 도전막, 실리사이드막 및 귀금속막은 컨트롤 게이트를 형성하는 낸드형 플래쉬 메모리소자의 제조 방법.And the second conductive film, the silicide film, and the noble metal film form a control gate. 제 1 항에 있어서,The method of claim 1, 상기 제2 도전막은 폴리실리콘막 또는 금속막으로 형성하는 낸드형 플래쉬 메모리소자의 제조 방법.And said second conductive film is formed of a polysilicon film or a metal film. 제 1 항에 있어서,The method of claim 1, 상기 실리사이드막은 폴리실리콘이 산화된 실리콘 산화막(SiO2) 또는 코발트(Co), 티타늄(Ti), 몰리브덴(Mo), 아연(Zn) 및 탄탈(Ta) 등으로 이루어진 군에서 선택되는 1종의 금속 실리사이드막으로 형성하는 낸드형 플래쉬 메모리소자의 제조 방법.The silicide film is one of metals selected from the group consisting of silicon oxide (SiO 2) or cobalt (Co), titanium (Ti), molybdenum (Mo), zinc (Zn), tantalum (Ta), etc., in which polysilicon is oxidized. A method of manufacturing a NAND flash memory device formed of a silicide film. 제 1 항에 있어서, The method of claim 1, 상기 게이트 패턴 사이를 층간절연막으로 매립하는 단계와 상기 하드마스크막을 제거하여 상기 제2 도전막의 표면을 노출시키는 단계 사이에 상기 층간절연막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조 방법.And planarizing the interlayer insulating layer between filling the gate pattern with the interlayer insulating layer and removing the hard mask layer to expose the surface of the second conductive layer. Manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 실리사이드막 상부에 시드층을 형성하는 단계와 상기 시드층을 성장시켜 상기 실리사이드막 상부에 귀금속막을 형성하는 단계 사이에 상기 게이트 패턴 영역의 시드층 내부에 시드층 보호막을 형성하는 단계, 상기 게이트 패턴 영역 이외의 시드층을 시드층 보호막이 노출되는 지점까지 식각하는 단계, 상기 시드층 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조 방법. Forming a seed layer passivation layer within the seed layer of the gate pattern region between forming a seed layer on the silicide layer and growing the seed layer to form a noble metal layer on the silicide layer; And etching the seed layer other than the region to a point where the seed layer protective layer is exposed, and removing the seed layer protective layer. 제 1 항에 있어서,The method of claim 1, 상기 시드층 보호막은 포토레지스트막 또는 산화막으로 형성하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 제조 방법. And said seed layer protective film is formed of a photoresist film or an oxide film.
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