KR100737943B1 - Apparatus for controlling response signal of network-on-chip and method using the same - Google Patents

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KR100737943B1
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임상우
김의석
이범학
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삼성전자주식회사
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Abstract

An apparatus and a method for controlling an NoC(Network-on-Chip) response signal are provided to reduce a standby time to a NoC response signal and minimize an implementation cost by using a response signal wire directly connecting an NIS(Network Interface Slave) and an NIM(Network Interface Master). When a pre-set response signal is inputted from a slave IP(Intellectual Property), an NIS(130) outputs an activation signal for the response signal through a response signal wire. When the activation signal is inputted through the response signal wire directly connected with the NIS(130), an NIM(110) generates transaction with respect to the response signal and outputs it to a master IP. The response signal wire is a 1-bit wire, and the transaction is an AXI(Advanced Extensible Interface) transaction.

Description

네트워크-온-칩 응답 신호 제어 장치 및 그 방법{APPARATUS FOR CONTROLLING RESPONSE SIGNAL OF NETWORK-ON-CHIP AND METHOD USING THE SAME}Network-on-chip response signal control device and its method {APPARATUS FOR CONTROLLING RESPONSE SIGNAL OF NETWORK-ON-CHIP AND METHOD USING THE SAME}

도 1은 본 발명에 따른 NoC 응답 신호 제어에 대한 일 실시예 구성 블록도이다.1 is a block diagram of an embodiment of the NoC response signal control according to the present invention.

도 2는 도 1에 도시한 NIS에 대한 상세 구성 블록도이다.FIG. 2 is a detailed block diagram of the NIS shown in FIG. 1.

도 3은 도 1에 도시한 NIM에 대한 상세 구성 블록도이다.3 is a detailed block diagram of the NIM shown in FIG.

도 4는 본 발명이 NoC 라우터의 로컬 영역에 적용된 경우에 대한 일 예시도이다.4 is an exemplary diagram illustrating a case where the present invention is applied to a local area of a NoC router.

도 5는 기존의 라우터를 통한 응답 대기시간과 본 발명에 따른 응답 대기시간을 비교한 일 예의 파형도이다.5 is a waveform diagram of an example in which a response wait time through a conventional router is compared with a response wait time according to the present invention.

도 6은 본 발명에 따른 NoC 응답 신호 제어 방법에 대한 일 실시예 동작 흐름도이다.6 is a flowchart illustrating an embodiment of a method for controlling a NoC response signal according to the present invention.

도 7은 도 6에 도시한 S610 단계에 대한 일 실시예 상세 동작 흐름도이다.7 is a flowchart illustrating a detailed operation of an embodiment of step S610 illustrated in FIG. 6.

도 8은 도 6에 도시한 S620 단계에 대한 일 실시예 상세 동작 흐름도이다.8 is a flowchart illustrating a detailed operation of an embodiment of step S620 illustrated in FIG. 6.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

110,310: NI 마스터110,310: NI Master

111,340: 디코더111,340: Decoder

120: NoC 라우터120: NoC router

130,220: NI 슬레이브130,220: NI slave

131, 260: 패킷 빌더131, 260: Packet Builder

140,270,370: 응답 신호 와이어140,270,370: response signal wire

본 발명은 NoC(Network-on-Chip) 응답신호 제어에 관한 것으로, 더욱 상세하게는 응답 신호에 의해 발생되는 NoC 대기시간(Latency)을 줄이기 위한 NoC 응답신호 제어 장치 및 그 방법에 관한 것이다.The present invention relates to network-on-chip response signal control, and more particularly, to an apparatus and method for controlling a NoC response signal for reducing a NoC latency caused by a response signal.

컴퓨터, 통신, 방송 등이 점차 통합되는 컨버전스(Convergence)화에 따라, 기존 ASIC(Application Specific IC: 주문형 반도체)과 ASSP(Application-Specific Standard Product: 특정용도 표준제품)의 수요가 SoC(System-on-Chip)로 전환되어 가고 있는 추세이다. 또한, IT(Information Technology)기기의 경박 단소화 및 고기능화 추세도 SoC 산업을 촉진시키는 요인이 되고 있다.As convergence becomes increasingly integrated with computers, communications, and broadcasting, the demand for existing Application Specific ICs (ASICs) and Application-Specific Standard Products (ASSPs) is increasing. -Chip is moving towards. In addition, the trend toward lighter and shorter and more functionalized IT (Information Technology) devices is also accelerating the SoC industry.

SoC는 기존의 여러가지 기능을 가진 복잡한 시스템을 하나의 칩으로 구현한 기술 집약적 반도체 기술이다. SoC의 현실화를 위해 많은 기술들이 연구되고 있으며, 특히 칩 내에 내재되어 있는 여러 지능소자(intellectual property: IP)들을 연결하는 방안이 매우 중요한 사항으로 대두되고 있다.SoC is a technology-intensive semiconductor technology that implements a complex system with various functions in one chip. Many technologies have been studied for the realization of SoC, and in particular, the method of connecting various intellectual property (IP) inherent in the chip has emerged as an important issue.

IP들을 연결하기 위한 기술로는 버스를 기반으로 한 연결 방식이 주를 이루 고 있는 실정이다. 그러나, 칩의 집적도가 높아지고 IP간의 정보 흐름의 양이 급격히 증가함에 따라, 버스구조를 이용한 SoC는 그 구조적 한계에 도달하였다.As a technology for connecting IPs, a bus-based connection method is mainly used. However, as chip density increases and the amount of information flow between IPs increases rapidly, SoCs using a bus structure have reached their structural limits.

이와 같이 버스구조를 이용한 SoC의 구조적 한계를 해소하기 위한 방안으로, 일반적인 네트워크 기술을 칩 내에 응용하여 IP들을 연결하는 방식인 NoC(Network-on-Chip) 기술이 새롭게 제시되었다.As a way to solve the structural limitations of SoC using a bus structure, NoC (Network-on-Chip) technology, a method of connecting IPs by applying general network technology in a chip, has been newly proposed.

NoC는 기존 버스 구조의 구조적 한계를 극복하고자 만들어진 네트워크 형태의(network style) OCI(On-Chip Interconnect)로서, NoC를 통해 고속/고성능/저전력의 SoC를 구현할 수 있다.NoC is a network-style On-Chip Interconnect (OCI) designed to overcome the structural limitations of existing bus structures. NoC enables high-speed / high-performance / low-power SoCs.

하지만, NoC는 IP들간 패킷을 전달하기 위해 많은 대기시간(Latency)을 필요로 한다. 즉, 마스터 IP로부터 발생된 신호(읽기/쓰기 어드레스 신호, 쓰기데이터 신호)를 마스터 NI(Network Interface)에서 패킷화하여 슬레이브 IP로 전송하거나, 마찬가지로 슬레이브 IP로부터 발생한 신호(읽기데이터 신호, 응답 신호)들을 슬레이브 NI에서 패킷화하여 전송하는 과정에 많은 대기시간을 필요로 하게 된다.However, NoC requires a lot of latency to deliver packets between IPs. That is, signals generated from the master IP (read / write address signal, write data signal) are packetized by the master NI (Network Interface) and transmitted to the slave IP, or similarly signals generated from the slave IP (read data signal and response signal). It takes a lot of waiting time to packetize and transmit them to slave NI.

즉, 마스터 IP로부터 발생된 패킷을 슬레이브 IP로 전송하고, 슬레이브 IP로부터 상기 패킷에 대한 응답 신호를 전송하는 과정에 많은 대기시간을 필요로 한다. In other words, a lot of waiting time is required in the process of transmitting a packet generated from the master IP to the slave IP, and transmitting a response signal for the packet from the slave IP.

종래 패킷 대기시간을 줄이기 위한 방법으로 라우터끼리 직접 연결하는 경로를 만들어 줌으로써, 패킷 대기시간을 줄일 수 있었다.In the conventional method for reducing the packet waiting time, the packet waiting time could be reduced by making a direct connection path between routers.

하지만, 이런 종래 방법은 많은 라우터끼리 직접 연결하기 때문에 와이어 복잡도(Wire Complexity)가 증가하고, 게이트 카운트(Gate Count)가 증가하는 단점이 있다.However, this conventional method has a disadvantage in that wire complexity increases and gate count increases because many routers connect directly to each other.

또한, 기존의 AXI Interconnect와 NoC 각각의 응답 시간을 비교할 때 NoC의 응답 시간이 AXI Interconnect의 응답 시간에 비해 많이 걸리는 단점이 있다. 예를 들어, 마스터와 슬레이브 IP가 각각 1개씩 연결되어 있는 1:1 구조에서의 AXI Interconnect의 응답시간에 1 클럭을 필요한 반면, NoC의 응답시간에 9 클럭 정도를 필요로 한다.In addition, when comparing the response time of the conventional AXI interconnect and the NoC, the response time of the NoC is much longer than that of the AXI interconnect. For example, one clock is required for the response time of the AXI Interconnect in a 1: 1 structure in which one master and one slave IP are connected, while about 9 clocks are required for the response time of the NoC.

본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 마스터 IP로부터 발생된 쓰기 트랜잭션(transaction)에 대한 응답 신호의 대기시간을 줄일 수 있는 NoC 응답 신호 제어 장치 및 그 방법을 제공하는 것을 목적으로 한다.The present invention has been made to solve the problems of the prior art as described above, and provides an apparatus and method for controlling a NoC response signal that can reduce the latency of the response signal for a write transaction generated from the master IP It aims to do it.

또한, 본 발명은 NoC의 응답 신호에 대한 대기시간을 줄이면서 구현 비용을 최소화하는 것을 목적으로 한다.In addition, the present invention aims to minimize the implementation cost while reducing the latency for the response signal of the NoC.

또한, 본 발명은 낮은 와이어 복잡도로 패킷 대기시간을 감소시키는 것을 목적으로 한다.It is also an object of the present invention to reduce packet latency with low wire complexity.

상기의 목적을 달성하고 종래기술의 문제점을 해결하기 위하여, 본 발명의 NoC 응답신호 제어 장치는 슬레이브(slave) IP(Intellectual Property)로부터 응답 신호가 입력된 경우 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 NI 슬레이브 및 상기 NI 슬레이브와 직접 연결된 상기 응답 신호 와이 어를 통해 상기 활성화 신호가 입력된 경우 상기 응답 신호에 대한 트랜잭션(transaction)을 생성하여 마스터(master) IP로 출력하는 NI(Network Interface) 마스터를 포함하는 것을 특징으로 한다.In order to achieve the above object and to solve the problems of the prior art, the NoC response signal control apparatus of the present invention, when a response signal is input from a slave IP (slave) Intellectual Property (IP) for the response signal through a response signal wire When the activation signal is input through the NI slave for outputting an activation signal and the response signal wire directly connected to the NI slave, the NI generates a transaction for the response signal and outputs it to a master IP. Network Interface) is characterized in that it comprises a master.

본 발명의 일 실시예에 따른 NoC 응답 신호 제어 방법은 NI(Network Interface) 슬레이브(slave)에서 슬레이브 IP(Intellectual Property)로부터 응답 신호가 입력된 경우 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 단계 및 NI 마스터(master)에서 상기 NI 슬레이브와 직접 연결된 상기 응답 신호 와이어를 통해 상기 활성화 신호가 입력된 경우 상기 응답 신호에 대한 트랜잭션(transaction)을 생성하여 마스터 IP로 출력하는 단계를 포함하는 것을 특징으로 한다.The method for controlling a NoC response signal according to an embodiment of the present invention provides an activation signal for the response signal through a response signal wire when a response signal is input from a slave IP (IP) in a NI (Network Interface) slave. And outputting a transaction to the master IP when the activation signal is input through the response signal wire directly connected to the NI slave in an NI master. It is characterized by.

이때, 상기 응답 신호 와이어는 1비트 와이어일 수 있다.In this case, the response signal wire may be a 1-bit wire.

이때, 상기 트랜잭션은 AXI(Advanced Extensible Interface) 트랜잭션일 수 있다.In this case, the transaction may be an Advanced Extensible Interface (AXI) transaction.

이때, 상기 NI 마스터에서 상기 NI 슬레이브와 직접 연결된 상기 응답 신호 와이어를 통해 상기 활성화 신호가 입력된 경우 상기 응답 신호에 대한 트랜잭션을 생성하여 마스터 IP로 출력하는 단계는 상기 마스터 IP로부터 입력된 aWID 신호를 추가적으로 이용하여 상기 응답 신호에 대한 트랜잭션을 생성하고, 상기 생성된 응답 신호에 대한 트랜잭션을 상기 마스터 IP로 출력할 수 있다.In this case, when the activation signal is input through the response signal wire directly connected to the NI slave in the NI master, generating a transaction for the response signal and outputting the transaction to the master IP may include aWID signal input from the master IP. In addition, a transaction for the response signal may be generated and the transaction for the generated response signal may be output to the master IP.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에서 사용되는 트랜잭션은 AXI(Advanced Extensible Interface), AHB(AMBA High-Performance Bus) 및 OCP(Open Core Protocol) 트랜잭션을 모두 포함할 수 있지만, 본 발명의 상세한 설명에서는 AXI 트랜잭션에 한정하여 설명한다.Transactions used in the present invention may include both Advanced Extensible Interface (AXI), AMBA High-Performance Bus (AHB), and Open Core Protocol (OCP) transactions, but the detailed description of the present invention will be limited to AXI transactions. .

일반적으로 NI(Network Interface) 마스터에서 마스터 IP로 출력하는 응답 AXI 트랜잭션은 4[bit]의 bID 신호, 2[bit]의 BResp 신호 및 1[bit]의 BValid 신호를 포함한다.In general, the response AXI transaction output from the NI (Network Interface) master to the master IP includes a 4 [bit] bID signal, a 2 [bit] BResp signal, and a 1 [bit] BValid signal.

도 1은 본 발명에 따른 NoC 응답 신호 제어 장치에 대한 일 실시예 구성 블록도이다.1 is a block diagram of an embodiment of a NoC response signal control apparatus according to the present invention.

도 1을 참조하면, 본 발명에 따른 NoC 응답 신호 제어 장치는 NI 마스터(이하, "NIM"이라 칭함)(110), NoC 라우터(120) 및 NI 슬레이브(이하, "NIS"이라 칭함)(130)를 포함한다.Referring to FIG. 1, an apparatus for controlling a NoC response signal according to the present invention includes an NI master (hereinafter referred to as "NIM") 110, a NoC router 120, and an NI slave (hereinafter referred to as "NIS") 130. ).

NIM(110)은 마스터 IP로부터 발생된 읽기 어드레스, 쓰기 어드레스 또는 쓰기 데이터 AXI 트랜잭션을 입력받아 NoC 패킷으로 변환하여 NoC 라우터(120)로 출력하고, NIS(130)와 직접 연결된 응답 신호 와이어(140)로부터 응답 신호에 대한 활성화 신호가 입력된 경우 응답 트랜잭션(B)을 마스터 IP로 출력한다.The NIM 110 receives a read address, a write address, or a write data AXI transaction generated from the master IP, converts it into a NoC packet, outputs it to the NoC router 120, and directly sends a response signal wire 140 connected to the NIS 130. When the activation signal for the response signal is input from the output of the response transaction (B) to the master IP.

이때, 응답 신호 와이어(140)는 1[bit]의 와이어일 수 있고, NIM(110)은 1[bit]의 응답 신호 와이어를 통해 응답 신호에 대한 활성화 신호를 입력받는다.At this time, the response signal wire 140 may be a wire of 1 [bit], and the NIM 110 receives an activation signal for the response signal through the response signal wire of 1 [bit].

이때, 응답 신호 와이어(140)는 NIM(110)에 구비된 디코더(decoder)(111)에 직접 연결되고, 디코더로 응답 신호에 대한 활성화 신호가 입력되면 디코더에서 NIM으로 입력된 AXI 트랜잭션에 포함된 aWID 신호를 추가적으로 이용하여 응답 트 랜잭션을 생성하여 마스터 IP로 출력한다. 즉, 디코더(111)에서 4[bit]의 bID 정보를 NIM에 저장된 aWID 신호로 하여 응답 AXI 트랜잭션을 생성하다.In this case, the response signal wire 140 is directly connected to the decoder 111 provided in the NIM 110, and when an activation signal for the response signal is input to the decoder, the response signal wire 140 is included in the AXI transaction input to the NIM from the decoder. The response transaction is additionally generated using the aWID signal and output to the master IP. That is, the decoder 111 generates a response AXI transaction using bID information of 4 [bit] as an aWID signal stored in the NIM.

NoC 라우터(120)는 NIM(110)으로부터 입력된 NoC 패킷을 NIS(130)로 출력하고, NIS(130)로부터 입력된 NoC 패킷을 NIM(110)으로 출력한다.The NoC router 120 outputs the NoC packet input from the NIM 110 to the NIS 130, and outputs the NoC packet input from the NIS 130 to the NIM 110.

NIS(130)는 NoC 라우터(120)로부터 입력된 읽기 또는 쓰기에 대한 패킷을 입력받아 읽기 또는 쓰기 AXI 트랜잭션으로 변환한 후 슬레이브 IP로 출력하고, 슬레이브 IP로부터 상기 마스터 IP로부터 발생된 AXI 트랜잭션에 대한 "OKAY"의 응답 신호가 입력된 경우 1 [bit]의 응답 신호 와이어(140)를 통해 응답 신호에 대한 활성화 신호를 NIM(110)으로 출력한다. 물론, 슬레이브 IP로부터 "OKAY"의 응답 신호가 입력되지 않는 경우에는 기존의 처리 과정을 수행하며, 기존의 처리 과정은 이 기술 분야에 종사하는 당업자라면 알 수 있는 기술 사항이므로 설명은 생략한다.The NIS 130 receives a packet for a read or write input from the NoC router 120, converts the packet to a read or write AXI transaction, and outputs the packet to a slave IP, and outputs a slave IP for the AXI transaction generated from the master IP. When a response signal of "OKAY" is input, the activation signal for the response signal is output to the NIM 110 through the response signal wire 140 of 1 [bit]. Of course, when the response signal of "OKAY" is not input from the slave IP is performed the existing process, the existing process is a technical matter that can be known to those skilled in the art will be omitted.

이때, NIM에 구비된 디코더와 직접 연결된 응답 신호 와이어는 NIM에 구비된 패킷 빌더(packet builder)(131)에 직접 연결되고, NIS(130)로 "OKAY"의 응답 신호가 입력되면 패킷 빌더(131)에서 응답 신호에 대한 패킷을 생성하지 않고, 응답 신호에 대한 활성화 신호를 생성하여 응답 신호 와이어(140)를 통해 NIM의 디코더(111)로 출력한다.In this case, the response signal wire directly connected to the decoder provided in the NIM is directly connected to the packet builder 131 provided in the NIM, and when the response signal of "OKAY" is input to the NIS 130, the packet builder 131 Rather than generating a packet for the response signal, the signal generates an activation signal for the response signal and outputs the activation signal for the response signal to the decoder 111 of the NIM through the response signal wire 140.

이와 같은 구성을 갖는 본 발명에 대한 동작을 동작을 도 2와 도 3을 참조하여 설명한다. 여기서, 본 발명에 대한 동작은 마스터 IP로부터 발생된 AXI 트랜잭션이 NIM과 라우터를 통하고, NIS를 거쳐 다시 NIM까지 전달되는 과정 예를 들어, 읽기 어드레스, 쓰기 어드레스 AXI 트랜잭션 또는 읽기데이터, 쓰기데이터 AXI 트랜잭션에 대한 패킷이 NoC 라우터를 통해 NIM까지 전달되는 과정은 기존 패킷 처리 과정을 통해 수행되기 때문에 마스터 IP로부터 발생된 쓰기 AXI 트랜잭션에 대한 응답 AXI 트랜잭션을 생성하는 과정에 대해서만 설명한다.An operation of the present invention having such a configuration will be described with reference to FIGS. 2 and 3. Here, the operation of the present invention is a process in which the AXI transaction generated from the master IP is passed through the NIM and the router, and then through the NIS to the NIM. For example, a read address, a write address AXI transaction or read data, a write data AXI. Since the process of passing a packet for a transaction to the NIM through the NoC router is performed through the existing packet processing process, only the process of generating an AXI transaction in response to a write AXI transaction generated from the master IP is described.

도 2는 본 발명에 따른 NIS에 대한 상세 구성 블록도이다.2 is a detailed block diagram of an NIS according to the present invention.

도 2를 참조하면, NIS(220)는 패킷 수신부(230), 디코더(240), 패킷 빌더(260) 및 아비터(250)를 포함한다.Referring to FIG. 2, the NIS 220 includes a packet receiver 230, a decoder 240, a packet builder 260, and an arbiter 250.

패킷 수신부(230)는 NoC 라우터(210)로부터 수신된 플릿(flit)(또는 패킷) 형태로 들어오는 신호에 대응하는 플릿 채널로 입력된 신호를 전송한다.The packet receiver 230 transmits an input signal to the flit channel corresponding to an incoming signal in the form of a flit (or packet) received from the NoC router 210.

디코더(240)는 각 플릿 채널별로 플릿에 대응하는 AXI 트랜잭션으로 변환하여 슬레이브 IP로 출력한다. 이때, 디코더는 쓰기 어드레스 패킷과 쓰기 데이터 패킷을 결합하는 쓰기 어드레스 CAM(write Address CAM)을 포함한다.The decoder 240 converts each fleet channel into an AXI transaction corresponding to the fleet and outputs it to the slave IP. In this case, the decoder includes a write address CAM for combining the write address packet and the write data packet.

아비터(250)는 패킷 빌더(260)로부터 입력된 플릿 중 하나를 선택하여 NoC 라우터(210)로 출력한다.The arbiter 250 selects one of the flits input from the packet builder 260 and outputs it to the NoC router 210.

패킷 빌더(260)는 슬레이브 IP로부터 입력된 응답 신호 및 읽기 데이터에 대한 AXI 트랜잭션을 플릿(또는 패킷) 형태로 변환하여 아비터(250)로 출력하는 것으로, 본 발명에 따른 패킷 빌더(260)는 슬레이브 IP로부터 응답 신호가 입력되면 그 입력된 응답신호가 "OKAY"인지 판단하고, "OKAY"인 경우에만 패킷 빌더에 직접 연결된 1[bit]의 응답 신호 와이어(270)를 활성화시켜 응답 신호 와이어(270)로 응답 신호에 대한 활성화 신호 예를 들어, '1'을 출력한다. 이때, 응답 신호는 BReady 신호와 BValid 신호의 핸드쉐이크(handshake)에 의해 생성되고, 응답 신호에 대한 활성화 신호는 BResp 신호가 "OKAY"이면서 BValid 신호가 "High"인 것을 의미한다.The packet builder 260 converts an AXI transaction for a response signal and read data inputted from a slave IP into a fleet (or packet) form and outputs it to the arbiter 250. The packet builder 260 according to the present invention is a slave. When a response signal is input from the IP, it is determined whether the input response signal is "OKAY", and only when the response signal is "OKAY", the response signal wire 270 of 1 [bit] directly connected to the packet builder is activated. ) Outputs an activation signal for the response signal, for example, '1'. In this case, the response signal is generated by the handshake of the BReady signal and the BValid signal, and the activation signal for the response signal means that the BResp signal is "OKAY" and the BValid signal is "High".

이때, 응답 신호에 대한 활성화 신호는 응답 신호 와이어가 연결된 NIM의 디코더로 출력된다.At this time, the activation signal for the response signal is output to the decoder of the NIM to which the response signal wire is connected.

이때, 본 발명에 따른 NIS 패킷 빌더는 슬레이브 IP로부터 입력된 응답 신호만을 판단하여 동작하며, 기타 다른 신호 예를 들어, 자주 발생하지 않는 에러 신호인 EXOKAY, SLVERR, DECERR 등에 대한 신호는 기존 방식과 동일하게 패킷 형식으로 변환하여 NoC 라우터를 통해 전송한다.At this time, the NIS packet builder according to the present invention operates only by determining a response signal input from the slave IP, and other signals, for example, signals for EXOKAY, SLVERR, DECERR, etc., which are not frequently generated, are the same as the conventional method. The packet is converted into a packet format and transmitted through the NoC router.

도 3은 본 발명에 따른 NIM에 대한 상세 구성 블록도이다.3 is a detailed block diagram of a NIM according to the present invention.

도 3을 참조하면, NIM(310)은 패킷 빌더(320), 아비터(330), 패킷 수신부(350) 및 디코더(340)를 포함한다.Referring to FIG. 3, the NIM 310 includes a packet builder 320, an arbiter 330, a packet receiver 350, and a decoder 340.

아비터(330) 및 패킷 수신부(350)는 도 2에 도시한 아비터 및 패킷 수신부와 같은 기능을 수행하기에 설명하지 않는다.The arbiter 330 and the packet receiver 350 are not described for performing the same functions as the arbiter and the packet receiver shown in FIG.

패킷 빌더(320)는 마스터 IP로부터 발생된 읽기 어드레스, 쓰기 어드레스 또는 쓰기 데이터 AXI 트랜잭션을 각각의 채널에 맞는 플릿(또는 패킷) 형태로 변환하여 아비터(330)로 전송한다.The packet builder 320 converts a read address, a write address, or a write data AXI transaction generated from the master IP into a fleet (or packet) for each channel and transmits it to the arbiter 330.

디코더(340)는 각 플릿 채널별로 플릿에 대응하는 AXI 트랜잭션으로 변환하여 마스터 IP로 출력하는 것으로, 본 발명에 따른 디코더(340)는 NIS의 패킷 빌더와 응답 신호 와이어(370)를 통해 직접 연결되고, 응답 신호 와이어(370)로 응답 신호에 대한 활성화 신호가 입력되면 패킷 빌더(320) 내에서 어드레스 에러를 체크 하기 위해 저장하고 있는 aWID 신호(WADDR Error Flit)를 이용하여 응답 AXI 트랜잭션을 생성하여 마스터 IP로 출력한다. 이때, 디코더(340)로 응답 신호에 대한 활성화 신호가 입력된 경우는 BResp 신호가 "OKAY"이면서 BValid 신호가 "High"인 것을 의미하기 때문에 WADDR Error Flit에 포함된 aWID 신호인 4[bit]의 bID 신호, 2[bit]의 BResp 신호 및 1[bit]의 BValid 신호의 응답 AXI 트랜잭션 신호를 생성하여 마스터 IP로 출력한다.The decoder 340 converts each fleet channel into an AXI transaction corresponding to the fleet and outputs the master IP. The decoder 340 according to the present invention is directly connected through the packet builder of the NIS and the response signal wire 370. When the activation signal for the response signal is input to the response signal wire 370, the response AXI transaction is generated using the aWID signal (WADDR Error Flit) stored in the packet builder 320 to check the address error. Output to IP In this case, when the activation signal for the response signal is input to the decoder 340, since the BResp signal is "OKAY" and the BValid signal is "High", 4 [bit] of the aWID signal included in the WADDR Error Flit is used. Response of bID signal, BResp signal of 2 [bit] and BValid signal of 1 [bit] Generate AXI transaction signal and output to master IP.

본 발명에 따른 일 실시예에서 알 수 있듯이, 마스터 IP로부터 발생된 쓰기 AXI 트랜잭션에 대한 응답 AXI 트랜잭션이 NIS의 아비터, NoC 라우터 및 NIM의 패킷 수신부를 거치지 않고 NIM에서 응답 신호 와이어를 통해 NIS로부터 응답 신호에 대한 활성화 신호를 직접 입력받아 응답 AXI 트랜잭션을 생성하여 마스터 IP로 출력하기 때문에 응답 대기시간을 줄일 수 있다.As can be seen in one embodiment according to the present invention, a response to a write AXI transaction originating from a master IP is answered by the AXI transaction from the NIS via a response signal wire at the NIM without going through the NIS's arbiter, NoC router and NIM's packet receiver. The response latency can be reduced by directly receiving the activation signal for the signal and generating a response AXI transaction to the master IP.

도 4는 본 발명에 따른 NoC 응답신호 제어 장치를 로컬(local)한 부분에 적용한 일 예시도이다.4 is an exemplary diagram in which the apparatus for controlling a NoC response signal according to the present invention is applied to a local part.

도 4에서 알 수 있듯이, 본 발명에 따른 NoC 응답신호 제어 장치가 동일한 라우터(Router)에 연결된 NIM과 NIS에 적용된 것을 알 수 있다. 즉, 동일한 라우터에 연결된 IP들간 데이터 교환이 자주 발생하는 경우에 적용될 수 있고, 1[bit]의 응답 신호 와이어만 NIM과 NIS에 직접 연결하면 되기 때문에 와이어의 복잡도는 최소화되면서 응답 신호에 대한 대기시간을 줄일 수 있는 장점이 있다.As can be seen in Figure 4, it can be seen that the NoC response signal control apparatus according to the present invention is applied to the NIM and NIS connected to the same router (Router). In other words, it can be applied when data exchange occurs frequently between IPs connected to the same router. Since only 1 [bit] response signal wire needs to be directly connected to NIM and NIS, latency of response signal is minimized while wire complexity is minimized. There is an advantage to reduce.

여기서, 로컬한 부분이 아닌 서로 다른 라우터와 연결된 IP들 간에 통신이 이루어진 경우에는 기존 처리 과정을 통해 수행되는 것은 자명하다.In this case, when communication is performed between IPs connected to different routers rather than a local part, it is obvious that the communication is performed through an existing process.

도 5는 기존의 라우터를 통한 응답 대기시간과 본 발명에 따른 응답 대기시간을 비교한 일 예의 파형도로서, 동일한 라우터에 연결된 IP들간의 응답 대기시간에 관한 파형도이다.FIG. 5 is a waveform diagram illustrating an example of a comparison of response latency through a conventional router and response latency according to the present invention. FIG. 5 is a waveform diagram of response latency between IPs connected to the same router.

도 5에서 알 수 있듯이, 기존 방식에 의한 응답 대기시간(495[ns])에 비해 본 발명에 따른 응답 대기시간(415[ns])이 작은 것을 알 수 있다. 따라서, IP들간 데이터 교환이 자주 발생하게 되면 그만큼의 응답 대기시간이 줄어들게 되어 전체 대기시간을 줄일 수 있다.As can be seen in FIG. 5, it can be seen that the response waiting time 415 [ns] according to the present invention is smaller than the response waiting time 495 [ns] according to the conventional method. Therefore, if data exchange between IPs occurs frequently, the response latency is reduced, and the overall latency can be reduced.

또한, 본 발명은 로컬한 부분이 아닌 글로벌(global)한 부분에도 적용될 수 있다. 즉, 한 NIM과 NoC를 구성하는 모든 NIS 사이에 1[bit]의 응답 신호 와이어를 직접 연결하고, 한 NIS와 NoC를 구성하는 모든 NIM 사이에 1[bit]의 응답 신호 와이어를 직접 연결하여 본 발명에 따른 NoC 응답 신호 제어 장치를 구성할 수도 있다. 여기서, 응답 신호 와이어를 글로벌한 부분에 적용하였기 때문에 서로 다른 라우터에 연결된 IP들 간에 통신 시에도 라우터를 거치지 않고, 응답 신호 와이어를 통해 응답 신호에 대한 활성화 신호를 출력하여 응답 신호에 대한 대기 시간을 줄일 수 있다.In addition, the present invention can be applied to a global part rather than a local part. That is, 1 [bit] response signal wire is directly connected between one NIM and all NIS constituting NoC, and 1 [bit] response signal wire is directly connected between one NIS and all NIM constituting NoC. The NoC response signal control device according to the invention can also be configured. Here, since the response signal wire is applied to the global part, even when communicating between IPs connected to different routers, a waiting time for the response signal is output by outputting an activation signal for the response signal through the response signal wire without passing through the router. Can be reduced.

이때, 본 발명을 글로벌한 부분에 적용하는 경우에는 비록 와이어 복잡도가 증가하고, 차지하는 면적이 커질 수 있지만, 대기시간이 시스템의 성능에 지대한 영향을 미치는 경우에 적용할 수 있다.In this case, when the present invention is applied to the global part, although the wire complexity and the area to be occupied may be increased, the present invention may be applied to the case where the latency greatly affects the performance of the system.

물론, 글로벌한 부분에 적용할 경우 NoC를 구성하는 "NIM의 개수ⅹNIS의 개수"만큼의 응답 신호 와이어가 필요한 것은 자명하다.Of course, when applied to the global part, it is obvious that as many response signal wires as the number of NIMs &lt; RTI ID = 0.0 &gt; NIS &lt; / RTI &gt;

반면, 본 발명에 따른 NIM이 멀티플 아웃스탠딩(multiple outstanding)을 지원하는 경우에는 쓰기 어드레스가 발생한 순서대로 응답 신호에 대한 활성화 신호가 NIM의 디코더로 도착한다고 볼 수 없기 때문에 1[bit]의 응답 신호 와이어를 사용하면 도 3에 도시한 WADDR Error Flit 정보에 포함된 aWID 신호를 사용할 수 없다. 따라서, NIM이 멀티플 아웃스탠딩을 지원하는 경우에는 NIS로부터 4[bit]의 bID 정보를 직접 수신하기 위해 5[bit]의 응답 신호 와이어를 사용해야 한다. 즉, 슬레이브 IP로부터 "OKAY" 응답 신호가 NIS의 패킷 빌더로 입력되면, NIS 패킷 빌더에서 4[bit]의 bID 정보가 포함된 5[bit]의 응답 신호에 대한 활성화 신호를 NIM의 디코더로 출력한다.On the other hand, when the NIM according to the present invention supports multiple outstanding, since the activation signal for the response signal does not appear to arrive at the decoder of the NIM in the order in which the write addresses occur, the response signal of 1 [bit]. If a wire is used, the aWID signal included in the WADDR Error Flit information shown in FIG. 3 cannot be used. Therefore, when the NIM supports multiple outstandings, 5 [bit] response signal wires must be used to directly receive 4 [bit] bID information from the NIS. That is, when the "OKAY" response signal is inputted from the slave IP to the packet builder of the NIS, the NIS packet builder outputs an activation signal for a 5 [bit] response signal including 4 [bit] bID information to the decoder of the NIM. do.

이와 같이 본 발명은 NoC를 구성하는 NIM의 디코더와 NIS의 패킷 빌더를 1[bit] 또는 5[bit]의 응답 신호 와이어로 직접 연결하고, 응답 신호에 대한 활성화 신호가 발생한 경우 NIS의 아비터, NoC 라우터 및 NIM의 패킷 수신부를 거치지 않고 NIM의 디코더에서 응답 AXI 트랜잭션을 생성하여 마스터 IP로 출력하기 때문에 응답 신호에 의한 대기시간을 줄일 수 있다.As described above, the present invention directly connects the decoder of NIM constituting the NoC and the packet builder of NIS with a response signal wire of 1 [bit] or 5 [bit], and when an activation signal for the response signal is generated, the NIS arbiter and NoC Since the response AXI transaction is generated by the NIM decoder and output to the master IP without going through the router and the packet receiver of the NIM, the latency caused by the response signal can be reduced.

도 6은 본 발명에 따른 NoC 응답 신호 제어 방법에 대한 일 실시예 동작 흐름도이다.6 is a flowchart illustrating an embodiment of a method for controlling a NoC response signal according to the present invention.

도 6을 참조하면, 본 발명에 따른 NoC 응답 신호 제어 방법은 NIS에서 슬레이브 IP로부터 응답 신호가 입력된 경우 그 입력된 응답 신호에 대한 활성화 신호를 NIM으로 직접 출력한다(S610). Referring to FIG. 6, when the response signal is input from the slave IP in the NIS, the method for controlling the NoC response signal according to the present invention directly outputs an activation signal for the input response signal to the NIM (S610).

이때, 응답 신호에 대한 활성화 신호는 슬레이브 IP로부터 입력된 응답 신호 가 "OKAY"인 경우에 NIM으로 직접 출력한다.At this time, the activation signal for the response signal is directly output to the NIM when the response signal input from the slave IP is "OKAY".

이때, 응답 신호에 대한 활성화 신호는 NIS와 NIM을 직접 연결하는 응답 신호 와이어를 통해 출력된다.At this time, the activation signal for the response signal is output through the response signal wire directly connecting the NIS and the NIM.

이때, 응답 신호 와이어는 1[bit]의 와이어일 수 있다.In this case, the response signal wire may be a wire of 1 [bit].

이때, NIM이 멀티플 아웃스탠딩을 지원하는 경우 응답 신호 와이어는 5[bit] 와이어 일 수 있고, 응답 신호에 대한 활성화 신호는 4[bit]의 bID 신호를 포함할 수 있다.In this case, when the NIM supports multiple outstanding, the response signal wire may be 5 [bit] wire, and the activation signal for the response signal may include a 4 [bit] bID signal.

NIM에서 NIS로부터 응답 신호에 대한 활성화 신호를 입력받는 경우 응답신호에 대한 트랜잭션을 생성하여 마스터 IP로 출력한다(S620).When the NIM receives the activation signal for the response signal from the NIS, a transaction for the response signal is generated and output to the master IP (S620).

이때, 생성되는 응답 신호에 대한 트랜잭션의 크기는 7[bit]로, 응답 신호에 대한 활성화 신호가 입력된 경우 2[bit]의 BResp가 "OKAY"이고, 1[bit]의 BValid가 "HIGH"인 경우이기 때문에 NIM은 마스터 IP로부터 입력된 aWID 신호를 이용하여 4[bit]의 bID 신호를 생성하고, 응답 신호에 대한 활성화 신호를 이용하여 2[bit]의 BResp 신호 및 1[bit]의 BValid 신호를 생성하여 응답 신호에 대한 트랜잭션을 생성한다.At this time, the size of the transaction for the generated response signal is 7 [bit]. When the activation signal for the response signal is input, BResp of 2 [bit] is “OKAY” and BValid of 1 [bit] is “HIGH”. NIM generates 4 [bit] bID signal using aWID signal input from master IP, and 2 [bit] BResp signal and 1 [bit] BValid using activation signal for response signal. Generate a signal to generate a transaction for the response signal.

이때, NIM과 NIS를 직접 연결하는 응답 신호 와이어가 5[bit]인 경우에는 NIS로부터 4[bit]의 bID 신호를 입력받기 때문에 NIM에서 응답 신호 와이어를 통해 입력된 4[bit]의 bID 신호, 응답 신호에 대한 활성화 신호에 의한 2[bit]의 BResp 신호 및 1[bit]의 BValid 신호를 생성하여 응답 신호에 대한 트랜잭션을 생성한다.In this case, when the response signal wire directly connecting the NIM and the NIS is 5 [bit], since the 4 [bit] bID signal is input from the NIS, the 4 [bit] bID signal input through the response signal wire from the NIM, A BResp signal of 2 [bit] and a BValid signal of 1 [bit] are generated by the activation signal for the response signal to generate a transaction for the response signal.

물론, NIS에서 응답 신호 와이어가 연결되지 않은 NIM으로 응답 신호를 출력 해야 하는 경우에는 기존 처리 과정을 수행한다. 예컨대, 응답 신호 와이어가 동일 라우터와 연결된 NIM과 NIS 사이에만 직접 연결되고, 서로 다른 라우터에 연결된 IP들 간 통신이 발생한 경우 마스터 IP와 연결된 NIM과 슬레이브 IP와 연결된 NIM 사이에 응답 신호 와이어가 연결된 상태가 아니기 때문에 기존 처리 과정을 통해 응답 신호를 처리한다.Of course, when the NIS needs to output the response signal to the NIM to which the response signal wire is not connected, the existing process is performed. For example, the response signal wire is directly connected only between NIM and NIS connected to the same router, and when communication between IPs connected to different routers occurs, the response signal wire is connected between the NIM connected to the master IP and the NIM connected to the slave IP. Because it is not, the response signal is processed through the existing processing.

도 7은 도 6에 도시한 S610 단계에 대한 상세 동작 흐름도로, NIS에서의 동작 흐름도이다.FIG. 7 is a detailed operation flowchart of step S610 illustrated in FIG. 6, and is an operation flowchart of an NIS.

도 7을 참조하면, NIS는 슬레이브 IP로부터 응답 신호가 입력되면(S710), 그 입력된 응답 신호가 "OKAY"인지 판단한다(S720). 이때, 응답 신호는 BReady 신호와 BValid 신호의 핸드쉐이크에 의해 생성된다.Referring to FIG. 7, when the response signal is input from the slave IP (S710), the NIS determines whether the input response signal is “OKAY” (S720). At this time, the response signal is generated by the handshake of the BReady signal and the BValid signal.

상기 응답 신호가 "OKAY"가 아닌 경우 응답 패킷을 발생시키고, 발생된 응답 패킷을 NoC 라우터를 통해 NIM으로 출력되는 기존의 처리 과정을 수행한다(S750).If the response signal is not " OKAY ", a response packet is generated, and an existing process of outputting the generated response packet to the NIM through the NoC router is performed (S750).

반면, 상기 응답 신호가 "OKAY"이면 응답 신호에 대한 활성화 신호를 생성한다(S730). 이때, 응답 신호에 대한 활성화 신호는 BResp 신호가 "OKAY"이면서 BValid 신호가 "High"인 것을 의미한다.On the other hand, if the response signal is "OKAY" and generates an activation signal for the response signal (S730). At this time, the activation signal for the response signal means that the BResp signal is "OKAY" and the BValid signal is "High".

상기 생성된 응답 신호에 대한 활성화 신호는 NIS와 NIM이 직접 연결된 1[bit]의 응답 신호 와이어를 통해 NIS에서 NIM으로 출력된다(S740).The activation signal for the generated response signal is output from the NIS to the NIM through a response signal wire of 1 [bit] directly connected to the NIS and the NIM (S740).

이때, NIS와 NIM이 5[bit]의 응답 신호 와이어로 직접 연결된 경우에는 응답 신호에 대한 활성화 신호에 4[bit]의 bID 신호를 포함하고, 5[bit]의 응답 신호에 대한 활성화 신호를 NIM으로 출력한다. 여기서, 5[bit]의 응답 신호 와이어 중 1[bit]는 NIM에서 응답 신호에 대한 활성화 신호의 입력 여부를 판단하기 위한 와이어로 사용될 수 있다.At this time, when NIS and NIM are directly connected by 5 [bit] response signal wire, 4 [bit] bID signal is included in the activation signal for response signal and the activation signal for 5 [bit] response signal is NIM. Will print Here, 1 [bit] of the 5 [bit] response signal wires may be used as a wire for determining whether an activation signal for the response signal is input in the NIM.

도 8은 도 6에 도시한 S620 단계에 대한 상세 동작 흐름도로, NIM에서의 동작 흐름도이다.FIG. 8 is a detailed operation flowchart of step S620 illustrated in FIG. 6 and is an operation flowchart in the NIM.

도 8을 참조하면, NIM은 NIS로부터 응답 신호 와이어를 통해 응답 신호에 대한 활성화 신호가 수신되면(S810), 응답 AXI 트랜잭션을 생성한다(S820).Referring to FIG. 8, when an activation signal for a response signal is received from the NIS through the response signal wire (S810), the NIM generates a response AXI transaction (S820).

이때, 응답 신호 와이어가 1[bit] 와이어인 경우에는 어드레스 에러를 체크하기 위해 저장하고 있는 aWID 신호를 이용하여 응답 AXI 트랜잭션을 생성한다. 즉, 응답 AXI 트랜잭션의 bID 정보는 aWID 신호를 사용하고, 응답 신호에 대한 활성화 신호가 입력된 것은 BResp 신호가 "OKAY"이면서 BValid 신호가 "High"인 것을 의미하기 때문에 aWID 신호인 4[bit]의 bID 신호, 2[bit]의 BResp 신호 및 1[bit]의 BValid 신호를 포함하는 응답 AXI 트랜잭션 신호를 생성한다.In this case, when the response signal wire is a 1 [bit] wire, a response AXI transaction is generated using the stored aWID signal to check an address error. That is, the bID information of the response AXI transaction uses the aWID signal, and the activation signal for the response signal is input, which means that the BResp signal is "OKAY" and the BValid signal is "High", so that the aWID signal is 4 [bit]. Generate a response AXI transaction signal comprising a bID signal of 2, a BResp signal of 2 [bit] and a BValid signal of 1 [bit].

이때, NIM이 멀티플 아웃스탠딩을 지원하는 경우에는 5[bit]의 응답 신호 와이어를 통해 수신된 응답 신호에 대한 활성화 신호에 4[bit]의 bID 정보가 포함되기 때문에 활성화 신호에 포함된 4[bit]의 bID 신호와 응답 신호에 대한 활성화 신호의 입력이 의미하는 2[bit]의 BResp 신호 및 1[bit]의 BValid 신호를 포함하는 응답 AXI 트랜잭션 신호를 생성한다.In this case, when the NIM supports multiple outstandings, 4 [bit] included in the activation signal because 4 [bit] bID information is included in the activation signal for the response signal received through the 5 [bit] response signal wire. Generate a response AXI transaction signal including a 2 [bit] BResp signal and a 1 [bit] BValid signal, which means the input of the bID signal and the activation signal for the response signal.

NIM에서 생성된 응답 AXI 트랜잭션은 마스터 IP로 출력되어 IP들 간 통신 과정이 완료된다(S830).The response AXI transaction generated in the NIM is output to the master IP to complete the communication process between the IPs (S830).

이와 같은 과정의 상세 흐름도는 NIM에 구비된 디코더에서 수행될 수 있다.A detailed flowchart of such a process may be performed by a decoder provided in the NIM.

본 발명에 따른 NoC 응답 신호 제어 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 상기 매체는 프로그램 명령, 데이터 구조 등을 지정하는 신호를 전송하는 반송파를 포함하는 광 또는 금속선, 도파관 등의 전송 매체일 수도 있다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method for controlling the NoC response signal according to the present invention may be implemented in the form of program instructions that can be executed by various computer means and recorded in a computer readable medium. The computer readable medium may include program instructions, data files, data structures, etc. alone or in combination. Program instructions recorded on the media may be those specially designed and constructed for the purposes of the present invention, or they may be of the kind well-known and available to those having skill in the computer software arts. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks. Magneto-optical media, and hardware devices specifically configured to store and execute program instructions, such as ROM, RAM, flash memory, and the like. The medium may be a transmission medium such as an optical or metal wire, a waveguide, or the like including a carrier wave for transmitting a signal specifying a program command, a data structure, or the like. Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like. The hardware device described above may be configured to operate as one or more software modules to perform the operations of the present invention, and vice versa.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. As described above, although the present invention has been described with reference to limited embodiments and drawings, the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains various modifications and variations from such descriptions. This is possible.

그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the claims below but also by the equivalents of the claims.

본 발명의 NoC 응답 신호 제어 장치 및 그 방법은, NIS에서 직접 연결된 응답 신호 와이어를 통해 응답 신호에 대한 활성화 신호를 NIM으로 출력하고, NIM에서 응답 트랜잭션을 생성하여 마스터 IP로 출력하기 때문에 응답 신호의 대기시간을 줄일 수 있다.The NoC response signal control device and method of the present invention output the activation signal for the response signal to the NIM through the response signal wire directly connected in the NIS, and generate the response transaction in the NIM and output the response signal to the master IP. You can reduce the waiting time.

또한, 본 발명은 NIS와 NIM을 직접 연결한 응답 신호 와이어를 이용함으로써, NoC의 응답 신호에 대한 대기시간을 줄이면서 구현 비용을 최소화할 수 있다.In addition, the present invention can minimize the implementation cost while reducing the waiting time for the response signal of the NoC by using a response signal wire directly connecting the NIS and NIM.

또한, 본 발명은 낮은 와이어 복잡도로 패킷 대기시간을 감소시킬 수 있다.In addition, the present invention can reduce packet latency with low wire complexity.

Claims (19)

슬레이브(slave) IP(Intellectual Property)로부터 기 설정된 응답 신호가 입력된 경우 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 NI 슬레이브; 및A slave slave device configured to output an activation signal for the response signal through a response signal wire when a preset response signal is input from an IP (slave) Intellectual Property (IP); And 상기 NI 슬레이브와 직접 연결된 상기 응답 신호 와이어를 통해 상기 활성화 신호가 입력된 경우 상기 응답 신호에 대한 트랜잭션(transaction)을 생성하여 마스터(master) IP로 출력하는 NI(Network Interface) 마스터NI (Network Interface) master that generates a transaction (transaction) for the response signal to the master (IP) IP when the activation signal is input through the response signal wire directly connected to the NI slave 를 포함하는 것을 특징으로 하는 NoC 응답신호 제어 장치.NoC response signal control device comprising a. 제1항에 있어서, The method of claim 1, 상기 응답 신호 와이어는The response signal wire is 1비트 와이어인 것을 특징으로 하는 NoC 응답신호 제어 장치.NoC response signal control device characterized in that the 1-bit wire. 제2항에 있어서, The method of claim 2, 상기 트랜잭션은The transaction is AXI(Advanced Extensible Interface) 트랜잭션인 것을 특징으로 하는 NoC 응답신호 제어 장치.NoC response signal control device characterized in that the AXI (Advanced Extensible Interface) transaction. 제3항에 있어서, The method of claim 3, 상기 NI 마스터는The NI master 상기 활성화 신호가 입력된 경우 상기 마스터 IP로부터 입력된 aWID 신호를 추가적으로 이용하여 상기 응답 신호에 대한 트랜잭션을 생성하는 것을 특징으로 하는 NoC 응답신호 제어 장치.When the activation signal is input, NoC response signal control device, characterized in that for generating a transaction for the response signal using the aWID signal input from the master IP. 제3항에 있어서, The method of claim 3, 상기 NI 마스터는The NI master 상기 슬레이브 IP로부터 "OKAY"의 응답 신호(BResp)가 입력된 경우 상기 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 것을 특징으로 하는 NoC 응답신호 제어 장치.And a response signal of "OKAY" input from the slave IP, outputting an activation signal for the response signal through the response signal wire. 제2항에 있어서, The method of claim 2, 상기 응답 신호 와이어는The response signal wire is 상기 NI 마스터에 구비된 디코더(decoder)와 상기 NI 슬레이브에 구비된 패킷 빌더(packet builder)를 직접 연결하는 것을 특징으로 하는 NoC 응답신호 제어 장치.NoC response signal control device characterized in that directly connecting the decoder (decoder) provided in the NI master and the packet builder (packet builder) provided in the NI slave. 제1항에 있어서, The method of claim 1, 상기 응답 신호 와이어는The response signal wire is 상기 NI 마스터가 멀티플-아웃스탠딩(Multiple-Outstanding)을 지원하는 경 우 5비트 와이어인 것을 특징으로 하는 NoC 응답신호 제어 장치.And a 5-bit wire if the NI master supports multiple-outstanding. 제7항에 있어서, The method of claim 7, wherein 상기 활성화 신호는The activation signal is 상기 트랜잭션이 AXI 트랜잭션인 경우 4비트의 bID 신호를 포함하는 것을 특징으로 하는 NoC 응답신호 제어 장치.And a 4-bit bID signal when the transaction is an AXI transaction. 제1항에 있어서, The method of claim 1, 상기 트랜잭션은The transaction is AHB(AMBA High-Performance Bus) 트랜잭션 또는 OCP(Open Core Protocol) 트랜잭션인 것을 특징으로 하는 NoC 응답신호 제어 장치.NoC response signal control device characterized in that the AMBA High-Performance Bus (AHB) transaction or Open Core Protocol (OCP) transaction. NI(Network Interface) 슬레이브(slave)에서 슬레이브 IP(Intellectual Property)로부터 응답 신호가 입력된 경우 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 단계; 및Outputting an activation signal for the response signal through a response signal wire when a response signal is input from a slave IP (slave IP) in an NI (Network Interface) slave; And NI 마스터(master)에서 상기 NI 슬레이브와 직접 연결된 상기 응답 신호 와이어를 통해 상기 활성화 신호가 입력된 경우 상기 응답 신호에 대한 트랜잭션(transaction)을 생성하여 마스터 IP로 출력하는 단계When the activation signal is input through the response signal wire directly connected to the NI slave in an NI master, generating a transaction for the response signal and outputting it to the master IP 를 포함하는 것을 특징으로 하는 NoC 응답신호 제어 방법.NoC response signal control method comprising a. 제10항에 있어서, The method of claim 10, 상기 응답 신호 와이어는The response signal wire is 1비트 와이어인 것을 특징으로 하는 NoC 응답신호 제어 방법.NoC response signal control method characterized in that the 1-bit wire. 제11항에 있어서, The method of claim 11, 상기 트랜잭션은The transaction is AXI(Advanced Extensible Interface) 트랜잭션인 것을 특징으로 하는 NoC 응답신호 제어 방법.NoC response signal control method characterized in that the AXI (Advanced Extensible Interface) transaction. 제12항에 있어서, The method of claim 12, 상기 NI 마스터에서 상기 NI 슬레이브와 직접 연결된 상기 응답 신호 와이어를 통해 상기 활성화 신호가 입력된 경우 상기 응답 신호에 대한 트랜잭션을 생성하여 마스터 IP로 출력하는 단계는When the activation signal is input through the response signal wire directly connected to the NI slave in the NI master, generating a transaction for the response signal to output to the master IP 상기 마스터 IP로부터 입력된 aWID 신호를 추가적으로 이용하여 상기 응답 신호에 대한 트랜잭션을 생성하고, 상기 생성된 응답 신호에 대한 트랜잭션을 상기 마스터 IP로 출력하는 것을 특징으로 하는 NoC 응답신호 제어 방법.And generating a transaction for the response signal by additionally using the aWID signal input from the master IP, and outputting the transaction for the generated response signal to the master IP. 제12항에 있어서, The method of claim 12, 상기 NI 슬레이브에서 슬레이브 IP로부터 응답 신호가 입력된 경우 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 단계는Outputting an activation signal for the response signal through a response signal wire when a response signal is input from a slave IP in the NI slave; 상기 슬레이브 IP로부터 "OKAY"의 응답 신호(BResp)가 입력된 경우 상기 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 것을 특징으로 하는 NoC 응답신호 제어 방법.And outputting an activation signal for the response signal through the response signal wire when a response signal of "OKAY" is input from the slave IP. 제11항에 있어서, The method of claim 11, 상기 NI 슬레이브에서 슬레이브 IP로부터 응답 신호가 입력된 경우 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 단계는Outputting an activation signal for the response signal through a response signal wire when a response signal is input from a slave IP in the NI slave; 상기 응답 신호가 슬레이브 IP로부터 상기 NI 슬레이브로 입력된 경우 상기 NI 슬레이브에 구비된 패킷 빌더(packet builder)에서 생성된 활성화 신호를 상기 응답 신호 와이어를 통해 상기 NI 마스터에 구비된 디코더(decoder)로 출력하는 것을 특징으로 하는 NoC 응답신호 제어 방법.When the response signal is input from the slave IP to the NI slave, the activation signal generated by the packet builder included in the NI slave is output to the decoder provided in the NI master through the response signal wire. NoC response signal control method characterized in that. 제10항에 있어서, The method of claim 10, 상기 응답 신호 와이어는The response signal wire is 상기 NI 마스터가 멀티플-아웃스탠딩(Multiple-Outstanding)을 지원하는 경우 5비트 와이어인 것을 특징으로 하는 NoC 응답신호 제어 방법.And a 5-bit wire when the NI master supports multiple-outstanding. 제16항에 있어서, The method of claim 16, 상기 활성화 신호는The activation signal is 상기 트랜잭션이 AXI 트랜잭션인 경우 4비트의 bID 신호를 포함하는 것을 특 징으로 하는 NoC 응답신호 제어 방법.And a 4-bit bID signal when the transaction is an AXI transaction. 제10항에 있어서, The method of claim 10, 상기 트랜잭션은The transaction is AHB(AMBA High-Performance Bus) 트랜잭션 또는 OCP(Open Core Protocol) 트랜잭션인 것을 특징으로 하는 NoC 응답신호 제어 방법.NoC response signal control method characterized in that the AHB (AMBA High-Performance Bus) transaction or Open Core Protocol (OCP) transaction. 제10항 내지 제18항 중 어느 한 항의 방법을 실행하기 위한 프로그램이 기록되어 있는 것을 특징으로 하는 컴퓨터에서 판독 가능한 기록 매체.A computer-readable recording medium in which a program for executing the method of any one of claims 10 to 18 is recorded.
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