KR100737943B1 - Apparatus for controlling response signal of network-on-chip and method using the same - Google Patents

Apparatus for controlling response signal of network-on-chip and method using the same

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KR100737943B1
KR100737943B1 KR20060088652A KR20060088652A KR100737943B1 KR 100737943 B1 KR100737943 B1 KR 100737943B1 KR 20060088652 A KR20060088652 A KR 20060088652A KR 20060088652 A KR20060088652 A KR 20060088652A KR 100737943 B1 KR100737943 B1 KR 100737943B1
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KR
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signal
response
wire
network
nis
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Application number
KR20060088652A
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Korean (ko)
Inventor
김의석
이범학
임상우
Original Assignee
삼성전자주식회사
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    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/78Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7825Globally asynchronous, locally synchronous, e.g. network on chip

Abstract

An apparatus and a method for controlling an NoC(Network-on-Chip) response signal are provided to reduce a standby time to a NoC response signal and minimize an implementation cost by using a response signal wire directly connecting an NIS(Network Interface Slave) and an NIM(Network Interface Master). When a pre-set response signal is inputted from a slave IP(Intellectual Property), an NIS(130) outputs an activation signal for the response signal through a response signal wire. When the activation signal is inputted through the response signal wire directly connected with the NIS(130), an NIM(110) generates transaction with respect to the response signal and outputs it to a master IP. The response signal wire is a 1-bit wire, and the transaction is an AXI(Advanced Extensible Interface) transaction.

Description

네트워크-온-칩 응답 신호 제어 장치 및 그 방법{APPARATUS FOR CONTROLLING RESPONSE SIGNAL OF NETWORK-ON-CHIP AND METHOD USING THE SAME} Network-on-Chip response signal control apparatus and method {APPARATUS FOR CONTROLLING RESPONSE SIGNAL OF NETWORK-ON-CHIP AND METHOD USING THE SAME}

도 1은 본 발명에 따른 NoC 응답 신호 제어에 대한 일 실시예 구성 블록도이다. 1 is a configuration block diagram of one embodiment NoC response control signal in accordance with the present invention.

도 2는 도 1에 도시한 NIS에 대한 상세 구성 블록도이다. Figure 2 is a detailed configuration block diagram of a NIS shown in Fig.

도 3은 도 1에 도시한 NIM에 대한 상세 구성 블록도이다. Figure 3 is a detailed configuration block diagram of a NIM shown in Fig.

도 4는 본 발명이 NoC 라우터의 로컬 영역에 적용된 경우에 대한 일 예시도이다. Figure 4 is an example diagram of a case where the present invention is applied to a local region of the NoC router.

도 5는 기존의 라우터를 통한 응답 대기시간과 본 발명에 따른 응답 대기시간을 비교한 일 예의 파형도이다. 5 is a waveform example be a comparison of the response waiting time according to the invention and response waiting time over the existing router.

도 6은 본 발명에 따른 NoC 응답 신호 제어 방법에 대한 일 실시예 동작 흐름도이다. Figure 6 is one embodiment of an operational flow diagram for the NoC response signal control method according to the present invention.

도 7은 도 6에 도시한 S610 단계에 대한 일 실시예 상세 동작 흐름도이다. Figure 7 is a detailed operation flow diagram of one embodiment in a step S610 shown in Fig.

도 8은 도 6에 도시한 S620 단계에 대한 일 실시예 상세 동작 흐름도이다. Figure 8 is a detailed flowchart illustrating an operation for one embodiment in a step S620 shown in Fig.

<도면의 주요 부분에 대한 부호의 설명> <Description of the Related Art>

110,310: NI 마스터 110,310: NI master

111,340: 디코더 111340: Decoder

120: NoC 라우터 120: NoC router

130,220: NI 슬레이브 130,220: NI slave

131, 260: 패킷 빌더 131, 260: packet builder

140,270,370: 응답 신호 와이어 140 270 370: response signal wire

본 발명은 NoC(Network-on-Chip) 응답신호 제어에 관한 것으로, 더욱 상세하게는 응답 신호에 의해 발생되는 NoC 대기시간(Latency)을 줄이기 위한 NoC 응답신호 제어 장치 및 그 방법에 관한 것이다. The present invention relates to a NoC (Network-on-Chip) response control signal, and more particularly, NoC response signal control apparatus and method for reducing the NoC latency (Latency) generated by the response signal.

컴퓨터, 통신, 방송 등이 점차 통합되는 컨버전스(Convergence)화에 따라, 기존 ASIC(Application Specific IC: 주문형 반도체)과 ASSP(Application-Specific Standard Product: 특정용도 표준제품)의 수요가 SoC(System-on-Chip)로 전환되어 가고 있는 추세이다. Depending on the computer, telecommunications, broadcasting is gradually being integrated Convergence (Convergence), such as anger, existing ASIC (Application Specific IC: ASIC) and ASSP: demand (Application-Specific Standard Product application-specific standard products) SoC (System-on a trend that is going to switch to -Chip). 또한, IT(Information Technology)기기의 경박 단소화 및 고기능화 추세도 SoC 산업을 촉진시키는 요인이 되고 있다. In addition, however trifling digest and highly functional trends in IT (Information Technology) devices have also been a factor in promoting the SoC industry.

SoC는 기존의 여러가지 기능을 가진 복잡한 시스템을 하나의 칩으로 구현한 기술 집약적 반도체 기술이다. SoC is a technology-intensive semiconductor technology to implement a complex system with many existing functions into a single chip. SoC의 현실화를 위해 많은 기술들이 연구되고 있으며, 특히 칩 내에 내재되어 있는 여러 지능소자(intellectual property: IP)들을 연결하는 방안이 매우 중요한 사항으로 대두되고 있다. There are many technologies being studied for the realization of SoC, particularly multiple intelligent devices that are embedded in the chip: a plan to connect the (intellectual property IP) has emerged as a very important thing.

IP들을 연결하기 위한 기술로는 버스를 기반으로 한 연결 방식이 주를 이루 고 있는 실정이다. Technology for connecting IP is a situation where the connection methods and based on the bus made a week. 그러나, 칩의 집적도가 높아지고 IP간의 정보 흐름의 양이 급격히 증가함에 따라, 버스구조를 이용한 SoC는 그 구조적 한계에 도달하였다. However, as the higher the degree of integration of chips, the amount of the flow of information between IP rapidly increased, the SoC using a bus structure has reached its structural limits.

이와 같이 버스구조를 이용한 SoC의 구조적 한계를 해소하기 위한 방안으로, 일반적인 네트워크 기술을 칩 내에 응용하여 IP들을 연결하는 방식인 NoC(Network-on-Chip) 기술이 새롭게 제시되었다. Thus, as a way to eliminate the structural limitations of the SoC using a bus structure, has been proposed by applying the general network technologies within a chip, a new way of NoC (Network-on-Chip) technology to connect the IP.

NoC는 기존 버스 구조의 구조적 한계를 극복하고자 만들어진 네트워크 형태의(network style) OCI(On-Chip Interconnect)로서, NoC를 통해 고속/고성능/저전력의 SoC를 구현할 수 있다. NoC may implement a SoC of the high speed / high performance / low power as the (network style) OCI (On-Chip Interconnect) of the network forms made to overcome the structural limitations of conventional bus structure, via the NoC.

하지만, NoC는 IP들간 패킷을 전달하기 위해 많은 대기시간(Latency)을 필요로 한다. However, NoC will require a lot of latency (Latency) to forward IP packets between. 즉, 마스터 IP로부터 발생된 신호(읽기/쓰기 어드레스 신호, 쓰기데이터 신호)를 마스터 NI(Network Interface)에서 패킷화하여 슬레이브 IP로 전송하거나, 마찬가지로 슬레이브 IP로부터 발생한 신호(읽기데이터 신호, 응답 신호)들을 슬레이브 NI에서 패킷화하여 전송하는 과정에 많은 대기시간을 필요로 하게 된다. That is, the signal (the read / write address signal, write data signal) generated by the master IP master NI (Network Interface) packetized and transmits it to the slave IP or, as the signal (read data signal, a response signal) generated from the slave IP in and the packetized in the slave NI will require a lot of waiting time in the course of transmission.

즉, 마스터 IP로부터 발생된 패킷을 슬레이브 IP로 전송하고, 슬레이브 IP로부터 상기 패킷에 대한 응답 신호를 전송하는 과정에 많은 대기시간을 필요로 한다. I.e., transmits the IP packets generated by the master to the slave IP, and IP from the slave requires a lot of waiting time in the process of transmitting a response signal for the packet.

종래 패킷 대기시간을 줄이기 위한 방법으로 라우터끼리 직접 연결하는 경로를 만들어 줌으로써, 패킷 대기시간을 줄일 수 있었다. Conventionally made by giving a path for direct connection between routers in a manner to reduce packet latency, and could reduce packet latency.

하지만, 이런 종래 방법은 많은 라우터끼리 직접 연결하기 때문에 와이어 복잡도(Wire Complexity)가 증가하고, 게이트 카운트(Gate Count)가 증가하는 단점이 있다. However, this conventional method has the disadvantage of increasing the complexity Wire (Wire Complexity), and increases the count gate (Gate Count) because the direct connection between many routers.

또한, 기존의 AXI Interconnect와 NoC 각각의 응답 시간을 비교할 때 NoC의 응답 시간이 AXI Interconnect의 응답 시간에 비해 많이 걸리는 단점이 있다. In addition, there is compared the existing AXI Interconnect and NoC each response time is the response time of the NoC-consuming than the response time of the AXI Interconnect disadvantages. 예를 들어, 마스터와 슬레이브 IP가 각각 1개씩 연결되어 있는 1:1 구조에서의 AXI Interconnect의 응답시간에 1 클럭을 필요한 반면, NoC의 응답시간에 9 클럭 정도를 필요로 한다. For example, the master and the slaves each IP one by one that are connected 1: as required, while the first clock to the response time of the AXI Interconnect in the first structure, requires 9 clock about the response time of the NoC.

본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 마스터 IP로부터 발생된 쓰기 트랜잭션(transaction)에 대한 응답 신호의 대기시간을 줄일 수 있는 NoC 응답 신호 제어 장치 및 그 방법을 제공하는 것을 목적으로 한다. The invention provides as been made to solve the problems of the prior art, to reduce the latency of the response for the write transactions (transaction) generated from the master IP NoC response signal control apparatus and method as described above and that for the purpose.

또한, 본 발명은 NoC의 응답 신호에 대한 대기시간을 줄이면서 구현 비용을 최소화하는 것을 목적으로 한다. In addition, the present invention aims at reducing the waiting time for a response signal of the NoC minimize the implementation cost.

또한, 본 발명은 낮은 와이어 복잡도로 패킷 대기시간을 감소시키는 것을 목적으로 한다. Another object of the present invention is to reduce packet latency by low complexity wire.

상기의 목적을 달성하고 종래기술의 문제점을 해결하기 위하여, 본 발명의 NoC 응답신호 제어 장치는 슬레이브(slave) IP(Intellectual Property)로부터 응답 신호가 입력된 경우 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 NI 슬레이브 및 상기 NI 슬레이브와 직접 연결된 상기 응답 신호 와이 어를 통해 상기 활성화 신호가 입력된 경우 상기 응답 신호에 대한 트랜잭션(transaction)을 생성하여 마스터(master) IP로 출력하는 NI(Network Interface) 마스터를 포함하는 것을 특징으로 한다. To achieve the above object and solve the problems of the prior art, NoC response signal controller of the present invention is a slave (slave) when the response signal from the IP (Intellectual Property) input through the response signal wire for the response signal If NI slave that outputs an activation signal and by the response signal wires directly connected with the NI slave to which the enable signal input NI outputting a master (master) IP to generate a transaction (transaction) on the response signal ( characterized by including the Network Interface) master.

본 발명의 일 실시예에 따른 NoC 응답 신호 제어 방법은 NI(Network Interface) 슬레이브(slave)에서 슬레이브 IP(Intellectual Property)로부터 응답 신호가 입력된 경우 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 단계 및 NI 마스터(master)에서 상기 NI 슬레이브와 직접 연결된 상기 응답 신호 와이어를 통해 상기 활성화 신호가 입력된 경우 상기 응답 신호에 대한 트랜잭션(transaction)을 생성하여 마스터 IP로 출력하는 단계를 포함하는 것을 특징으로 한다. NoC response signal control method according to an embodiment of the present invention is an activation signal for the response signal when the response signal from the slave IP (Intellectual Property) input from the NI (Network Interface) slave (slave) through the response signal wire in the step of outputting and NI master (master) when the said activation signal is input through the response signal wire directly connected to the NI slave generates a transaction (transaction) on the response signal including the step of outputting a master IP and that is characterized.

이때, 상기 응답 신호 와이어는 1비트 와이어일 수 있다. In this case, the response signal wire may be a 1-bit wires.

이때, 상기 트랜잭션은 AXI(Advanced Extensible Interface) 트랜잭션일 수 있다. In this case, the transaction may be a (Advanced Extensible Interface) AXI transaction.

이때, 상기 NI 마스터에서 상기 NI 슬레이브와 직접 연결된 상기 응답 신호 와이어를 통해 상기 활성화 신호가 입력된 경우 상기 응답 신호에 대한 트랜잭션을 생성하여 마스터 IP로 출력하는 단계는 상기 마스터 IP로부터 입력된 aWID 신호를 추가적으로 이용하여 상기 응답 신호에 대한 트랜잭션을 생성하고, 상기 생성된 응답 신호에 대한 트랜잭션을 상기 마스터 IP로 출력할 수 있다. At this time, if in the NI master to which the enable signal is input through the response signal wire directly connected to the NI slave and outputting a master IP to generate a transaction for the response signal is the aWID signal input from the master IP in addition to use in generating a transaction on the response signal, and may output a transaction on the generated response signal to the master IP.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. With reference to the accompanying drawings a preferred embodiment according to the present invention will be described in detail.

본 발명에서 사용되는 트랜잭션은 AXI(Advanced Extensible Interface), AHB(AMBA High-Performance Bus) 및 OCP(Open Core Protocol) 트랜잭션을 모두 포함할 수 있지만, 본 발명의 상세한 설명에서는 AXI 트랜잭션에 한정하여 설명한다. Transaction to be used in the present invention may comprise both the AXI (Advanced Extensible Interface), AHB (AMBA High-Performance Bus) and (Open Core Protocol) OCP transaction, the detailed description of the present invention will be described as to only the AXI transaction .

일반적으로 NI(Network Interface) 마스터에서 마스터 IP로 출력하는 응답 AXI 트랜잭션은 4[bit]의 bID 신호, 2[bit]의 BResp 신호 및 1[bit]의 BValid 신호를 포함한다. In general, responds AXI IP transaction to output to the master from the NI (Network Interface) signal from the master includes a BValid 4 [bit] of the signal bID, 2 [bit] of BResp signal and a 1 [bit].

도 1은 본 발명에 따른 NoC 응답 신호 제어 장치에 대한 일 실시예 구성 블록도이다. 1 is a configuration block diagram of one embodiment NoC response signal control apparatus according to the present invention.

도 1을 참조하면, 본 발명에 따른 NoC 응답 신호 제어 장치는 NI 마스터(이하, "NIM"이라 칭함)(110), NoC 라우터(120) 및 NI 슬레이브(이하, "NIS"이라 칭함)(130)를 포함한다. Referring to Figure 1, NoC response signal control apparatus according to the present invention (hereinafter referred to as, "NIS") NI master (hereinafter, "NIM" referred to hereinafter) (110), NoC router 120 and NI slave (130 ) a.

NIM(110)은 마스터 IP로부터 발생된 읽기 어드레스, 쓰기 어드레스 또는 쓰기 데이터 AXI 트랜잭션을 입력받아 NoC 패킷으로 변환하여 NoC 라우터(120)로 출력하고, NIS(130)와 직접 연결된 응답 신호 와이어(140)로부터 응답 신호에 대한 활성화 신호가 입력된 경우 응답 트랜잭션(B)을 마스터 IP로 출력한다. NIM (110) is a read address, a write address or write data receives the AXI transaction converts the NoC packets NoC and output to the router 120, is directly connected to the NIS (130) the response signal wire 140 is generated from the master IP If the activation signal from the response to the input signal and outputs a response transaction (B) as a master IP.

이때, 응답 신호 와이어(140)는 1[bit]의 와이어일 수 있고, NIM(110)은 1[bit]의 응답 신호 와이어를 통해 응답 신호에 대한 활성화 신호를 입력받는다. In this case, the response signal wire 140 may be a wire of 1 [bit], NIM (110) via a response signal wire of 1 [bit] is input to the activation signal to the response signal.

이때, 응답 신호 와이어(140)는 NIM(110)에 구비된 디코더(decoder)(111)에 직접 연결되고, 디코더로 응답 신호에 대한 활성화 신호가 입력되면 디코더에서 NIM으로 입력된 AXI 트랜잭션에 포함된 aWID 신호를 추가적으로 이용하여 응답 트 랜잭션을 생성하여 마스터 IP로 출력한다. In this case, the response signal wire 140 is directly connected to the decoder (decoder) (111) provided in the NIM (110), when the activation signal is input to the decoder in the response signal from the decoder contained in the AXI transaction entered in NIM by using a further aWID signal generates a response transaction, and outputs to a master IP. 즉, 디코더(111)에서 4[bit]의 bID 정보를 NIM에 저장된 aWID 신호로 하여 응답 AXI 트랜잭션을 생성하다. In other words, the information of bID 4 [bit] from decoder 111 to aWID signal stored in the NIM is generating a response AXI transaction.

NoC 라우터(120)는 NIM(110)으로부터 입력된 NoC 패킷을 NIS(130)로 출력하고, NIS(130)로부터 입력된 NoC 패킷을 NIM(110)으로 출력한다. NoC router 120 outputs the packets input from the NoC NIM (110) to the NIS (130), and outputs the packet input from the NoC NIS (130) to the NIM (110).

NIS(130)는 NoC 라우터(120)로부터 입력된 읽기 또는 쓰기에 대한 패킷을 입력받아 읽기 또는 쓰기 AXI 트랜잭션으로 변환한 후 슬레이브 IP로 출력하고, 슬레이브 IP로부터 상기 마스터 IP로부터 발생된 AXI 트랜잭션에 대한 "OKAY"의 응답 신호가 입력된 경우 1 [bit]의 응답 신호 와이어(140)를 통해 응답 신호에 대한 활성화 신호를 NIM(110)으로 출력한다. NIS (130) receives a packet for a read or write input from the NoC router 120 converts the read or write AXI transaction output to the slave IP, and from the slave IP to the AXI transactions generated by the master IP If the response signal of "OKAY" input through the response signal wire 140 of 1 [bit], and outputs an activation signal to the response signal to the NIM (110). 물론, 슬레이브 IP로부터 "OKAY"의 응답 신호가 입력되지 않는 경우에는 기존의 처리 과정을 수행하며, 기존의 처리 과정은 이 기술 분야에 종사하는 당업자라면 알 수 있는 기술 사항이므로 설명은 생략한다. Of course, in the case that the response signal of "OKAY" from the slave IP being input, performs conventional processing, because it is can be appreciated by those skilled in the art are the conventional processes engaged in the art technical details description thereof will be omitted.

이때, NIM에 구비된 디코더와 직접 연결된 응답 신호 와이어는 NIM에 구비된 패킷 빌더(packet builder)(131)에 직접 연결되고, NIS(130)로 "OKAY"의 응답 신호가 입력되면 패킷 빌더(131)에서 응답 신호에 대한 패킷을 생성하지 않고, 응답 신호에 대한 활성화 신호를 생성하여 응답 신호 와이어(140)를 통해 NIM의 디코더(111)로 출력한다. At this time, the decoder and directly connected response signal wires provided in the NIM is connected directly to a packet builder (packet builder) (131) provided in the NIM, when a response signal of "OKAY" with NIS (130) input packet builder (131 ) without generating in the packet for the response signal, and generates an activation signal for the response signal and outputs it to the decoder 111 via the NIM response signal wire (140).

이와 같은 구성을 갖는 본 발명에 대한 동작을 동작을 도 2와 도 3을 참조하여 설명한다. In this Figure the operation the operation of the present invention having such configuration will be described with reference to Figure 2 and 3. 여기서, 본 발명에 대한 동작은 마스터 IP로부터 발생된 AXI 트랜잭션이 NIM과 라우터를 통하고, NIS를 거쳐 다시 NIM까지 전달되는 과정 예를 들어, 읽기 어드레스, 쓰기 어드레스 AXI 트랜잭션 또는 읽기데이터, 쓰기데이터 AXI 트랜잭션에 대한 패킷이 NoC 라우터를 통해 NIM까지 전달되는 과정은 기존 패킷 처리 과정을 통해 수행되기 때문에 마스터 IP로부터 발생된 쓰기 AXI 트랜잭션에 대한 응답 AXI 트랜잭션을 생성하는 과정에 대해서만 설명한다. The operation of the invention process that the AXI transaction generated from the master IP NIM and through the router, through the NIS passed back to the NIM for example, read addresses, write addresses AXI transaction or a read data, write data AXI process the packet for the transaction is passed through the NoC router to NIM it will be described only for the process of generating a response to the transaction AXI AXI write transactions generated from the master IP because performed via an existing packet processing.

도 2는 본 발명에 따른 NIS에 대한 상세 구성 블록도이다. Figure 2 is a detailed configuration block diagram of a NIS according to the invention.

도 2를 참조하면, NIS(220)는 패킷 수신부(230), 디코더(240), 패킷 빌더(260) 및 아비터(250)를 포함한다. 2, and NIS (220) comprises a packet receiver 230, a decoder 240, the packet builder 260 and the arbiter 250. The

패킷 수신부(230)는 NoC 라우터(210)로부터 수신된 플릿(flit)(또는 패킷) 형태로 들어오는 신호에 대응하는 플릿 채널로 입력된 신호를 전송한다. Packet receiving unit 230 transmits the signal input to the split channel corresponding to a signal coming into a frit (flit) (or packets) received from the NoC router 210 form.

디코더(240)는 각 플릿 채널별로 플릿에 대응하는 AXI 트랜잭션으로 변환하여 슬레이브 IP로 출력한다. Decoder 240 converts the AXI transaction corresponding to the frit in each split channel and outputs it to the slave IP. 이때, 디코더는 쓰기 어드레스 패킷과 쓰기 데이터 패킷을 결합하는 쓰기 어드레스 CAM(write Address CAM)을 포함한다. At this time, the decoder comprises a write address CAM (CAM write Address) that combines the write data packet and the write address packet.

아비터(250)는 패킷 빌더(260)로부터 입력된 플릿 중 하나를 선택하여 NoC 라우터(210)로 출력한다. The arbiter 250 is to select one of the split received from the packet builder 260, and outputs it to the NoC router 210.

패킷 빌더(260)는 슬레이브 IP로부터 입력된 응답 신호 및 읽기 데이터에 대한 AXI 트랜잭션을 플릿(또는 패킷) 형태로 변환하여 아비터(250)로 출력하는 것으로, 본 발명에 따른 패킷 빌더(260)는 슬레이브 IP로부터 응답 신호가 입력되면 그 입력된 응답신호가 "OKAY"인지 판단하고, "OKAY"인 경우에만 패킷 빌더에 직접 연결된 1[bit]의 응답 신호 와이어(270)를 활성화시켜 응답 신호 와이어(270)로 응답 신호에 대한 활성화 신호 예를 들어, '1'을 출력한다. Packet builder 260 the AXI transaction for the response signal and the read data received from the slave IP to convert the split (or packet) form to output to the arbiter 250, the packet builder 260 according to the present invention, the slave when the response signal received from the IP that the input acknowledgment signal is determined if "OKAY", and activates the "OKAY" 1 [bit] response signal wire 270, the only directly connected to a packet builder if the response signal wire (270 ) with, for example, the activation signal to the response signal, and outputs a "1". 이때, 응답 신호는 BReady 신호와 BValid 신호의 핸드쉐이크(handshake)에 의해 생성되고, 응답 신호에 대한 활성화 신호는 BResp 신호가 "OKAY"이면서 BValid 신호가 "High"인 것을 의미한다. In this case, the response signal is generated by the handshake (handshake) with the signal BReady BValid signals, activating signals to the response signal indicates that the signal is BResp "OKAY" yet BValid signal is "High".

이때, 응답 신호에 대한 활성화 신호는 응답 신호 와이어가 연결된 NIM의 디코더로 출력된다. At this time, the activation signal to the response signal is output to the decoder NIM response signal wire is connected.

이때, 본 발명에 따른 NIS 패킷 빌더는 슬레이브 IP로부터 입력된 응답 신호만을 판단하여 동작하며, 기타 다른 신호 예를 들어, 자주 발생하지 않는 에러 신호인 EXOKAY, SLVERR, DECERR 등에 대한 신호는 기존 방식과 동일하게 패킷 형식으로 변환하여 NoC 라우터를 통해 전송한다. Signal for this time, and NIS packet builder according to the present invention operates to determine only the response signal received from the slave IP, and other the other signal for example, often it does not occur in the error signal or the like is EXOKAY, SLVERR, DECERR is identical to the conventional method conversion to a packet format, and sends through the NoC router.

도 3은 본 발명에 따른 NIM에 대한 상세 구성 블록도이다. 3 is a detailed configuration block diagram of a NIM according to the invention.

도 3을 참조하면, NIM(310)은 패킷 빌더(320), 아비터(330), 패킷 수신부(350) 및 디코더(340)를 포함한다. Referring to Figure 3, a NIM (310) comprises a packet builder 320, an arbiter 330, a packet receiving unit 350 and the decoder 340.

아비터(330) 및 패킷 수신부(350)는 도 2에 도시한 아비터 및 패킷 수신부와 같은 기능을 수행하기에 설명하지 않는다. The arbiter 330 and the packet receiving unit 350 will not be described for performing the same function as the arbiter, and the packet reception shown in Fig.

패킷 빌더(320)는 마스터 IP로부터 발생된 읽기 어드레스, 쓰기 어드레스 또는 쓰기 데이터 AXI 트랜잭션을 각각의 채널에 맞는 플릿(또는 패킷) 형태로 변환하여 아비터(330)로 전송한다. Packet builder 320 converts the read address, a write address or write data transactions generated from the AXI master IP with frit (or packet) form for each channel and transmits it to the arbiter 330. The

디코더(340)는 각 플릿 채널별로 플릿에 대응하는 AXI 트랜잭션으로 변환하여 마스터 IP로 출력하는 것으로, 본 발명에 따른 디코더(340)는 NIS의 패킷 빌더와 응답 신호 와이어(370)를 통해 직접 연결되고, 응답 신호 와이어(370)로 응답 신호에 대한 활성화 신호가 입력되면 패킷 빌더(320) 내에서 어드레스 에러를 체크 하기 위해 저장하고 있는 aWID 신호(WADDR Error Flit)를 이용하여 응답 AXI 트랜잭션을 생성하여 마스터 IP로 출력한다. The decoder 340 is to be converted to AXI transaction corresponding to the frit in each split channel to output to the master IP, decoder 340 according to the present invention is directly connected via a packet builder and the response signal wire 370 of the NIS and, when the response signal is activated a signal is input to a response signal to the wire 370 using the packet builder (320) (WADDR error Flit) aWID signal for storing in order to check the address error in generating a response AXI transaction master and outputs it to the IP. 이때, 디코더(340)로 응답 신호에 대한 활성화 신호가 입력된 경우는 BResp 신호가 "OKAY"이면서 BValid 신호가 "High"인 것을 의미하기 때문에 WADDR Error Flit에 포함된 aWID 신호인 4[bit]의 bID 신호, 2[bit]의 BResp 신호 및 1[bit]의 BValid 신호의 응답 AXI 트랜잭션 신호를 생성하여 마스터 IP로 출력한다. At this time, in the aWID signal is 4 [bit] If included an activation signal to the response signal to the decoder 340 is input because it means that BResp signal is "OKAY" yet BValid signal is "High" to WADDR Error Flit to generate a response signal of the AXI transaction bID signal, BValid signal of 2 [bit] of BResp signal and a 1 [bit] and outputs it to the master IP.

본 발명에 따른 일 실시예에서 알 수 있듯이, 마스터 IP로부터 발생된 쓰기 AXI 트랜잭션에 대한 응답 AXI 트랜잭션이 NIS의 아비터, NoC 라우터 및 NIM의 패킷 수신부를 거치지 않고 NIM에서 응답 신호 와이어를 통해 NIS로부터 응답 신호에 대한 활성화 신호를 직접 입력받아 응답 AXI 트랜잭션을 생성하여 마스터 IP로 출력하기 때문에 응답 대기시간을 줄일 수 있다. As can be seen in one embodiment according to the invention, in response to a write AXI transaction generated from the master IP AXI transaction NIS arbiter of, NoC router, and without passing through the packet receiving section of the NIM response from the NIS over the response signal wires from NIM receiving the activation signal for the signal can be directly generated by the transaction response AXI reduce the response waiting time, because output to the master IP.

도 4는 본 발명에 따른 NoC 응답신호 제어 장치를 로컬(local)한 부분에 적용한 일 예시도이다. 4 is one example also apply NoC response signal control apparatus according to the invention in a local part (local).

도 4에서 알 수 있듯이, 본 발명에 따른 NoC 응답신호 제어 장치가 동일한 라우터(Router)에 연결된 NIM과 NIS에 적용된 것을 알 수 있다. As can be seen at 4, the NoC response signal control apparatus according to the invention it can be seen that applied to the NIM and NIS are connected to the same router (Router). 즉, 동일한 라우터에 연결된 IP들간 데이터 교환이 자주 발생하는 경우에 적용될 수 있고, 1[bit]의 응답 신호 와이어만 NIM과 NIS에 직접 연결하면 되기 때문에 와이어의 복잡도는 최소화되면서 응답 신호에 대한 대기시간을 줄일 수 있는 장점이 있다. That is, it can be applied if the IP data between the exchange connected to the same router Frequently, 1 since the directly connected to the NIM and NIS response signal wires only in [bit] complexity of the wire is as minimal waiting for a response signal time there is an advantage that can be reduced.

여기서, 로컬한 부분이 아닌 서로 다른 라우터와 연결된 IP들 간에 통신이 이루어진 경우에는 기존 처리 과정을 통해 수행되는 것은 자명하다. Here, when communication is made between the different routers connected to the non-local portion of the IP, it is obvious that to be performed through the conventional process.

도 5는 기존의 라우터를 통한 응답 대기시간과 본 발명에 따른 응답 대기시간을 비교한 일 예의 파형도로서, 동일한 라우터에 연결된 IP들간의 응답 대기시간에 관한 파형도이다. 5 is a waveform diagram of a waveform example also be a comparison of the response waiting time according to the invention and response waiting time over the traditional router, in the response wait time of between IP connected to the same router.

도 5에서 알 수 있듯이, 기존 방식에 의한 응답 대기시간(495[ns])에 비해 본 발명에 따른 응답 대기시간(415[ns])이 작은 것을 알 수 있다. As can be seen in Figure 5, the response wait time (415 [ns]) according to the invention compared to the response wait time (495 [ns]) by a conventional method can be seen that small. 따라서, IP들간 데이터 교환이 자주 발생하게 되면 그만큼의 응답 대기시간이 줄어들게 되어 전체 대기시간을 줄일 수 있다. Therefore, when the IP data exchange between the two is frequently much less of a response waiting time it may reduce the overall latency.

또한, 본 발명은 로컬한 부분이 아닌 글로벌(global)한 부분에도 적용될 수 있다. In addition, the present invention may be applied to a part other than the local one part global (global). 즉, 한 NIM과 NoC를 구성하는 모든 NIS 사이에 1[bit]의 응답 신호 와이어를 직접 연결하고, 한 NIS와 NoC를 구성하는 모든 NIM 사이에 1[bit]의 응답 신호 와이어를 직접 연결하여 본 발명에 따른 NoC 응답 신호 제어 장치를 구성할 수도 있다. That is, the connected directly to a response signal wire of 1 [bit] between all NIS constituting the NIM and NoC, and directly to a response signal wire of 1 [bit] in all NIM between constituting the NIS and NoC You can also configure the NoC response signal control apparatus according to the invention. 여기서, 응답 신호 와이어를 글로벌한 부분에 적용하였기 때문에 서로 다른 라우터에 연결된 IP들 간에 통신 시에도 라우터를 거치지 않고, 응답 신호 와이어를 통해 응답 신호에 대한 활성화 신호를 출력하여 응답 신호에 대한 대기 시간을 줄일 수 있다. Here, since the application a response signal wire of a part global to each other without going through a router even when the communication between the IP to connected to other routers, via the response signal wire output an activation signal to the response signal waiting time for a response signal It can be reduced.

이때, 본 발명을 글로벌한 부분에 적용하는 경우에는 비록 와이어 복잡도가 증가하고, 차지하는 면적이 커질 수 있지만, 대기시간이 시스템의 성능에 지대한 영향을 미치는 경우에 적용할 수 있다. At this time, although the case of applying the present invention to the global part, and although increased complexity wire, can increase the occupied area can be applied when the waiting time on a great influence on the performance of the system.

물론, 글로벌한 부분에 적용할 경우 NoC를 구성하는 "NIM의 개수ⅹNIS의 개수"만큼의 응답 신호 와이어가 필요한 것은 자명하다. Of course, it is obvious that the required response signal from the wire so as to configure the case of applying the global part NoC "count of the number of ⅹNIS NIM".

반면, 본 발명에 따른 NIM이 멀티플 아웃스탠딩(multiple outstanding)을 지원하는 경우에는 쓰기 어드레스가 발생한 순서대로 응답 신호에 대한 활성화 신호가 NIM의 디코더로 도착한다고 볼 수 없기 때문에 1[bit]의 응답 신호 와이어를 사용하면 도 3에 도시한 WADDR Error Flit 정보에 포함된 aWID 신호를 사용할 수 없다. On the other hand, the response signal of 1 [bit], because in case of supporting NIM the multiple outstanding (multiple outstanding) according to the invention, the activation signal to the response signal in the order in which the write address generated can see that arrive to the decoder of the NIM aWID the signal included in the WADDR Error Flit information shown in Figure 3 using the wire can not be used. 따라서, NIM이 멀티플 아웃스탠딩을 지원하는 경우에는 NIS로부터 4[bit]의 bID 정보를 직접 수신하기 위해 5[bit]의 응답 신호 와이어를 사용해야 한다. Therefore, when the NIM supports multiple outstanding must be used for the response signal of the wire 5 [bit] in order to receive direct information of the bID 4 [bit] from the NIS. 즉, 슬레이브 IP로부터 "OKAY" 응답 신호가 NIS의 패킷 빌더로 입력되면, NIS 패킷 빌더에서 4[bit]의 bID 정보가 포함된 5[bit]의 응답 신호에 대한 활성화 신호를 NIM의 디코더로 출력한다. That is, when the "OKAY" response signal is input into the packet builder of NIS from the slave IP, outputs the activation signal to the response signal at the NIS packet builder 4 [bit] of 5 [bit] that contains the bID information to the decoder of the NIM do.

이와 같이 본 발명은 NoC를 구성하는 NIM의 디코더와 NIS의 패킷 빌더를 1[bit] 또는 5[bit]의 응답 신호 와이어로 직접 연결하고, 응답 신호에 대한 활성화 신호가 발생한 경우 NIS의 아비터, NoC 라우터 및 NIM의 패킷 수신부를 거치지 않고 NIM의 디코더에서 응답 AXI 트랜잭션을 생성하여 마스터 IP로 출력하기 때문에 응답 신호에 의한 대기시간을 줄일 수 있다. In this way the present invention, when the NIM's decoder and NIS packet builder of constituting the NoC directly to 1 [bit] or 5 response signals [bit] wire, the activation signal to the response signal generated NIS arbiter of, NoC without passing through the packet receiving router and NIM to generate a response AXI transaction at the decoder output because the NIM to the master IP it is possible to reduce the waiting time due to the response signal.

도 6은 본 발명에 따른 NoC 응답 신호 제어 방법에 대한 일 실시예 동작 흐름도이다. Figure 6 is one embodiment of an operational flow diagram for the NoC response signal control method according to the present invention.

도 6을 참조하면, 본 발명에 따른 NoC 응답 신호 제어 방법은 NIS에서 슬레이브 IP로부터 응답 신호가 입력된 경우 그 입력된 응답 신호에 대한 활성화 신호를 NIM으로 직접 출력한다(S610). Referring to Figure 6, NoC response signal control method according to the invention if the NIS in a response signal from the slave IP input and outputs an activation signal for the inputted response signal directly to the NIM (S610).

이때, 응답 신호에 대한 활성화 신호는 슬레이브 IP로부터 입력된 응답 신호 가 "OKAY"인 경우에 NIM으로 직접 출력한다. At this time, the activation signal to the response signal is the response signal received from the slave IP output directly as in the case of NIM "OKAY".

이때, 응답 신호에 대한 활성화 신호는 NIS와 NIM을 직접 연결하는 응답 신호 와이어를 통해 출력된다. At this time, the activation signal to the response signal is output from the response signal wire that connects directly to the NIS and NIM.

이때, 응답 신호 와이어는 1[bit]의 와이어일 수 있다. In this case, the response signal wire 1 may be a wire in [bit].

이때, NIM이 멀티플 아웃스탠딩을 지원하는 경우 응답 신호 와이어는 5[bit] 와이어 일 수 있고, 응답 신호에 대한 활성화 신호는 4[bit]의 bID 신호를 포함할 수 있다. At this time, if the NIM supports multiple outstanding response signal wire may be a 5 [bit] wire, the activation signal to the response signal may include bID signal of 4 [bit].

NIM에서 NIS로부터 응답 신호에 대한 활성화 신호를 입력받는 경우 응답신호에 대한 트랜잭션을 생성하여 마스터 IP로 출력한다(S620). When NIS from the NIM for receiving an activation signal to the response signal, and outputs the generated transactions to the response signal to the master IP (S620).

이때, 생성되는 응답 신호에 대한 트랜잭션의 크기는 7[bit]로, 응답 신호에 대한 활성화 신호가 입력된 경우 2[bit]의 BResp가 "OKAY"이고, 1[bit]의 BValid가 "HIGH"인 경우이기 때문에 NIM은 마스터 IP로부터 입력된 aWID 신호를 이용하여 4[bit]의 bID 신호를 생성하고, 응답 신호에 대한 활성화 신호를 이용하여 2[bit]의 BResp 신호 및 1[bit]의 BValid 신호를 생성하여 응답 신호에 대한 트랜잭션을 생성한다. At this time, the size of the transaction to the response signal to be generated is a 7 [bit], and if the activation signal to the response signal input BResp of 2 [bit] is "OKAY", the BValid of 1 [bit] "HIGH" because when the NIM is using the aWID signal input from the master IP 4 [bit] of generating a bID signal, BResp of 2 [bit] by using the activating signal to the response signal signal, and 1 [bit] BValid of generating a signal to generate a transaction for the response signal.

이때, NIM과 NIS를 직접 연결하는 응답 신호 와이어가 5[bit]인 경우에는 NIS로부터 4[bit]의 bID 신호를 입력받기 때문에 NIM에서 응답 신호 와이어를 통해 입력된 4[bit]의 bID 신호, 응답 신호에 대한 활성화 신호에 의한 2[bit]의 BResp 신호 및 1[bit]의 BValid 신호를 생성하여 응답 신호에 대한 트랜잭션을 생성한다. At this time, bID signal of the wire response signal directly to the NIM and NIS 5 [bit] If, since inputting bID signal of 4 [bit] from the NIS the in NIM input through the response signal wires 4 [bit], generating a signal of BValid 2 [bit] of BResp signal and a 1 [bit] due to the activation signal to the response signal to generate a transaction for the response signal.

물론, NIS에서 응답 신호 와이어가 연결되지 않은 NIM으로 응답 신호를 출력 해야 하는 경우에는 기존 처리 과정을 수행한다. Of course, if you need to output a response signal to the NIM NIS in that the response signal wires are not connected, and performs the existing process. 예컨대, 응답 신호 와이어가 동일 라우터와 연결된 NIM과 NIS 사이에만 직접 연결되고, 서로 다른 라우터에 연결된 IP들 간 통신이 발생한 경우 마스터 IP와 연결된 NIM과 슬레이브 IP와 연결된 NIM 사이에 응답 신호 와이어가 연결된 상태가 아니기 때문에 기존 처리 과정을 통해 응답 신호를 처리한다. For example, the response signal status wire is only in direct connection between associated with the same router NIM and NIS, the another master IP and NIM and connected to the slave IP wire response signal between the NIM is connected the event of the IP to communications associated with the other routers connected because it is not to process the response signal through the existing process.

도 7은 도 6에 도시한 S610 단계에 대한 상세 동작 흐름도로, NIS에서의 동작 흐름도이다. Figure 7 is a detailed operation flow chart of the step S610 shown in Figure 6, an operational flow diagram of the NIS.

도 7을 참조하면, NIS는 슬레이브 IP로부터 응답 신호가 입력되면(S710), 그 입력된 응답 신호가 "OKAY"인지 판단한다(S720). Referring to Figure 7, NIS is when the response signal received from the slave IP (S710), and determines whether the inputted response signal is "OKAY" (S720). 이때, 응답 신호는 BReady 신호와 BValid 신호의 핸드쉐이크에 의해 생성된다. In this case, the response signal is produced by the handshake signals with the BReady BValid signal.

상기 응답 신호가 "OKAY"가 아닌 경우 응답 패킷을 발생시키고, 발생된 응답 패킷을 NoC 라우터를 통해 NIM으로 출력되는 기존의 처리 과정을 수행한다(S750). And wherein the response signal is generated the response packet is not a "OKAY" and, performing a traditional process that outputs the generated response packet to the NIM with the NoC router (S750).

반면, 상기 응답 신호가 "OKAY"이면 응답 신호에 대한 활성화 신호를 생성한다(S730). On the other hand, if the response signal is "OKAY" generates the activation signal to the response signal (S730). 이때, 응답 신호에 대한 활성화 신호는 BResp 신호가 "OKAY"이면서 BValid 신호가 "High"인 것을 의미한다. At this time, the activation signal to the response signal indicates that the signal is BResp "OKAY" yet BValid signal is "High".

상기 생성된 응답 신호에 대한 활성화 신호는 NIS와 NIM이 직접 연결된 1[bit]의 응답 신호 와이어를 통해 NIS에서 NIM으로 출력된다(S740). The activation signals for the generated response signal is output to the NIM at the NIS over the response of the signal wire 1 [bit] and the NIS NIM directly connected (S740).

이때, NIS와 NIM이 5[bit]의 응답 신호 와이어로 직접 연결된 경우에는 응답 신호에 대한 활성화 신호에 4[bit]의 bID 신호를 포함하고, 5[bit]의 응답 신호에 대한 활성화 신호를 NIM으로 출력한다. At this time, NIS and NIM is the activation signal to the response signal of 5 [bit] when connected directly to the response signal of wires includes a bID signal of 4 [bit] to the activation signal for the response signal and, 5 [bit] NIM and it outputs a. 여기서, 5[bit]의 응답 신호 와이어 중 1[bit]는 NIM에서 응답 신호에 대한 활성화 신호의 입력 여부를 판단하기 위한 와이어로 사용될 수 있다. Here, 5 [bit] 1 [bit] of the response signal of the wire can be used in the wire to determine whether the input active signal on the response signal from the NIM.

도 8은 도 6에 도시한 S620 단계에 대한 상세 동작 흐름도로, NIM에서의 동작 흐름도이다. Figure 8 is a detailed flowchart illustrating an operation of a step S620 shown in Figure 6, a flowchart illustrating an operation of the NIM.

도 8을 참조하면, NIM은 NIS로부터 응답 신호 와이어를 통해 응답 신호에 대한 활성화 신호가 수신되면(S810), 응답 AXI 트랜잭션을 생성한다(S820). Referring to Figure 8, NIM through a response signal wire from the NIS signal is activated when the reception of the response signal (S810), generates a response AXI transaction (S820).

이때, 응답 신호 와이어가 1[bit] 와이어인 경우에는 어드레스 에러를 체크하기 위해 저장하고 있는 aWID 신호를 이용하여 응답 AXI 트랜잭션을 생성한다. At this time, if the response signal wire of 1 [bit], the wire using the signal aWID storing to check the error address to generate a response AXI transaction. 즉, 응답 AXI 트랜잭션의 bID 정보는 aWID 신호를 사용하고, 응답 신호에 대한 활성화 신호가 입력된 것은 BResp 신호가 "OKAY"이면서 BValid 신호가 "High"인 것을 의미하기 때문에 aWID 신호인 4[bit]의 bID 신호, 2[bit]의 BResp 신호 및 1[bit]의 BValid 신호를 포함하는 응답 AXI 트랜잭션 신호를 생성한다. That is, bID information in response AXI transaction using aWID signal, the 4 [bit] of the activation signal to the response signal input is yet BResp signal is "OKAY" because it means that BValid signal is "High" aWID signal bID the signal, the second response including BValid signals [bit] of BResp signal and a 1 [bit] and generates a transaction signal AXI.

이때, NIM이 멀티플 아웃스탠딩을 지원하는 경우에는 5[bit]의 응답 신호 와이어를 통해 수신된 응답 신호에 대한 활성화 신호에 4[bit]의 bID 정보가 포함되기 때문에 활성화 신호에 포함된 4[bit]의 bID 신호와 응답 신호에 대한 활성화 신호의 입력이 의미하는 2[bit]의 BResp 신호 및 1[bit]의 BValid 신호를 포함하는 응답 AXI 트랜잭션 신호를 생성한다. At this time, 4 [bit a NIM this multiple-out in case of supporting standing include the activation signal, since contain bID information of 4 [bit] to the activation signal for the response signal received through the response signal wire of 5 [bit] ] of the transaction and generates a response signal including the AXI bID BValid signal and the signal of 2 [bit] of BResp signal and a 1 [bit], which means the input to the activation signal to the response signal.

NIM에서 생성된 응답 AXI 트랜잭션은 마스터 IP로 출력되어 IP들 간 통신 과정이 완료된다(S830). The response generated by the transaction AXI NIM is a communication process between the master is output to the IP IP completed (S830).

이와 같은 과정의 상세 흐름도는 NIM에 구비된 디코더에서 수행될 수 있다. A detailed flow diagram of this process may be performed in a decoder provided at the NIM.

본 발명에 따른 NoC 응답 신호 제어 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. NoC response signal control method according to the present invention is implemented in program instruction form that can be executed by various computer means to be recorded in computer-readable media. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. The media may also include, alone or in combination with the program instructions, data files, data structures, and the like. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. The media and program instructions may be ones, or they may be of well-known and available to those skilled in the art computer software specifically designed and constructed for the purposes of the present invention. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. Examples of the computer readable recording medium such as an optical recording medium (optical media), flop tikeol disk (floptical disk) such as a magnetic medium (magnetic media), CD-ROM, DVD, such as hard disks, floppy disks, and magnetic tape - hardware devices that are specially configured to store the program instructions, such as an optical medium (magneto-optical media), and read-only memory (ROM), random access memory (RAM), flash memory and perform. 상기 매체는 프로그램 명령, 데이터 구조 등을 지정하는 신호를 전송하는 반송파를 포함하는 광 또는 금속선, 도파관 등의 전송 매체일 수도 있다. The media may also be a transmission medium such as optical or metallic lines, wave guides, etc. including a carrier wave transmitting signals specifying the program instructions, data structures, 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. Examples of program instructions include both machine code, such as produced by a compiler, using an interpreter for a high-level language code that can be executed by a computer. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다. The described hardware devices may be configured to act as one or more software modules in order to perform the operations of the present invention, or vice versa.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. The present invention as described above, although been described and specific examples, the invention is not limited to the embodiments described above, those skilled in the art to which the invention pertains many modifications and variations to the described this is possible.

그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다. Therefore, the scope of the invention limited to the described embodiments will not be jeonghaejyeoseo, it should be below the claims of which is defined by the claims and their equivalents.

본 발명의 NoC 응답 신호 제어 장치 및 그 방법은, NIS에서 직접 연결된 응답 신호 와이어를 통해 응답 신호에 대한 활성화 신호를 NIM으로 출력하고, NIM에서 응답 트랜잭션을 생성하여 마스터 IP로 출력하기 때문에 응답 신호의 대기시간을 줄일 수 있다. NoC response signal control apparatus and method of the present invention, since the through directly connected response signal wire from the NIS outputs the activation signal to the response signal to the NIM, and generate a response transaction in NIM outputting a master IP of a response signal It can reduce the waiting time.

또한, 본 발명은 NIS와 NIM을 직접 연결한 응답 신호 와이어를 이용함으로써, NoC의 응답 신호에 대한 대기시간을 줄이면서 구현 비용을 최소화할 수 있다. The present invention is by using a NIS and NIM direct connection response signal wire, while reducing the latency to the response signal of the NoC can minimize the cost of implementation.

또한, 본 발명은 낮은 와이어 복잡도로 패킷 대기시간을 감소시킬 수 있다. In addition, the present invention can reduce packet latency, a lower wire complexity.

Claims (19)

  1. 슬레이브(slave) IP(Intellectual Property)로부터 기 설정된 응답 신호가 입력된 경우 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 NI 슬레이브; Slave (slave) IP NI slave that outputs an activation signal to the response signal when a predetermined response signal is input from the (Intellectual Property) from a response signal wire; And
    상기 NI 슬레이브와 직접 연결된 상기 응답 신호 와이어를 통해 상기 활성화 신호가 입력된 경우 상기 응답 신호에 대한 트랜잭션(transaction)을 생성하여 마스터(master) IP로 출력하는 NI(Network Interface) 마스터 If said enable signal is input through the response signal wire directly connected to the slave NI NI (Network Interface) for outputting a master (master) IP to generate a transaction (transaction) on the response signal master
    를 포함하는 것을 특징으로 하는 NoC 응답신호 제어 장치. NoC response signal control device comprising: a.
  2. 제1항에 있어서, According to claim 1,
    상기 응답 신호 와이어는 The response signal wire
    1비트 와이어인 것을 특징으로 하는 NoC 응답신호 제어 장치. NoC response signal control apparatus, characterized in that a 1-bit wires.
  3. 제2항에 있어서, 3. The method of claim 2,
    상기 트랜잭션은 The transaction is
    AXI(Advanced Extensible Interface) 트랜잭션인 것을 특징으로 하는 NoC 응답신호 제어 장치. AXI (Advanced Extensible Interface) NoC response signal control apparatus, characterized in that transaction.
  4. 제3항에 있어서, 4. The method of claim 3,
    상기 NI 마스터는 The NI master
    상기 활성화 신호가 입력된 경우 상기 마스터 IP로부터 입력된 aWID 신호를 추가적으로 이용하여 상기 응답 신호에 대한 트랜잭션을 생성하는 것을 특징으로 하는 NoC 응답신호 제어 장치. When the enable signal is input NoC response signal control apparatus, characterized in that for generating a transaction on the response signal by additionally using the aWID signal input from the master IP.
  5. 제3항에 있어서, 4. The method of claim 3,
    상기 NI 마스터는 The NI master
    상기 슬레이브 IP로부터 "OKAY"의 응답 신호(BResp)가 입력된 경우 상기 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 것을 특징으로 하는 NoC 응답신호 제어 장치. If the response signal (BResp) of "OKAY" from the slave IP input NoC response signal control apparatus characterized in that it outputs the activating signal to the response signal from the response signal wire.
  6. 제2항에 있어서, 3. The method of claim 2,
    상기 응답 신호 와이어는 The response signal wire
    상기 NI 마스터에 구비된 디코더(decoder)와 상기 NI 슬레이브에 구비된 패킷 빌더(packet builder)를 직접 연결하는 것을 특징으로 하는 NoC 응답신호 제어 장치. NoC response signal control apparatus characterized in that it directly to the decoder (decoder) and the packet builder (packet builder) provided in the slave NI NI provided in the master.
  7. 제1항에 있어서, According to claim 1,
    상기 응답 신호 와이어는 The response signal wire
    상기 NI 마스터가 멀티플-아웃스탠딩(Multiple-Outstanding)을 지원하는 경 우 5비트 와이어인 것을 특징으로 하는 NoC 응답신호 제어 장치. NoC response signal control apparatus, characterized in that if a 5-bit wire supporting outstanding (Multiple-Outstanding) - the master multiple NI.
  8. 제7항에 있어서, The method of claim 7,
    상기 활성화 신호는 Said activation signal
    상기 트랜잭션이 AXI 트랜잭션인 경우 4비트의 bID 신호를 포함하는 것을 특징으로 하는 NoC 응답신호 제어 장치. If the transaction is a transaction AXI NoC response signal control apparatus comprises a bID signal of 4 bits.
  9. 제1항에 있어서, According to claim 1,
    상기 트랜잭션은 The transaction is
    AHB(AMBA High-Performance Bus) 트랜잭션 또는 OCP(Open Core Protocol) 트랜잭션인 것을 특징으로 하는 NoC 응답신호 제어 장치. AHB (AMBA High-Performance Bus) transaction or NoC response signal control apparatus, characterized in that (Open Core Protocol) OCP transaction.
  10. NI(Network Interface) 슬레이브(slave)에서 슬레이브 IP(Intellectual Property)로부터 응답 신호가 입력된 경우 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 단계; The method comprising if the NI (Network Interface) slave (slave) slave response signal from the IP (Intellectual Property) from the input through the response signal wire output the activation signal for the response signals; And
    NI 마스터(master)에서 상기 NI 슬레이브와 직접 연결된 상기 응답 신호 와이어를 통해 상기 활성화 신호가 입력된 경우 상기 응답 신호에 대한 트랜잭션(transaction)을 생성하여 마스터 IP로 출력하는 단계 Further comprising: if said enable input signal to generate a transaction (transaction) to the response signal output by the master IP through the response signal wire directly connected to the NI NI slave in the master (master)
    를 포함하는 것을 특징으로 하는 NoC 응답신호 제어 방법. NoC response signal control method, comprising a step of including.
  11. 제10항에 있어서, 11. The method of claim 10,
    상기 응답 신호 와이어는 The response signal wire
    1비트 와이어인 것을 특징으로 하는 NoC 응답신호 제어 방법. NoC response signal control method, characterized in that a 1-bit wires.
  12. 제11항에 있어서, 12. The method of claim 11,
    상기 트랜잭션은 The transaction is
    AXI(Advanced Extensible Interface) 트랜잭션인 것을 특징으로 하는 NoC 응답신호 제어 방법. NoC response signal control method, characterized in that the AXI (Advanced Extensible Interface) transaction.
  13. 제12항에 있어서, 13. The method of claim 12,
    상기 NI 마스터에서 상기 NI 슬레이브와 직접 연결된 상기 응답 신호 와이어를 통해 상기 활성화 신호가 입력된 경우 상기 응답 신호에 대한 트랜잭션을 생성하여 마스터 IP로 출력하는 단계는 If the NI master to which the enable signal is input through the response signal wire directly connected to the NI slave and outputting a master IP to generate a transaction for the response signal
    상기 마스터 IP로부터 입력된 aWID 신호를 추가적으로 이용하여 상기 응답 신호에 대한 트랜잭션을 생성하고, 상기 생성된 응답 신호에 대한 트랜잭션을 상기 마스터 IP로 출력하는 것을 특징으로 하는 NoC 응답신호 제어 방법. NoC response signal control method for a transaction using the additional aWID signal input from the master IP generated transactions to said response signal, and the generated response signal characterized in that the output to the master IP.
  14. 제12항에 있어서, 13. The method of claim 12,
    상기 NI 슬레이브에서 슬레이브 IP로부터 응답 신호가 입력된 경우 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 단계는 And outputting an activation signal for the response signal when the NI from the slave response signal from the slave IP input through the response signal wire
    상기 슬레이브 IP로부터 "OKAY"의 응답 신호(BResp)가 입력된 경우 상기 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 것을 특징으로 하는 NoC 응답신호 제어 방법. If the response signal (BResp) of "OKAY" from the slave IP input NoC response signal control method that is characterized in that the output enable signal on the response signal from the response signal wire.
  15. 제11항에 있어서, 12. The method of claim 11,
    상기 NI 슬레이브에서 슬레이브 IP로부터 응답 신호가 입력된 경우 응답 신호 와이어를 통해 상기 응답 신호에 대한 활성화 신호를 출력하는 단계는 And outputting an activation signal for the response signal when the NI from the slave response signal from the slave IP input through the response signal wire
    상기 응답 신호가 슬레이브 IP로부터 상기 NI 슬레이브로 입력된 경우 상기 NI 슬레이브에 구비된 패킷 빌더(packet builder)에서 생성된 활성화 신호를 상기 응답 신호 와이어를 통해 상기 NI 마스터에 구비된 디코더(decoder)로 출력하는 것을 특징으로 하는 NoC 응답신호 제어 방법. The response signal is output from the slave IP to a decoder (decoder) included in the NI master when the input to the NI slave through the response signal wire to the activation signal generated in the packet builder (packet builder) included in the NI slave NoC response signal control method, comprising a step of.
  16. 제10항에 있어서, 11. The method of claim 10,
    상기 응답 신호 와이어는 The response signal wire
    상기 NI 마스터가 멀티플-아웃스탠딩(Multiple-Outstanding)을 지원하는 경우 5비트 와이어인 것을 특징으로 하는 NoC 응답신호 제어 방법. The NI master multiple-case supporting outstanding (Multiple-Outstanding) NoC response signal control method, characterized in that 5-bit wire.
  17. 제16항에 있어서, 17. The method of claim 16,
    상기 활성화 신호는 Said activation signal
    상기 트랜잭션이 AXI 트랜잭션인 경우 4비트의 bID 신호를 포함하는 것을 특 징으로 하는 NoC 응답신호 제어 방법. NoC response signal control method for a case where the transaction is AXI transaction comprises a bID signal of 4 bits to the Feature.
  18. 제10항에 있어서, 11. The method of claim 10,
    상기 트랜잭션은 The transaction is
    AHB(AMBA High-Performance Bus) 트랜잭션 또는 OCP(Open Core Protocol) 트랜잭션인 것을 특징으로 하는 NoC 응답신호 제어 방법. AHB (AMBA High-Performance Bus) transactions or NoC response signal control method, characterized in that (Open Core Protocol) OCP transaction.
  19. 제10항 내지 제18항 중 어느 한 항의 방법을 실행하기 위한 프로그램이 기록되어 있는 것을 특징으로 하는 컴퓨터에서 판독 가능한 기록 매체. Of claim 10 to claim 18, the program is recorded for executing a method of any one of wherein the computer-readable recording medium characterized in that.
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