KR100735012B1 - 제품 파라미터들의 통계적 분포 특성을 평가하는 방법 - Google Patents

제품 파라미터들의 통계적 분포 특성을 평가하는 방법 Download PDF

Info

Publication number
KR100735012B1
KR100735012B1 KR1020060006873A KR20060006873A KR100735012B1 KR 100735012 B1 KR100735012 B1 KR 100735012B1 KR 1020060006873 A KR1020060006873 A KR 1020060006873A KR 20060006873 A KR20060006873 A KR 20060006873A KR 100735012 B1 KR100735012 B1 KR 100735012B1
Authority
KR
South Korea
Prior art keywords
parameters
manufacturing
characteristic
functions
design
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020060006873A
Other languages
English (en)
Inventor
윤성희
정승호
김대욱
유문현
이종배
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060006873A priority Critical patent/KR100735012B1/ko
Priority to US11/656,715 priority patent/US7343215B2/en
Application granted granted Critical
Publication of KR100735012B1 publication Critical patent/KR100735012B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q50/00—Information and communication technology [ICT] specially adapted for implementation of business processes of specific business sectors, e.g. utilities or tourism
    • G06Q50/04—Manufacturing
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
    • G01R31/318357—Simulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Business, Economics & Management (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Health & Medical Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Economics (AREA)
  • Manufacturing & Machinery (AREA)
  • Human Resources & Organizations (AREA)
  • Marketing (AREA)
  • Primary Health Care (AREA)
  • Strategic Management (AREA)
  • Tourism & Hospitality (AREA)
  • General Business, Economics & Management (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

제품 파라미터들의 통계적 분포 특성을 평가하는 방법, 보다 구체적으로는, 제품을 특징짓는 제조 파라미터들과 그 결과로서 얻어지는 특성 파라미터들 사이의 상관 관계를 통계적으로 분석할 수 있는 일반화된 방법을 제공한다. 이 방법은 제품을 특징짓는 제조 파라미터들 및 제조 파라미터들에 의존적인 특성 파라미터들을 결정하고, 특성 파라미터들을 제조 파라미터들의 함수로서 표현하는 관계 함수들을 결정한 후, 제조 파라미터들을 특성 파라미터들의 함수로서 표현하는 관계 함수들의 역함수들을 구하는 단계를 포함한다. 이후, 제조 파라미터들과 특성 파라미터들 사이의 정량적 관계를 실험적으로 결정하기 위한 소정의 시험 제품들을 제작한 후, 시험 제품들을 k번 측정하여 특성 파라미터들의 측정 데이터를 준비한다. 이어서, 관계 함수의 역함수들을 이용하여, 특성 파라미터들의 측정 데이터 분포에 대응하는 제조 파라미터들의 분포 특성을 평가한다.

Description

제품 파라미터들의 통계적 분포 특성을 평가하는 방법{Methodology For Estimating Statistical Distribution Characteristics Of Product Parameters}
도 1은 종래 기술에 따른 제품의 특성 예측 방법을 설명하기 위한 순서도이다.
도 2는 본 발명에 따른 제품 파라미터의 통계적 분포 특성의 평가 방법을 설명하기 위한 순서도이다.
도 3은 본 발명의 실시예들에 따른 관계 함수들의 결정 방법을 설명하기 위한 순서도이다.
도 4는 본 발명에 따른 제품의 특성 예측 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 일 실시예에 따른 관계 함수들의 결정 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 일 실시예에 따른 제품 파라미터의 통계적 분포 특성의 평가 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 일 실시예에서 얻어지는 오프 전류(Ioff)의 분포 특성을 예시적으로 보여주는 히스토그램이다.
도 8 및 도 9는 본 발명의 일 실시예에서 얻어지는 파라미터들의 연결 확률 밀도 함수(joint probability density function)를 보여주는 3차원 그래프 및 윤곽선 도표(contour plot)이다.
도 10a, 도 10b 및 도 10c는 본 발명의 일 실시예에서 얻어지는 특성 파라미터들(Ids, Ioff 및 Vth)의 확률 밀도 함수들을 보여주는 그래프들이다.
본 발명은 제품 개발을 위한 파라미터들의 통계적 분포 특성의 평가 방법에 관한 것이다.
제품의 품질은 설계 및 제조 과정에서 적용되는 설계 규칙들 및 공정 조건들에 의존적(dependent)이다. 하지만, 과학-기술이 발전함에 따라, 산업 제품들의 설계 및 제조 과정들은 더욱 복잡(complicated)해지고 있으며, 그 결과, 설계 규칙들 및 공정 조건들에 대한 제품 품질의 의존성을 분석하기가 점점 어려워지고 있다. 이러한 분석의 정확성 및 신속성의 향상은 새로운 제품의 시장 출하 시간(즉, Time-to-Market)을 단축시킬 수 있다는 점에서, 시장 선점을 위해서는 상기 설계 규칙들 및 공정 조건들과 상기 제품 품질 사이의 상관 관계를 정확하고 신속하게 분석할 수 있는 방법이 요구된다.
보다 구체적으로, 고도의 기술들이 집약된 반도체 집적회로의 제조는 상술한 설계 및 제조 과정의 복잡성 및 그에 따른 상관 관계의 분석의 어려움이 발견되는 대표적인 예이다. 반도체 집적회로의 제작자는 전기적 특성들 및 구조적 특성들에 대해 요구되는 기준을 규정하는 시방서(Specification)에 기초하여 반도체 집적회로를 제작한다. 반도체 산업의 초기에는 이러한 시방서에 따른 회로 설계 검증을 사람이 직접하였으나, 집적도가 증가함에 따라, 컴퓨터를 사용하여 상기 회로 설계 검증을 하고 있다. 과거에 비하여 현저하게 뛰어난 계산 능력(computing power)을 갖은 컴퓨터를 이용하고 있음에도 불구하고, 반도체 회로의 집적도가 더욱 증가함에 따라 회로 설계 검증의 속도와 정확도 등이 현저하게 저하되고 있다.
이에 더하여, 반도체 소자의 크기가 작아짐에 따라 반도체 집적 회로를 제조하는 과정에서 발생하는 공정 상의 변동의 상대적인 비율이 증가하고 있다. (즉, 기준 크기에 대한 동일한 크기의 공정 오차의 변동 비율은 증가된 집적도를 갖는 반도체 집적 회로에서 상대적으로 더욱 커진다.) 그 결과, 반도체 집적 회로를 설계하는 과정에서, 이러한 공정 상의 변동까지도 고려해야 할 필요성이 대두되고 있다. 특히, 공정 상의 변동은 반도체 소자의 수율(yield)에 큰 영향을 미치기 때문에, 설계 단계에서 공정 상의 변동에 따른 제품의 전기적 특성의 변화를 예측하는 것은 더욱 중요해지고 있다.
구체적으로, 반도체 소자의 전기적 특성들은 channel length(L), device width(W), doping profile(Na or Nd), oxide thickness(tox), oxide permittivity(εox), channel length modulation constant(λ) 등과 같은 소자의 구조적/물리적 파라미터들(이하, 독립 파라미터들)에 종속적이라는 점에서, 반도체 소자의 수율을 향상시키기 위해서는 이러한 독립 파라미터들의 통계적 분포를 예측하는 것이 필요하다. 종래에는, 도 1에 도시한 것처럼, 제품 특성의 예측(S3)을 위해 소정의 시뮬레이션(S2)을 실시하였으며, 이러한 시뮬레이션에는 정규 분포를 갖는 것으로 가정된 설계 데이터들(즉, 상기 독립 파라미터들)이 입력 데이터로 이용되었다(S1). 하지만, 상술한 공정 상의 변동과 같은 복잡한 이유들 때문에, 입력 데이터의 가정된 정규 분포는 올바르지 않을 수 있다. 부정확한 입력 데이터는 제품 특성에 대한 부정확한 예측을 초래한다는 점에서, 상기 입력 데이터로 사용되는 설계 데이터들의 분포 특성을 정규 분포로 가정하는 것은 불충분하며, 이를 올바르게 예측하는 것이 필요하다.
그럼에도 불구하고, 상기 독립 파라미터들의 통계적 분포를 예측하는 것은 일반적으로 용이하지 않다. 예를 들면, 물리적 이론을 통해, 독립 파라미터들과 이에 종속적인 전기적 특성 사이의 상관 관계를 나타내는 방정식이 유도될 수 있지만, 이러한 접근은 매우 제한적인 경우에만 성공적이다. 즉, 일반적인 경우, 이들 방정식은 다변수 함수일 뿐만 아니라, 이 방정식들의 변수들은 (수율 향상을 위해 지속적으로 갱신되는) 공정 조건들에 의존적이기 때문에, 이러한 방정식들을 이론적 접근을 통해 유도하는 것은 대개의 경우 현실적으로 어렵다. 그 결과, 상기 독립 파라미터들의 통계적 분포의 예측 역시 종래의 방법에서는 얻어지기 어려웠다.
이러한 기술적 어려움을 극복하기 위한 다른 종래의 방법들에는, 모델 피팅(model fitting) 방법을 통해 상기 독립 파라미터들의 통계적 분포를 예측하는 방법이 있다. 하지만, 이러한 방법들은 긴 계산 과정을 필요로 하는 모델 피팅에 기 반하고 있기 때문에, 독립 파라미터들 및 이들에 종속적인 전기적 특성들 사이의 상관 관계에 대한 물리적 의미를 제공하지 못할 뿐만 아니라 작업 시간이 매우 길다는 단점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는 제품을 특징짓는 독립 파라미터들과 이들에 종속적인 파라미터들 사이의 상관 관계를 정확하고 신속하게 분석할 수 있는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 독립 파라미터들 및 종속 파라미터들 사이의 물리적 관계에 대한 이해를 제공할 수 있는 통계적 분포 특성의 평가 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 제품을 특징짓는 제조 파라미터들과 그 결과로서 얻어지는 특성 파라미터들 사이의 상관 관계를 통계적으로 분석할 수 있는 일반화된 방법을 제공한다. 이 방법은 제품을 특징짓는 n개의 제조 파라미터들 및 상기 제조 파라미터들에 의존적인 m개의 특성 파라미터들을 결정하고, 상기 특성 파라미터들을 상기 제조 파라미터들의 함수로서 표현하는 m개의 관계 함수들을 결정한 후, 상기 제조 파라미터들을 상기 특성 파라미터들의 함수로서 표현하는 상기 관계 함수들의 역함수들을 구하는 단계를 포함한다. 이후, 상기 제조 파라미터들과 상기 특성 파라미터들 사이의 정량적 관계를 실험적으로 결정하기 위한 소정의 시험 제품들을 제작한 후, 상기 시험 제품들을 k번 측정하여 상기 특 성 파라미터들의 측정 데이터를 준비한다. 이어서, 상기 관계 함수의 역함수들을 이용하여, 상기 특성 파라미터들의 측정 데이터 분포에 대응하는 제조 파라미터들의 분포 특성을 평가한다.
본 발명의 실시예들에 따르면, 상기 제조 파라미터들은 상기 제품의 물리적 특징들 또는 상기 제품을 제조하는 공정의 공정 조건들을 표현하는 물리적 파라미터들이고, 상기 특성 파라미터들은 상기 제조 파라미터들에 의존적이면서 측정 가능한 파라미터들이다.
본 발명은 트랜지스터들, 저항 소자들, 이들을 연결하는 배선들 및 이들 사이에 배치되는 절연성 구조물들을 포함하는 반도체 집적 회로의 설계 파라미터들의 통계적 분포를 평가하는데 이용될 수 있다. 이러한 실시예에 따르면, 상기 제조 파라미터들은 상기 트랜지스터들, 상기 저항 소자들, 상기 배선들 및 상기 절연성 구조물들 중의 적어도 하나의 물리적 특징들을 표현하는 설계 파라미터들이고, 상기 특성 파라미터들은 상기 물리적 파라미터들에 의존적이면서 전기적으로 측정가능한 전기적 파라미터들일 수 있다. 예를 들면, 상기 제조 파라미터들은 채널 길이, 채널 폭, 게이트 절연막 두께, 게이트 전극의 두께, 게이트 전극의 불순물 농도, 게이트 전극의 전도도, 채널의 불순물 농도, 소오스/드레인 영역의 깊이 및 제로-바이어스 문턱 전압을 포함하는 상기 트랜지스터의 물리적 특징들 중의 적어도 한가지이고, 상기 특성 파라미터들은 소오스/드레인 전류, 오프 전류, 문턱 전압, 게이트 절연막의 항복 전압, 소오스/드레인 접합영역의 항복전압 및 펀치쓰루 전압을 포함하는 상기 트랜지스터의 전기적 특성들 중의 적어도 한가지일 수 있다.
본 발명은 트랜지스터들, 저항 소자들, 이들을 연결하는 배선들 및 이들 사이에 배치되는 절연성 구조물들을 포함하는 반도체 집적 회로의 공정 파라미터들의 통계적 분포를 평가하는데 이용될 수 있다. 이 실시예에 따르면, 상기 제조 파라미터들은 상기 반도체 소자를 제조하는 공정 단계에서 적용되는 공정 조건들이고, 상기 특성 파라미터들은 상기 공정 조건들에 의존적이면서 측정가능한 특성들일 수 있다. 예를 들면, 상기 제조 파라미터들은 상기 트랜지스터들, 상기 저항 소자들, 상기 배선들 및 상기 절연성 구조물들 중의 적어도 하나를 제조하는 단계에서 적용되는 공정 온도, 공정 시간, 공정 압력, 공정 가스의 유량 및 공정 가스들의 상대적 비율을 포함하는 공정 조건들 중의 적어도 한가지이고, 상기 특성 파라미터들은 상기 공정 조건들을 적용하여 제작된 반도체 소자의 박막의 두께, 박막의 밀도, 박막의 유전율, 박막의 전도도, 패턴의 폭, 패턴의 측벽 경사각, 식각 선택비, 식각 속도, 증착 속도 및 단차도포성(step coverage)을 포함하는 상기 공정 조건들에 의존성을 갖는 특성들 중의 적어도 한가지일 수 있다.
한편, 상기 관계 함수들은 물리학/화학적 이론들을 이용하는 방법, 시뮬레이션을 이용하는 방법 및 기존의 경험적 데이터들에 기반한 모델링을 이용하는 방법 중에서 선택된 적어도 한가지 방법을 통해 결정될 수 있다. 또한, 상기 관계 함수들을 결정하는 단계는 상기 제품의 요구되는 품질을 충족시키기 위한, 특성 파라미터들의 설계값들 및 제조 파라미터들의 설계값들을 결정한 후, 상기 제조 파라미터들의 설계값들에 대하여 상기 특성 파라미터들의 설계값들을 충족시키는 관계 함수들을 구하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 관계 함수들을 결정하는 단계는 소정 개수의 서로 다른 입력 값들을 상기 제조 파라미터들의 설계값 근방에서 선택하고, 상기 선택된 입력 값들을 입력 데이터로 이용하는 시뮬레이션을 실시하여 상기 선택된 값들에 대응되는 특성 파라미터들의 값들을 출력 데이터로 추출한 후, 소정의 모델 피팅 단계를 실시하여 상기 출력 데이터로 추출된 특성 파라미터들의 값들과 상기 선택된 입력 값들 사이의 정량적 관계를 나타내는 상기 관계 함수를 결정하는 단계를 포함할 수 있다. 이때, 상기 입력 값들을 선택하는 단계는 디-최적 설계(D-optimal design), 완전 배치 설계(full factorial design), 부분 배치 설계(fractional factorial design), 중심 합성 배치 설계(central composite design) 및 Box-Behnken 설계를 포함하는 실험계획법(Design Of Experiment; DOE)들 중의 적어도 하나를 이용할 수 있고, 상기 모델 피팅 단계는 반응표면설계법(Response Surface Modeling; RSM)을 이용할 수 있다.
상기 관계 함수들의 역함수들을 구하는 단계는 상기 특성 파라미터들에 대한 상기 제조 파라미터들의 편도함수(partial derivative)로서 표현되는 자코비안 행렬(Jacobian Matrix)을 구하고, 상기 자코비안 행렬의 유사 역행렬(pseudo-inverse matrix)을 구한 후, 상기 제조 파라미터들을 상기 특성 파라미터들과 상기 자코비안 행렬의 유사 역행렬의 곱으로 표현하는 상기 관계 함수들의 역함수들을 구하는 단계를 포함할 수 있다. 이 경우, 상기 제조 파라미터들의 분포 특성을 평가하는 단계는 상기 특성 파라미터들의 측정된 k개의 데이터들을 행렬 식
Figure 112006005038950-pat00001
에 대입하여, k개의 예상되는 제조 파라미터들을 구하는 단계를 포함한다. (이때, x는 상기 제조 파라미터들의 행렬을 나타내고, x 0 및 y 0는 각각 상기 제조 파라미터들 및 상기 특성 파라미터들의 설계값들의 행렬을 나타내고, y는 상기 특성 파라미터들의 행렬을 나타내고, IJ는 상기 자코비안 행렬의 역행렬 또는 유사 역행렬을 나타낸다.)
또한, 상기 제조 파라미터들의 분포 특성을 평가하는 단계는 상기 특성 파라미터들의 측정 데이터들을 상기 관계 함수의 역함수들에 대입함으로써, 상기 측정 데이터들에 대응하여 얻어지는 상기 제조 파라미터들의 분포 데이터를 추출하는 단계 및 상기 제조 파라미터들의 추출된 분포 데이터로부터 상기 제조 파라미터들의 평균값, 분산 및 표준편차를 포함하는 통계적 분포 특성들을 추출하는 단계를 포함한다.
또한, 본 발명에 따르면, 상기 제조 파라미터들의 통계적 분포 특성들을 추출한 후, 상기 특성 파라미터들의 실측된 데이터들로부터 얻어진 상기 제조 파라미터들의 통계적 분포 특성들을 입력 데이터로 이용하여 상기 제품의 품질 특성을 평가하는 시뮬레이션을 수행하는 단계를 더 포함할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히 려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도 2는 본 발명에 따른 제품 파라미터의 통계적 분포 특성 평가 방법을 설명하기 위한 순서도이다.
도 2를 참조하면, 분석을 위한 제품을 선택한 후, 상기 제품의 특성에 영향을 주는 n개의 제조 파라미터들(product parameters)(x i, i=1,…, n)을 결정한다(S10). 아래에서는, 반도체 집적 회로를 상기 제품의 한 예로 설명할 것이지만, 본 발명이 적용될 수 있는 제품은 예시될 반도체 집적 회로에 국한되지 않음은 자명하다. 즉, 본 발명은 다양한 분야의 제품들의 파라미터의 통계적 분포 특성을 평가하는데 일반적으로 이용될 수 있다. 또한, 본 발명에 따른 통계적 분포 특성의 평가 방법은 제품의 설계와 제품의 특성 사이의 상관 관계 또는 제품의 제조 공정과 제품의 특성 사이의 상관 관계 등을 분석하는데 이용될 수 있다. 이런 점에서, 상기 제조 파라미터들은 상기 제품을 설계하는 과정에 적용되는 설계 조건들 또는 상기 제품을 제조하는 과정에 적용되는 공정 조건들일 수 있다. (설계 조건들과 특성 사이의 상관 관계의 분석과 관련된 실시예는 아래에서 실험 결과를 참고하여 다시 설명될 것이다.)
이어서, 상기 제조 파라미터들(x i)에 의존적인 m개의 특성 파라미터들 (property parameters)(y j, j=1,…, m)을 결정한다(S20). 즉, 상기 특성 파라미터들은 상기 제조 파라미터들에 기초하여 제작된 제품의 특성들을 나타내는 항목들로 선택된다. 그 결과, 상기 특성 파라미터들(y j)은 상기 제조 파라미터들(x i)에 대해 의존성을 갖는다. 이런 점에서, 상기 제조 파라미터들 및 상기 특성 파라미터들은 각각 독립 파라미터들(independent parameters) 및 종속 파라미터들(dependent parameters)로 언급될 수 있다.
상기 제조 파라미터들과 상기 특성 파라미터들 사이의 정량적 관계를 표현하는 관계 함수들(correlation functions)을 결정한다(S30). 상술한 제조 및 특성 파라미터들 사이의 의존성을 고려할 때, 상기 관계 함수들은 상기 특성 파라미터들(y j)을 상기 제조 파라미터들(x i)의 함수로 표현하는 방정식들일 수 있다. (즉, y j= gj(x i), i=1,…, n 및 j=1,…, m) 이때, 상기 관계 함수들이 방정식의 형식으로 표현된다는 점에서, 상기 제조 및 특성 파라미터들은 정량화될 수 있는 파라미터들로 선택되어야 한다.
본 발명에 따르면, 상기 관계 함수들은 다양한 방법을 통해 결정될 수 있다. 예를 들면, 도 3에 도시된 것처럼, 물리학 또는 화학에 기초한 이론적 접근, 시뮬레이션 및 경험적 모델링 중의 적어도 한가지 방법을 통해, 상기 특성 파라미터들과 상기 제조 파라미터들 사이의 정량적 관계를 표현하는 방정식들을 얻을 수 있다. 종래 기술에서 언급한 것처럼, 이론적 접근을 통한 관계 함수들의 결정은 제한적인 경우를 제외하면 매우 어렵다는 점에서, 이론적 접근과 상기 시뮬레이션 또는 경험적 모델링을 병행하는 접근 방법이 사용될 수 있다. 한편, 상기 시뮬레이션 및 경험적 모델링의 방법은 선택된 구간(즉, 소정의 설계값 근방)에서 제조 및 특성 파라미터들을 관계짓도록 수행되는 것이 바람직하며, 이에 대해서는 아래에서 다시 설명될 것이다.
이어서, 상기 제조 파라미터들을 상기 특성 파라미터들의 함수로 표현하는, 상기 관계 함수들의 역함수들(inverse functions)을 구한다(S40). 상기 관계 함수들이 상기 제조 파라미터들을 변수로 갖는 다변수 함수라는 점에서, 일반적으로 이러한 역함수들을 구하는 것은 용이하지 않다. 하지만, 본 발명에 따른 통계적 분포 특성의 평가 방법은 상기 특성 파라미터들에 대한 상기 제조 파라미터들의 편도 함수로서 표현되는 자코비안 행렬을 구한 후, 상기 자코비안 행렬의 유사 역행렬을 구하는 단계를 포함하며, 이러한 본 발명의 방법은 상기 역함수를 유효하게 얻는데 이용될 수 있다. 이와 관련된 구체적 방법은 아래에서 도 6을 참조하여 보다 구체적으로 설명될 것이다.
이후, 상기 관계 함수들의 역함수들을 이용하여, 상기 제조 파라미터들의 분포 특성을 평가한다(S70). 얻어진 제조 파라미터들의 분포 특성은 도 4에 도시된 것처럼, 제품의 특성 및 그 통계적 분포를 예측(S100)하기 위한 시뮬레이션(S90)의 입력 데이터로 이용된다(S80). 이때, 본 발명에 따르면, 상기 얻어진 제조 파라미터들의 분포 특성은 상기 제조 파라미터들에 기초하여 제작된 시험 제품을 실제로 측정함으로써 얻어지는 측정 데이터들로부터 얻어진다. 이를 위해, 본 발명은, 도시된 것처럼, 상기 제조 파라미터들에 기초하여 시험 제품들을 제작하는 단계(S50) 및 제작된 시험 제품들의 특성을 측정하는 단계(S60)를 포함한다.
도 5는 상기 관계 함수들을 결정하는 본 발명의 몇몇(some) 실시예들을 설명하기 위한 순서도이다.
도 5를 참조하면, 상기 제조 파라미터들 각각 및 상기 특성 파라미터들 각각에 대하여 소정의 설계값들을 선택한다(S110). 반도체 집적 회로의 경우에 있어서, 트랜지스터의 채널 길이(Lch)를 0.06㎛로 선택하고, 트랜지스터의 문턱 전압(Vth)을 0.5 V로 선택하는 과정은 이러한 설계값들의 선택 과정의 한 예일 수 있다. 이러한 예에서, 상기 채널 길이는 트랜지스터의 구조적 특징을 표현한다는 점에서 상기 제조 파라미터의 하나에 해당하고, 상기 문턱 전압은 이러한 구조적 특징의 결과로서 나타나는 전기적 특성의 하나라는 점에서 상기 특성 파라미터의 하나에 해당한다. 또한, 상기 선택된 크기들(즉, Lch=0.06㎛ 및 Vth=0.5V)은 상기 반도체 집적 회로의 요구되는 특성을 충족시키기 위해 선택된다는 점에서, 글자 그대로(literally) "설계값"에 해당한다.
이어서, 상기 제조 파라미터들의 설계값 근방에서 복수개의 시뮬레이션 입력값들을 선택한다(S120). 본 발명의 실시예들에 따르면, 상기 시뮬레이션 입력값들은 잘 알려진 실험 계획법(Design Of Experiment; DOE)(200)을 통해 선택될 수 있다. 예를 들면, 상기 실험 계획법은 디-최적 설계(D-optimal design), 완전 배치 설계(full factorial design), 부분 배치 설계(fractional factorial design), 중심 합성 배치 설계(central composite design) 및 Box-Behnken 설계 등과 같은 잘 알려진 방법들을 포함할 수 있다. 상기 시뮬레이션 입력값들은 상기 제조 파라미터들의 설계값 근방에서 선택된다는 점에서, 이들은 제품 제작 과정에서 발생할 수 있는 공정 상의 가능한 변동을 표현한다. 이어서, 상기 선택된 입력값들을 이용하여 상기 제조 파라미터들과 상기 특성 파라미터들 사이의 정량적 관계를 분석하기 위한 시뮬레이션을 실시하며(S130), 그 결과로서 시뮬레이션 출력값들을 생성한다.
이렇게 생성된 출력값들은 상기 입력값들과 상기 출력값들 사이의 정량적 관계를 표현하는 상기 관계 함수들을 구하기 위한 소정의 모델 피팅 과정(S130)에 이용된다. 본 발명의 실시예들에 따르면, 상기 모델 피팅 과정(S140)은 반응표면설계법(Response Surface Modeling; RSM)(300)을 이용할 수 있다. 상술한 방법을 통해 얻어지는 관계 함수들은 상기 시뮬레이션 입력값의 근방에 대한 시뮬레이션(S130)의 결과라는 점에서, 설계값들에 대한, 제품의 제조 과정에서 발생하는 제조 파라미터들의 변화에 상응하는 특성 파라미터들의 변화를 표현한다.
도 6은 본 발명에 따른 제품 파라미터의 통계적 분포 특성의 평가 방법을 보다 자세하게 설명하기 위한 순서도이다. 구체적으로, 아래에서는, 관계 함수들의 역함수 및 이를 이용한 제조 파라미터들의 분포 특성 평가 방법이 도 6을 참조하여 설명될 것이다.
도 6을 참조하면, 상술한 것처럼, 상기 제조 파라미터들과 특성 파라미터들 사이의 관계를 규정하는 관계 함수들을 구한다(S30). 이러한 관계 함수들은 아래와 같이 정의될 수 있다.
Figure 112006005038950-pat00002
이때, 위에서 도 5를 참조하여 설명한 것처럼, 이러한 관계 함수들은 제조 파라미터들의 설계값 근방에 대한 시뮬레이션의 결과로 얻어질 수 있다.
이어서, 상기 특성 파라미터들에 대한 상기 제조 파라미터들의 편도 함수로서 정의되는 자코비안 행렬을 구한다(S32). 이러한 자코비안 행렬은 아래와 같이 표현될 수 있다.
Figure 112006005038950-pat00003
한편, 상기 자코비안 행렬의 각 요소(elements)는 특성 파라미터들의 제조 파라미터들에 대한 의존성을 나타낸다는 점에서, 상기 파라미터들 사이의 의존성을 구하면 일반적으로 상기 자코비안 행렬을 구할 수 있다. 그 결과, 상기 관계 함수들을 구하기 어려운 경우에 대해서도 본 발명을 적용하는 것은 가능하다.
이어서, 상기 자코비안 행렬의 역행렬 또는 유사역행렬(pseudo-inverse matrix)을 구한다(S34). 알려진 것처럼, 소정의 정방 행렬(square matrix) A에 대해, 아래의 행렬식(matrix equation)을 만족시키는 행렬 B가 존재한다면, 그러한 행렬 B는 행렬 A의 역행렬이다.
AB = BA = I (이때, I는 항등 행렬(identity matrix)를 나타낸다.)
이에 비해, 정방 행렬이 아닌 경우, 그 역행렬은 일반적으로 존재하지 않는다. 하지만, 알려진 것처럼, 역행렬의 일반화로서, 유사역행렬이 정의될 수 있다. 즉, 소정의 m×n 행렬 A이 마름 행렬(skinny matrix)(즉, m≥n)이면서 풀 랭크(full rank)인 경우, 그 유사역행렬 A †은 아래와 같이 주어진다.
A †= (A T A)-1 A T
이때, A T는 행렬 A의 전치행렬을 나타내고, (A T A)-1는 행렬 A T A의 역행렬을 나타낸다.
또한, 소정의 m×n 행렬 A이 비만 행렬(fat matrix)(즉, m≤n)이면서 풀 랭크인 경우, 그 유사역행렬 A †은 아래와 같이 주어진다.
A †= A T(A T A)-1
이러한 방식으로 정의되는 상기 자코비안 행렬의 역행렬 또는 유사역행렬을 IJ라고 표기할 경우, 상기 제조 파라미터들(x i)을 상기 특성 파라미터들(y j)의 함수로 표현하는 선형 방정식들을 얻을 수 있다(S40). 즉, 제조 파라미터들의 설계값들을 나타내는 행렬을 x 0라고 하고, 특성 파라미터들의 설계값들을 나타내는 행렬을 y 0라고 하면, 상기 제조 파라미터들의 행렬 x는 아래의 식과 같이 상기 자코비안 행렬의 역행렬 또는 유사역행렬을 통해 상기 특성 파라미터들의 행렬 y의 함수로 표현될 수 있다.
Figure 112006005038950-pat00004
이후, 상기 제조 파라미터들에 기초하여 시험 제품들을 제작한다(S50). 즉, 상술한 제조 파라미터들의 설계값들을 설계 데이터로 이용하여 시험 제품을 제작한다. 이어서, 상기 제작된 시험 제품을 k번 측정하여 시험 제품의 특성에 대한 측정 데이터를 확보한다(S60). 결과적으로, 상기 측정 데이터는 적어도 k×n개의 측정값들로 구성된다. 이렇게 준비된 측정 데이터들은 상기 특성 파라미터들에 해당하며, 이를 위 수학식 6의 행렬 y에 대입함으로써 제조 파라미터들의 분포 특성 데이터를 추출한다. 본 발명의 일 특징은 상기 추출된 제조 파라미터들의 분포 특성 데이터가 실측된 측정 데이터를 기초로 얻어진다는 점에 있다. 이어서, 상기 분포 특성 데이터에 대한 통계적 분석을 통해, 평균값, 분산 및 표준편차를 포함하는 상기 제조 파라미터들의 통계적 분포 특성을 추출한다.
상기 제조 파라미터들의 통계적 분포 특성은 도 4에서 설명한 것처럼 제품의 특성을 예측하기 위한 시뮬레이션의 입력 데이터로 다시 사용된다. 이때, 종래 기술에서는 제조 파라미터들의 분포 특성이 정규 분포로 가정되었는데 비해, 본 발명에 따른 상기 제조 파라미터들의 통계적 분포 특성은 실측된 측정 데이터에 기초하 여 추출된 결과이다. 이런 점에서, 본 발명에 따른 제품 특성에 대한 예측은, 경험적으로 확인된(examined empirically), 분포적 특성이 반영된 결과이다. 이런 점에서, 본 발명에 따른 제품의 특성 예측은 종래 기술의 경우에 비해 개선된 정확성을 제공할 수 있다. 이러한 본 발명의 정확성 개선의 효과는 반도체 집적 회로의 제조에 실제로 적용된 결과를 보여주는 도 7 내지 도 10을 참조하는 아래의 설명을 통해 보다 분명하게 드러날 것이다.
본 발명에 따른 파라미터 평가 방법은 반도체 집적 회로의 설계 조건들과 전기적 특성 사이의 상관 관계의 분석에 적용될 수 있다. 결과적으로, 이러한 실시예에서, 상기 제조 파라미터들은 상기 반도체 집적 회로의 물리적/구조적 특징들을 규정하는 설계 조건들에 해당한다. 구체적으로, 상기 반도체 집적 회로는 일반적으로 트랜지스터들, 저항 소자들, 이들을 연결하는 배선들 및 이들 사이에 배치되는 절연성 구조물들을 포함한다는 점에서, 상기 제조 파라미터들은 이들 중의 적어도 하나의 물리적 특징을 표현하는 항목들로 선택될 수 있다. 예를 들면, 상기 제조 파라미터들은 채널 길이, 채널 폭, 게이트 절연막 두께, 게이트 전극의 두께, 게이트 전극의 불순물 농도, 게이트 전극의 전도도, 채널의 불순물 농도, 소오스/드레인 영역의 깊이 및 제로-바이어스 문턱 전압 등을 포함하는 상기 트랜지스터의 물리적 특징들 중의 적어도 한가지일 수 있다.
또한, 상기 특성 파라미터들은 상기 제조 파라미터들에 의존적이면서 상기 반도체 집적 회로의 전기적으로 측정가능한 특성들일 수 있다. 예를 들면, 상기 특성 파라미터들은 드레인- 소오스 전류, 오프 전류, 문턱 전압, 게이트 절연막의 항 복 전압, 소오스/드레인 접합영역의 항복전압 및 펀치쓰루 전압 등을 포함하는 상기 트랜지스터의 전기적 특성들 중의 적어도 한가지일 수 있다. 하지만, 상기 제조 및 특성 파라미터들은, 예시된 물리적 특징들 및 전기적 특징들에 한정되지 않고, 필요에 따라 다양하게 선택될 수 있음은 자명하다.
본 발명의 통계적 분포 특성의 평가 방법은 68 nm의 기술을 사용하여 제작된 한 개의 NMOS 소자에 대해 적용되었다. 이 실험예에서, 평가를 위한 제조 파라미터들로는 유효 길이(Leff), 산화막 두께(Tox) 및 제로 바이어스 문턱 전압(Vth0)이 선택되었고, 측정될 특성 파라미터들로는 드레인-소오스 전류(Ids), 오프 전류(Ioff) 및 문턱 전압(Vth)이 선택되었다. 결과적으로, 제조 파라미터들 및 특성 파라미터들은 각각 아래와 같이 벡터의 성분들로 표현될 수 있다.
Figure 112006005038950-pat00005
이때, 상기 오프 전류(Ioff)는 Leff, Tox 및 Vth0에 기하급수적으로 의존하기 때문에, 더 나은 평가를 위해 그 로그값으로 표현되었다. (이때, 이들 파라미터들 사이의 정량적 관계를 표현하는 관계 함수들은 도 3, 도 5 또는 도 6에서 설명한 방법들을 통해 구할 수 있으며, 이들의 역함수는 도 6을 참조하여 설명한 방법을 통해 구할 수 있다.)
이후, 상기 제조 파라미터들에 기초하여 W/L=2.64㎛/0.17㎛인 NMOS 소자를 제작한 후, 이 소자의 Ids, Ioff 및 Vth를 각각 500번 측정하였다. 이 소자는 68nm의 공정 기술을 사용하여 제작되었다. 이후, 도 6에서 설명한 방법을 통해, 이들 측정된 특성 파라미터들의 분포를 분석하였다. 도 7은 상기 제작된 NMOS 소자에 대한 실제 측정을 통해 얻어진 Ioff의 분포 특성을 예시적으로 보여주는 히스토그램이다.
이어서, 얻어진 결과에 대한 통계적 분석을 통해, Leff, Tox 및 Vth0의 평균값 및 표준 편차와 같은 통계적 특성을 평가(estimate)하였다. 아래 표 1, 표 2, 도 8 및 도 9는 이러한 평가의 결과를 보여준다.
Figure 112006005038950-pat00006
표 1은 평가된 Leff, Tox 및 Vth0의 평균값(mean) 및 표준 편차(standard deviation)를 나타낸다. 표 1에 따르면, Vth0의 변이(variation)는 상대적으로 작은데 비해, Tox의 변이는 상당한 크기임을 알 수 있다. 결과적으로, 본 발명의 방법은 각 파라미터들의 변이에 대한 평가뿐만이 아니라 파라미터들 사이의 상관 관계에 대한 분석을 가능하게 한다.
Figure 112006005038950-pat00007
표 2는 설계 파라미터들 Leff, Tox 및 Vth0의 상관 관계의 정도를 표현한다. 표 2를 참조하면, 파라미터들 Leff 및 Vth0은 강한 음의 상관 관계를 갖는다. 즉, 파라미터 Leff가 증가하면 파라미터 Vth0이 감소할 확률이 높아지며, 그 반대의 경우도 마찬가지이다. 이러한 상관 관계의 특성은 파라미터들 Leff 및 Vth0 사이의 연결 확률 밀도 함수(joint probability density function)를 보여주는 도 8 및 도 9의 3차원 그래프 및 윤곽선 도표(contour plot)을 통해서도 확인될 수 있다.
이어서, 반도체 집적 회로의 전기적 특성들(즉, Ids, Ioff 및 Vth)을 얻기 위하여, 상기 실측된 데이터를 기초로 얻어지는 상기 설계 파라미터들의 통계적 분포 특성을 이용한 제 1 시뮬레이션을 실시하였다(도 4 참조). 상기 제 1 시뮬레이션은 몬테카를로 기법을 사용하여 실시되었다. 이와 더불어, 상기 파라미터들 사이의 상관 관계에 대한 고려를 배제한 상태에서, 동일한 방법으로 제 2 시뮬레이션을 실시하였다. 아래 표 3은 이러한 시뮬레이션들의 결과를 보여준다.
Figure 112006005038950-pat00008
(이때, μM, μS 및 μiS는 각각 측정값, 제 1 시뮬레이션 및 제 2 시뮬레이션의 평균값들을 나타내고, σM, σS 및 σiS는 각각 측정값, 제 1 시뮬레이션 및 제 2 시뮬레이션의 표준편차들을 나타낸다.)
표 3을 참조하면, 상기 제 1 및 제 2 시뮬레이션의 평균값들의 오차는 2%이하였다. 또한, 상기 파라미터들의 상관 관계가 고려된, 상기 제 1 시뮬레이션의 표준 편차는 각 파라미터들의 측정값들의 표준 편차에 가까웠다. (즉, σS/σM∼1) 하지만, 상기 파라미터들의 상관 관계가 무시된, 상기 제 2 시뮬레이션의 표준 편차는 측정값들의 표준 편차와 상당한 차이를 가졌다. (즉, σiS/σM∼2). 이러한 결과를 고려할 때, 상기 파라미터들의 상관 관계가 고려되어야 함을 알 수 있다. 이러한 필요성은 파라미터들의 확률 밀도 함수들을 2차원적으로 도시한 도 10a 내지 10c 를 고려할 때 더욱 분명해진다. 도 10a, 도 10b 및 도 10c는 각각 Ids, Ioff 및 Vth에 대한 확률 밀도 함수들을 보여준다.
도 10a 내지 10c을 참조하면, 상기 제 2 시뮬레이션 및 측정값의 확률 밀도 함수들이 상당한 차이를 갖는데 비해, 상기 제 1 시뮬레이션과 측정값의 확률 밀도 함수들은 대체로 일치함을 알 수 있다. 상기 제 1 및 제 2 시뮬레이션들 사이의 차이는 상기 파라미터들의 상관 관계에 대한 고려의 유무에 있다는 점에서, 이러한 결과는 상기 파라미터들의 상관 관계에 대한 고려의 필요성을 보여준다. 이런 점에서, 상기 파라미터들의 상관 관계에 대한 분석을 가능하게 하는 본 발명의 방법은 제품 특성에 대한 더 나은 예측을 가능하게 한다.
결과적으로, 본 발명의 방법은 평균 및 표준 편차와 같은 통계적 특성뿐만이 아니라 확률 밀도 함수들 및 상술한 연결 확률 밀도 함수들에 대해서도 유용한 결론을 제공할 수 있음을 알 수 있다.
본 발명에 따른 파라미터 평가 방법은, 상술한 것처럼, 반도체 집적 회로의 공정 조건들과 상기 공정 파라미터들을 적용하여 제작된 반도체 소자의 특성 사이의 상관 관계의 분석에서도 적용될 수 있다. 이러한 실시예에서, 상기 제조 파라미터들은 상기 반도체 집적 회로의 제조 과정에서 적용되는 공정 조건들에 해당한다. 구체적으로, 상기 제조 파라미터들은 트랜지스터들, 저항 소자들, 배선들 및 절연성 구조물들 중의 적어도 하나를 형성하는 단계에서 적용되는 공정 온도, 공정 시간, 공정 압력, 공정 가스의 유량 및 공정 가스들의 상대적 비율을 포함하는 공정 조건들 중의 적어도 한가지일 수 있다.
또한, 상기 특성 파라미터들은 상기 제조 파라미터들에 의존적이면서 정량적으로 측정가능한 항목들일 수 있다. 예를 들면, 상기 특성 파라미터들은 상기 공정 파라미터들을 적용하여 제작된 반도체 소자의 박막의 두께, 박막의 밀도, 박막의 유전율, 박막의 전도도, 패턴의 폭, 패턴의 측벽 경사각, 식각 선택비, 식각 속도, 증착 속도 및 단차도포성(step coverage)을 포함하는 상기 공정 조건들에 의존성을 갖는 특성들 중의 적어도 한가지일 수 있다. 하지만, 상기 제조 및 특성 파라미터들은 예시된 공정 조건들 및 특성들에 한정되지 않고, 필요에 따라 다양하게 선택될 수 있음은 자명하다.
이러한 실시예에서, 상기 관계 함수 및 그 역함수를 구하는 방법 및 이를 이용하여 상기 제조 파라미터들의 통계적 분포 특성을 추출하는 방법은 앞서 설명된 실시예의 방법이 동일하게 적용될 수 있다. 따라서, 중복되는 설명을 피하기 위해, 이에 대한 설명은 생략한다.
본 발명은 제품을 특징짓는 제조 파라미터들과 그 결과로서 얻어지는 특성 파라미터들 사이의 상관 관계를 통계적으로 분석할 수 있는 일반화된 방법을 제공한다. 이를 위해, 본 발명은 특성 파라미터들을 제조 파라미터들의 함수로 표현하는 관계 함수를 구한 후, 관계 함수의 역함수를 구하는 단계를 포함한다. 이때, 상기 관계 함수의 역함수는 자코비안 행렬 및 그 역행렬을 구하는 단계를 통해 얻어질 수 있다. 이어서, 얻어진 관계 함수의 역함수를 이용하여, 제조 파라미터들에 기초하여 제작된 시험 제품을 실측한 결과를 통계적으로 분석함으로써, 상기 제조 파라미터들의 통계적 분포 특성에 대한 데이터를 추출한다. 추출된 데이터는 실제로 제작되어 측정된 결과에 기초하기 때문에, 본 발명은 1) 공정 상의 오차 및 공정 방법의 변화를 즉시 반영하는 제품의 특성 분석뿐만 아니라 2) (종래의 방법과 달리) 데이터의 물리적 의미(즉, 각 파라미터들 사이의 상관 관계)에 대한 해석을 가능하게 한다.
이에 더하여, 본 발명에 따르면, 파라미터들에 대한 빠르면서 정확한 분석이 가능하다. 즉, 상술한 것처럼, 실측되는 항목들은 전기적으로 용이하게 측정가능하기 때문에, 측정을 위해 소요되는 시간이 짧다. 또한, 종래 기술에서는 이러한 분석을 위해 비선형 방정식을 푸는 소모적인 과정이 필요한데 비해, 본 발명에 따르면, 행렬의 곱셈을 푸는 간단한 과정에 기초하기 때문에 매우 빠른 시간 내에 분석 결과를 얻을 수 있다. 예를 들면, 각각 10개씩의 제조 및 특성 파라미터들을 분석하는 경우, 비선형 방정식을 푸는 방법을 통해 분석 결과를 얻는데는 수일의 시간이 소요되지만, 본 발명은 1초 이내에 분석의 결과를 얻을 수 있다. 특히, 본 발명은 제조 파라미터들과 특성 파라미터들의 개수가 다른 경우에도, 유사 역행렬을 구하는 방법을 통해 유효한 분석 결과를 제공할 수 있다는 점에서, 산업의 다양한 분야에 적용될 수 있는 매우 일반화된 방법이다.

Claims (35)

  1. 제품을 특징짓는 n개의 제조 파라미터들을 결정하는 단계;
    상기 제조 파라미터들에 의존적인 m개의 특성 파라미터들을 결정하는 단계;
    상기 특성 파라미터들을 상기 제조 파라미터들의 함수로서 표현하는 m개의 관계 함수들을 결정하는 단계;
    상기 제조 파라미터들을 상기 특성 파라미터들의 함수로서 표현하는 상기 관계 함수들의 역함수들을 구하는 단계;
    상기 제조 파라미터들과 상기 특성 파라미터들 사이의 정량적 관계를 실험적으로 결정하기 위한 소정의 시험 제품들을 제작하는 단계;
    상기 시험 제품들을 k번 측정하여, 상기 특성 파라미터들의 측정 데이터를 준비하는 단계; 및
    상기 관계 함수의 역함수들을 이용하여, 상기 특성 파라미터들의 측정 데이터 분포에 대응하는 제조 파라미터들의 분포 특성을 평가하는 단계를 포함하는 제품의 파라미터 분포 특성 평가 방법.
  2. 제 1 항에 있어서,
    상기 제조 파라미터들은 상기 제품의 물리적 특징들 또는 상기 제품을 제조하는 공정의 공정 조건들을 표현하는 물리적 파라미터들이고,
    상기 특성 파라미터들은 상기 제조 파라미터들에 의존적이면서 측정 가능한 파라미터들인 것을 특징으로 하는 제품의 파라미터 분포 특성 평가 방법.
  3. 제 1 항에 있어서,
    상기 관계 함수들은 물리학/화학적 이론들을 이용하는 방법, 시뮬레이션을 이용하는 방법 및 기존의 경험적 데이터들에 기반한 모델링을 이용하는 방법 중에서 선택된 적어도 한가지 방법을 통해 결정되는 것을 특징으로 하는 제품의 파라미터 분포 특성 평가 방법.
  4. 제 1 항에 있어서,
    상기 관계 함수들을 결정하는 단계는
    상기 제품의 요구되는 품질을 충족시키기 위한, 특성 파라미터들의 설계값들 및 제조 파라미터들의 설계값들을 결정하는 단계; 및
    상기 제조 파라미터들의 설계값들에 대하여 상기 특성 파라미터들의 설계값들을 충족시키는 관계 함수들을 구하는 단계를 포함하는 제품의 파라미터 분포 특성 평가 방법.
  5. 제 4 항에 있어서,
    상기 관계 함수들을 결정하는 단계는
    소정 개수의 서로 다른 입력 값들을 상기 제조 파라미터들의 설계값 근방에서 선택하는 단계;
    상기 선택된 입력 값들을 입력 데이터로 이용하는 시뮬레이션을 실시하여, 상기 선택된 값들에 대응되는 특성 파라미터들의 값들을 출력 데이터로 추출하는 단계; 및
    소정의 모델 피팅 단계를 실시하여, 상기 출력 데이터로 추출된 특성 파라미터들의 값들과 상기 선택된 입력 값들 사이의 정량적 관계를 나타내는 상기 관계 함수를 결정하는 단계를 포함하는 제품의 파라미터 분포 특성 평가 방법.
  6. 제 5 항에 있어서,
    상기 입력 값들을 선택하는 단계는 디-최적 설계(D-optimal design), 완전 배치 설계(full factorial design), 부분 배치 설계(fractional factorial design), 중심 합성 배치 설계(central composite design) 및 Box-Behnken 설계를 포함하는 실험계획법(Design Of Experiment; DOE)들 중의 적어도 하나를 이용하는 것을 특징으로 하는 제품의 파라미터 분포 특성 평가 방법.
  7. 제 5 항에 있어서,
    상기 모델 피팅 단계는 반응표면설계법(Response Surface Modeling; RSM)을 이용하는 것을 특징으로 하는 제품의 파라미터 분포 특성 평가 방법.
  8. 제 4 항에 있어서,
    상기 관계 함수들의 역함수들을 구하는 단계는
    상기 특성 파라미터들에 대한 상기 제조 파라미터들의 편도함수(partial derivative)로서 표현되는 자코비안 행렬을 구하는 단계;
    상기 자코비안 행렬의 유사 역행렬을 구하는 단계; 및
    상기 제조 파라미터들을 상기 특성 파라미터들과 상기 자코비안 행렬의 유사 역행렬의 곱으로 표현하는 상기 관계 함수들의 역함수들을 구하는 단계를 포함하는 제품의 파라미터 분포 특성 평가 방법.
  9. 제 8 항에 있어서,
    상기 제조 파라미터들의 분포 특성을 평가하는 단계는
    상기 특성 파라미터들의 측정된 k개의 데이터들을 아래의 식에 대입하여,
    Figure 112006005038950-pat00009
    (이때, x는 상기 제조 파라미터들의 행렬을 나타내고, x 0 및 y 0는 각각 상기 제조 파라미터들 및 상기 특성 파라미터들의 설계값들의 행렬을 나타내고, y는 상기 특성 파라미터들의 행렬을 나타내고, IJ는 상기 자코비안 행렬의 역행렬을 나타낸다.)
    k개의 예상되는 제조 파라미터들을 구하는 단계를 포함하는 제품의 파라미터 분포 특성 평가 방법.
  10. 제 1 항에 있어서,
    상기 제조 파라미터들의 분포 특성을 평가하는 단계는
    상기 특성 파라미터들의 측정 데이터들을 상기 관계 함수의 역함수들에 대입함으로써, 상기 측정 데이터들에 대응하여 얻어지는 상기 제조 파라미터들의 분포 데이터를 추출하는 단계; 및
    상기 제조 파라미터들의 추출된 분포 데이터로부터, 상기 제조 파라미터들의 평균값, 분산 및 표준편차를 포함하는 통계적 분포 특성들을 추출하는 단계를 포함하는 제품의 파라미터 분포 특성 평가 방법.
  11. 제 10 항에 있어서,
    상기 제조 파라미터들의 통계적 분포 특성들을 추출한 후,
    상기 제조 파라미터들의 통계적 분포 특성들을 입력 데이터로 이용하여 상기 제품의 품질 특성을 평가하는 시뮬레이션을 수행하는 단계를 더 포함하되,
    상기 제조 파라미터들의 통계적 분포 특성들은 상기 특성 파라미터들의 실측된 데이터들로부터 얻어지는 것을 특징으로 하는 제품의 파라미터 분포 특성 평가 방법.
  12. 반도체 소자를 특징짓는 n개의 물리적 파라미터들을 결정하는 단계;
    상기 물리적 파라미터들에 의존적인 m개의 전기적 파라미터들을 결정하는 단계;
    상기 전기적 파라미터들을 상기 물리적 파라미터들의 함수로서 표현하는 m개 의 관계 함수들을 결정하는 단계;
    상기 물리적 파라미터들을 상기 전기적 파라미터들의 함수로서 표현하는 상기 관계 함수들의 역함수들을 구하는 단계;
    소정의 반도체 제조 공정을 이용하여, 상기 물리적 파라미터들과 상기 전기적 파라미터들 사이의 정량적 관계를 실험적으로 결정하기 위한 시험 소자들을 제조하는 단계;
    상기 시험 소자들을 k번 측정하여, 상기 전기적 파라미터들의 측정 데이터를 준비하는 단계; 및
    상기 관계 함수의 역함수를 이용하여 상기 전기적 파라미터들의 측정 데이터 분포에 대응하는 물리적 파라미터들의 분포 특성을 평가하는 단계를 포함하는 반도체 소자의 물리적 파라미터 평가 방법.
  13. 제 12 항에 있어서,
    상기 반도체 소자는 트랜지스터들, 저항 소자들, 이들을 연결하는 배선들 및 이들 사이에 배치되는 절연성 구조물들을 포함하고,
    상기 물리적 파라미터들은 상기 트랜지스터들, 상기 저항 소자들, 상기 배선들 및 상기 절연성 구조물들 중의 적어도 하나의 물리적 특징들을 표현하는 파라미터들이고,
    상기 전기적 파라미터들은 상기 물리적 파라미터들에 의존적이면서 전기적으로 측정가능한 파라미터들인 것을 특징으로 하는 반도체 소자의 물리적 파라미터 평가 방법.
  14. 제 13 항에 있어서,
    상기 물리적 파라미터들은 채널 길이, 채널 폭, 게이트 절연막 두께, 게이트 전극의 두께, 게이트 전극의 불순물 농도, 게이트 전극의 전도도, 채널의 불순물 농도, 소오스/드레인 영역의 깊이 및 제로-바이어스 문턱 전압을 포함하는 상기 트랜지스터의 물리적 특징들 중의 적어도 한가지이고,
    상기 전기적 파라미터들은 소오스/드레인 전류, 오프 전류, 문턱 전압, 게이트 절연막의 항복 전압, 소오스/드레인 접합영역의 항복전압 및 펀치쓰루 전압을 포함하는 상기 트랜지스터의 전기적 특성들 중의 적어도 한가지인 것을 특징으로 하는 반도체 소자의 물리적 파라미터 평가 방법.
  15. 제 12 항에 있어서,
    상기 관계 함수들은 물리학/화학적 이론들을 이용하는 방법, 시뮬레이션을 이용하는 방법 및 기존의 경험적 데이터들에 기반한 모델링을 이용하는 방법 중에서 선택된 적어도 한가지 방법을 통해 결정되는 것을 특징으로 하는 반도체 소자의 물리적 파라미터 평가 방법.
  16. 제 12 항에 있어서,
    상기 관계 함수들을 결정하는 단계는
    상기 반도체 소자의 요구되는 품질을 충족시키기 위한, 전기적 파라미터들의 설계값들 및 물리적 파라미터들의 설계값들을 결정하는 단계; 및
    상기 물리적 파라미터들의 설계값들에 대하여 상기 전기적 파라미터들의 설계값들을 충족시키는 관계 함수들을 구하는 단계를 포함하는 반도체 소자의 물리적 파라미터 평가 방법.
  17. 제 16 항에 있어서,
    상기 관계 함수들을 결정하는 단계는
    소정 개수의 서로 다른 입력 값들을 상기 물리적 파라미터들의 설계값 근방에서 선택하는 단계;
    상기 선택된 입력 값들을 입력 데이터로 이용하는 시뮬레이션을 실시하여, 상기 선택된 값들에 대응되는 전기적 파라미터들의 값들을 출력 데이터로 추출하는 단계; 및
    소정의 모델 피팅 단계를 실시하여, 상기 출력 데이터로 추출된 전기적 파라미터들의 값들과 상기 선택된 입력 값들 사이의 정량적 관계를 나타내는 상기 관계 함수를 결정하는 단계를 포함하는 반도체 소자의 물리적 파라미터 평가 방법.
  18. 제 17 항에 있어서,
    상기 입력 값들을 선택하는 단계는 디-최적 설계(D-optimal design), 완전 배치 설계(full factorial design), 부분 배치 설계(fractional factorial design), 중심 합성 배치 설계(central composite design) 및 Box-Behnken 설계를 포함하는 실험계획법(Design Of Experiment; DOE)들 중의 적어도 하나를 이용하는 것을 특징으로 하는 반도체 소자의 물리적 파라미터 평가 방법.
  19. 제 17 항에 있어서,
    상기 모델 피팅 단계는 반응표면설계법(Response Surface Modeling; RSM)을 이용하는 것을 특징으로 하는 반도체 소자의 물리적 파라미터 평가 방법.
  20. 제 16 항에 있어서,
    상기 관계 함수들의 역함수들을 구하는 단계는
    상기 전기적 파라미터들에 대한 상기 물리적 파라미터들의 편도함수(partial derivative)로서 표현되는 자코비안 행렬을 구하는 단계;
    상기 자코비안 행렬의 유사 역행렬을 구하는 단계; 및
    상기 물리적 파라미터들을 상기 전기적 파라미터들과 상기 자코비안 행렬의 유사 역행렬의 곱으로 표현하는 상기 관계 함수들의 역함수들을 구하는 단계를 포함하는 반도체 소자의 물리적 파라미터 평가 방법.
  21. 제 20 항에 있어서,
    상기 물리적 파라미터들의 분포 특성을 평가하는 단계는
    상기 전기적 파라미터들의 측정된 데이터들을 아래의 식에 대입하여,
    Figure 112006005038950-pat00010
    (이때, x는 상기 제조 파라미터들의 행렬을 나타내고, x 0 및 y 0는 각각 상기 제조 파라미터들 및 상기 특성 파라미터들의 설계값들의 행렬을 나타내고, y는 상기 특성 파라미터들의 행렬을 나타내고, IJ는 상기 자코비안 행렬의 역행렬을 나타낸다.)
    k개의 예상되는 물리적 파라미터들을 구하는 단계를 포함하는 반도체 소자의 물리적 파라미터 평가 방법.
  22. 제 12 항에 있어서,
    상기 물리적 파라미터들의 분포 특성을 평가하는 단계는
    상기 전기적 파라미터들의 측정 데이터들을 상기 관계 함수의 역함수들에 대입함으로써, 상기 측정 데이터들에 대응하여 얻어지는 상기 물리적 파라미터들의 분포 데이터를 추출하는 단계; 및
    상기 물리적 파라미터들의 추출된 분포 데이터로부터, 상기 물리적 파라미터들의 평균값, 분산 및 표준편차를 포함하는 통계적 분포 특성들을 추출하는 단계를 포함하는 반도체 소자의 물리적 파라미터 평가 방법.
  23. 제 22 항에 있어서,
    상기 물리적 파라미터들의 통계적 분포 특성들을 추출한 후,
    상기 물리적 파라미터들의 통계적 분포 특성들을 입력 데이터로 이용하여 상기 반도체 소자의 품질 특성을 평가하는 시뮬레이션을 수행하는 단계를 더 포함하되,
    상기 물리적 파라미터들의 통계적 분포 특성들은 상기 전기적 파라미터들의 실측된 데이터들로부터 얻어지는 것을 특징으로 하는 반도체 소자의 물리적 파라미터 평가 방법.
  24. 반도체 소자의 제조 공정을 특징짓는 n개의 공정 파라미터들을 결정하는 단계;
    상기 공정 파라미터들에 의존적인 m개의 특성 파라미터들을 결정하는 단계;
    상기 특성 파라미터들을 상기 공정 파라미터들의 함수로서 표현하는 m개의 관계 함수들을 결정하는 단계;
    상기 공정 파라미터들을 상기 특성 파라미터들의 함수로서 표현하는 상기 관계 함수들의 역함수들을 구하는 단계;
    상기 공정 파라미터들에 기초한 소정의 반도체 제조 공정을 실시하여, 상기 공정 파라미터들과 상기 특성 파라미터들 사이의 정량적 관계를 실험적으로 결정하기 위한 시험 소자들을 제조하는 단계;
    상기 시험 소자들을 k번 측정하여, 상기 특성 파라미터들의 측정 데이터를 준비하는 단계; 및
    상기 관계 함수의 역함수를 이용하여 상기 특성 파라미터들의 측정 데이터 분포에 대응하는 공정 파라미터들의 분포 특성을 평가하는 단계를 포함하는 반도체 소자의 공정 파라미터 평가 방법.
  25. 제 24 항에 있어서,
    상기 공정 파라미터들은 상기 반도체 소자를 제조하는 공정 단계에서 적용되는 공정 조건들이고,
    상기 특성 파라미터들은 상기 공정 조건들에 의존적이면서 측정가능한 특성들인 것을 특징으로 하는 반도체 소자의 파라미터 분포 특성 평가 방법.
  26. 제 24 항에 있어서,
    상기 반도체 소자는 트랜지스터들, 저항 소자들, 이들을 연결하는 배선들 및 이들 사이에 배치되는 절연성 구조물들을 포함하는 반도체 소자이고,
    상기 공정 파라미터들은 상기 트랜지스터들, 상기 저항 소자들, 상기 배선들 및 상기 절연성 구조물들 중의 적어도 하나를 제조하는 단계에서 적용되는 공정 온도, 공정 시간, 공정 압력, 공정 가스의 유량 및 공정 가스들의 상대적 비율을 포함하는 공정 조건들 중의 적어도 한가지이고,
    상기 특성 파라미터들은 상기 공정 파라미터들을 적용하여 제작된 반도체 소자의 박막의 두께, 박막의 밀도, 박막의 유전율, 박막의 전도도, 패턴의 폭, 패턴의 측벽 경사각, 식각 선택비, 식각 속도, 증착 속도 및 단차도포성(step coverage)을 포함하는 상기 공정 조건들에 의존성을 갖는 특성들 중의 적어도 한가 지인 것을 특징으로 하는 반도체 소자의 공정 파라미터 평가 방법.
  27. 제 24 항에 있어서,
    상기 관계 함수들은 물리학/화학적 이론들을 이용하는 방법, 시뮬레이션을 이용하는 방법 및 기존의 경험적 데이터들에 기반한 모델링을 이용하는 방법 중에서 선택된 적어도 한가지 방법을 통해 결정되는 것을 특징으로 하는 반도체 소자의 공정 파라미터 평가 방법.
  28. 제 24 항에 있어서,
    상기 관계 함수들을 결정하는 단계는
    상기 반도체 소자의 요구되는 품질을 충족시키기 위한, 특성 파라미터들의 설계값들 및 공정 파라미터들의 설계값들을 결정하는 단계; 및
    상기 공정 파라미터들의 설계값들에 대하여 상기 특성 파라미터들의 설계값들을 충족시키는 관계 함수들을 구하는 단계를 포함하는 반도체 소자의 공정 파라미터 평가 방법.
  29. 제 28 항에 있어서,
    상기 관계 함수들을 결정하는 단계는
    소정 개수의 서로 다른 입력 값들을 상기 공정 파라미터들의 설계값 근방에서 선택하는 단계;
    상기 선택된 입력 값들을 입력 데이터로 이용하는 시뮬레이션을 실시하여, 상기 선택된 값들에 대응되는 특성 파라미터들의 값들을 출력 데이터로 추출하는 단계; 및
    소정의 모델 피팅 단계를 실시하여, 상기 출력 데이터로 추출된 특성 파라미터들의 값들과 상기 선택된 입력 값들 사이의 정량적 관계를 나타내는 상기 관계 함수를 결정하는 단계를 포함하는 반도체 소자의 공정 파라미터 평가 방법.
  30. 제 29 항에 있어서,
    상기 입력 값들을 선택하는 단계는 디-최적 설계(D-optimal design), 완전 배치 설계(full factorial design), 부분 배치 설계(fractional factorial design), 중심 합성 배치 설계(central composite design) 및 Box-Behnken 설계를 포함하는 실험계획법(Design Of Experiment; DOE)들 중의 적어도 하나를 이용하는 것을 특징으로 하는 반도체 소자의 공정 파라미터 평가 방법.
  31. 제 29 항에 있어서,
    상기 모델 피팅 단계는 반응표면설계법(Response Surface Modeling; RSM)을 이용하는 것을 특징으로 하는 반도체 소자의 공정 파라미터 평가 방법.
  32. 제 28 항에 있어서,
    상기 관계 함수들의 역함수들을 구하는 단계는
    상기 특성 파라미터들에 대한 상기 공정 파라미터들의 편도함수(partial derivative)로서 표현되는 자코비안 행렬을 구하는 단계;
    상기 자코비안 행렬의 유사 역행렬을 구하는 단계; 및
    상기 공정 파라미터들을 상기 특성 파라미터들과 상기 자코비안 행렬의 유사 역행렬의 곱으로 표현하는 상기 관계 함수들의 역함수들을 구하는 단계를 포함하는 반도체 소자의 공정 파라미터 평가 방법.
  33. 제 32 항에 있어서,
    상기 공정 파라미터들의 분포 특성을 평가하는 단계는
    상기 특성 파라미터들의 측정된 데이터들을 아래의 식에 대입하여,
    Figure 112006005038950-pat00011
    (이때, x는 상기 제조 파라미터들의 행렬을 나타내고, x 0 및 y 0는 각각 상기 제조 파라미터들 및 상기 특성 파라미터들의 설계값들의 행렬을 나타내고, y는 상기 특성 파라미터들의 행렬을 나타내고, IJ는 상기 자코비안 행렬의 역행렬을 나타낸다.)
    k개의 예상되는 공정 파라미터들을 구하는 단계를 포함하는 반도체 소자의 공정 파라미터 평가 방법.
  34. 제 24 항에 있어서,
    상기 공정 파라미터들의 분포 특성을 평가하는 단계는
    상기 특성 파라미터들의 측정 데이터들을 상기 관계 함수의 역함수들에 대입함으로써, 상기 측정 데이터들에 대응하여 얻어지는 상기 공정 파라미터들의 분포 데이터를 추출하는 단계; 및
    상기 공정 파라미터들의 추출된 분포 데이터로부터, 상기 공정 파라미터들의 평균값, 분산 및 표준편차를 포함하는 통계적 분포 특성들을 추출하는 단계를 포함하는 반도체 소자의 공정 파라미터 평가 방법.
  35. 제 34 항에 있어서,
    상기 공정 파라미터들의 통계적 분포 특성들을 추출한 후,
    상기 공정 파라미터들의 통계적 분포 특성들을 입력 데이터로 이용하여 상기 반도체 소자의 제조 공정의 유효성을 평가하는 시뮬레이션을 수행하는 단계를 더 포함하되,
    상기 공정 파라미터들의 통계적 분포 특성들은 상기 특성 파라미터들의 실측된 데이터들로부터 얻어지는 것을 특징으로 하는 반도체 소자의 공정 파라미터 평가 방법.
KR1020060006873A 2006-01-23 2006-01-23 제품 파라미터들의 통계적 분포 특성을 평가하는 방법 Expired - Fee Related KR100735012B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060006873A KR100735012B1 (ko) 2006-01-23 2006-01-23 제품 파라미터들의 통계적 분포 특성을 평가하는 방법
US11/656,715 US7343215B2 (en) 2006-01-23 2007-01-23 Methothology for estimating statistical distribution characteristics of product parameters

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060006873A KR100735012B1 (ko) 2006-01-23 2006-01-23 제품 파라미터들의 통계적 분포 특성을 평가하는 방법

Publications (1)

Publication Number Publication Date
KR100735012B1 true KR100735012B1 (ko) 2007-07-03

Family

ID=38286584

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060006873A Expired - Fee Related KR100735012B1 (ko) 2006-01-23 2006-01-23 제품 파라미터들의 통계적 분포 특성을 평가하는 방법

Country Status (2)

Country Link
US (1) US7343215B2 (ko)
KR (1) KR100735012B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024117440A1 (ko) * 2022-11-29 2024-06-06 엘에스일렉트릭 주식회사 피드백 제어 시스템 및 그 제어 방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009105591A2 (en) * 2008-02-19 2009-08-27 The Regents Of The University Of California Methods and systems for genome-scale kinetic modeling
US10102398B2 (en) 2009-06-01 2018-10-16 Ab Initio Technology Llc Generating obfuscated data
KR101660853B1 (ko) * 2009-06-10 2016-09-28 아브 이니티오 테크놀로지 엘엘시 테스트 데이터의 생성
US8606556B2 (en) * 2010-01-11 2013-12-10 International Business Machines Corporation Circuit-level validation of computer executable device/circuit simulators
US20110178789A1 (en) * 2010-01-15 2011-07-21 Imec Response characterization of an electronic system under variability effects
EP2360607A1 (en) * 2010-01-15 2011-08-24 Imec Response characterization of an electronic system under variability effects
US8805768B2 (en) * 2010-12-07 2014-08-12 Oracle International Corporation Techniques for data generation
US20130116989A1 (en) * 2011-11-08 2013-05-09 Fu Zhang Parameter tuning
US20130116988A1 (en) 2011-11-08 2013-05-09 Fu Zhang Automatic solver selection
US10991001B2 (en) 2013-03-13 2021-04-27 Eversight, Inc. Systems and methods for intelligent promotion design with promotion scoring
US10915912B2 (en) * 2013-03-13 2021-02-09 Eversight, Inc. Systems and methods for price testing and optimization in brick and mortar retailers
US10984441B2 (en) 2013-03-13 2021-04-20 Eversight, Inc. Systems and methods for intelligent promotion design with promotion selection
US20220207548A1 (en) 2013-03-13 2022-06-30 Eversight, Inc. Systems and methods for contract based offer generation
US11270325B2 (en) 2013-03-13 2022-03-08 Eversight, Inc. Systems and methods for collaborative offer generation
CA2931639C (en) 2013-12-18 2021-08-03 Ab Initio Technology Llc Data generation
CN104794336B (zh) * 2015-04-17 2017-06-27 武汉大学 一种农田秸秆资源空间分布估算方法
US10452802B2 (en) * 2016-07-08 2019-10-22 efabless corporation Methods for engineering integrated circuit design and development
US11941659B2 (en) 2017-05-16 2024-03-26 Maplebear Inc. Systems and methods for intelligent promotion design with promotion scoring
CN113039571A (zh) * 2018-10-10 2021-06-25 爱福赛特公司 用于实体零售商中的价格测试及优化的系统及方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6725230B2 (en) * 2000-07-18 2004-04-20 Aegis Analytical Corporation System, method and computer program for assembling process data of multi-database origins using a hierarchical display
US6748279B2 (en) * 2001-01-31 2004-06-08 Red X Technologies, Inc. Method for improving a manufacturing process by conducting a full factorial experiment to optimize process variable settings
JP2003297892A (ja) 2002-03-28 2003-10-17 Trecenti Technologies Inc 半導体装置のプロセスパラメータの決定方法およびそれを用いた半導体装置の製造方法
US8185230B2 (en) * 2002-08-22 2012-05-22 Advanced Micro Devices, Inc. Method and apparatus for predicting device electrical parameters during fabrication
US6912437B2 (en) * 2002-09-30 2005-06-28 Advanced Micro Devices, Inc. Method and apparatus for controlling a fabrication process based on a measured electrical characteristic
CN100428401C (zh) * 2004-06-14 2008-10-22 中芯国际集成电路制造(上海)有限公司 用于半导体器件的成品率相似性的方法和系统
CN100413018C (zh) * 2004-06-14 2008-08-20 中芯国际集成电路制造(上海)有限公司 用于处理半导体器件的同一性的方法和系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
없음

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024117440A1 (ko) * 2022-11-29 2024-06-06 엘에스일렉트릭 주식회사 피드백 제어 시스템 및 그 제어 방법

Also Published As

Publication number Publication date
US7343215B2 (en) 2008-03-11
US20070174030A1 (en) 2007-07-26

Similar Documents

Publication Publication Date Title
US7343215B2 (en) Methothology for estimating statistical distribution characteristics of product parameters
US10018996B2 (en) Method and system for enhancing the yield in semiconductor manufacturing
JP5306236B2 (ja) 半導体デバイスの応力のモデリング方法およびシステム
EP2118707B1 (en) Multidimensional process corner derivation using surrogate based simulataneous yield analysis
Mutlu et al. Statistical methods for the estimation of process variation effects on circuit operation
Shi et al. Accelerated destructive degradation test planning
US7272460B2 (en) Method for designing a manufacturing process, method for providing manufacturing process design and technology computer-aided design system
WO2002033544A1 (en) Method for optimizing the characteristics of integrated circuits components from circuit speficications
US20120143569A1 (en) Automated Extraction of Size-Dependent Layout Parameters for Transistor Models
US8819605B1 (en) Deriving effective corners for complex correlations
US7617065B2 (en) Methodology for estimating statistical distribution characteristics of physical parameters of semiconductor device
CN109766518B (zh) 考虑样本个体差异的不确定加速退化建模和分析方法
US20210049242A1 (en) Process Optimization by Clamped Monte Carlo Distribution
KR20210117550A (ko) 3차원 형상의 임계 차원을 측정하기 위한 방법 및 이를 위한 장치
US8296701B2 (en) Method for designing a semiconductor device based on leakage current estimation
US20180144073A1 (en) Modeling Deformation Due To Surface Oxidation In Integrated Circuits
Borgoni et al. Non‐parametric local capability indices for industrial planar manufacts: An application to the etching phase in the microelectronic industry
Kukner et al. NBTI aging on 32-bit adders in the downscaling planar FET technology nodes
Sato et al. Determination of optimal polynomial regression function to decompose on-die systematic and random variations
Zhuo et al. A statistical framework for post-fabrication oxide breakdown reliability prediction and management
Kocher et al. Statistical methods for the determination of process corners
Dobrin et al. RF Design-Oriented ACM Model Generation Using Parametric Test and Machine Learning Regression in 28nm FD-SOI CMOS Technology
Berenguer Rico et al. White heteroscedasticty testing after outlier removal
Sandeep et al. Numerical Modelling of GaN HEMTS
Chopra et al. Variogram Based Robust Extraction of Process Variation Model

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20210628

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20210628

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000