KR100734257B1 - Metal wiring method of semiconductor device - Google Patents

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Abstract

반도체 소자의 금속 배선 형성 방법을 개시한다. 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에서는, 반도체 기판 상에 홀 영역을 한정하는 층간절연막을 형성한다. 홀 영역의 내벽, 바닥 및 층간절연막 상면에 제1 장벽 금속막을 형성한다. 다음에, 제1 장벽 금속막을 표면처리하여 제2 장벽 금속막을 형성한다. 층간절연막 상면상의 제2 장벽 금속막상에만 금속 증착 방지막을 형성하고, 금속 증착 방지막이 형성된 결과물상에 홀 영역을 완전히 채우는 평탄화된 금속 배선막을 형성한다. Disclosed is a metal wiring forming method of a semiconductor device. In the metal wiring formation method of the semiconductor element which concerns on this invention, the interlayer insulation film which defines a hole area | region is formed on a semiconductor substrate. A first barrier metal film is formed on the inner wall, the bottom of the hole region, and the upper surface of the interlayer insulating film. Next, the first barrier metal film is surface treated to form a second barrier metal film. A metal deposition prevention film is formed only on the second barrier metal film on the upper surface of the interlayer insulating film, and a planarized metal wiring film is formed to completely fill the hole region on the resultant formed metal deposition prevention film.

Description

반도체 소자의 금속 배선 형성 방법{Metal wiring method of semiconductor device}Metal wiring method of semiconductor device {Metal wiring method of semiconductor device}

도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 도면들이다. 1 to 7 are diagrams for describing a metal wiring forming method of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판, 110 : 도전 영역, 120 : 홀 영역, 130 : 층간절연막,100: semiconductor substrate, 110: conductive region, 120: hole region, 130: interlayer insulating film,

140 : 제1 장벽 금속막(barrier metal layer), 140a : 제2 장벽 금속막, 140: a first barrier metal layer, 140a: a second barrier metal layer,

150 : 금속 증착 방지막, 180 : 평탄화된 금속 배선막 150: metal deposition prevention film, 180: planarized metal wiring film

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 금속 배선을 형성하는 방법에 관한 것이다. TECHNICAL FIELD This invention relates to the manufacturing method of a semiconductor element. Specifically, It is related with the method of forming the metal wiring of a semiconductor element.

반도체 소자는 트랜지스터, 저항 및 커패시터 등으로 구성되며, 이러한 반도체 소자를 반도체 기판 상에 구현함에 있어서 금속 배선은 필수적으로 요구된다. 금속 배선은 전기적인 신호를 전송시키는 역할을 하므로, 전기적인 저항이 낮아야 함은 물론 경제적이고 신뢰성이 높아야 한다. 이러한 금속 배선에 적합한 물질로는 알루미늄(Al)을 들 수 있다. 이에 따라, 지금까지 금속 배선으로서 Al막이 널리 사용되고 있다.The semiconductor device is composed of a transistor, a resistor, a capacitor, and the like, and metal wiring is indispensable for implementing such a semiconductor device on a semiconductor substrate. Since metal wiring serves to transmit electrical signals, the electrical resistance must be low, as well as economical and reliable. Suitable materials for such metal wirings include aluminum (Al). Accordingly, Al films have been widely used as metal wirings.

한편, 반도체 소자의 집적도가 증가함에 따라 금속 배선의 폭 및 두께는 점점 감소하고, 콘택홀(contact hole)의 크기 또한 점점 감소하고 있다. 따라서 콘택홀의 어스펙트 비(aspect ratio)가 증가하여 콘택홀 내에 금속을 완전히 채우는 기술이 매우 중요해지고 있다. On the other hand, as the degree of integration of semiconductor devices increases, the width and thickness of metal wirings are gradually decreasing, and the size of contact holes is gradually decreasing. Therefore, the aspect ratio of the contact hole (aspect ratio) is increased and the technology of completely filling the metal in the contact hole has become very important.

큰 어스펙트 비의 콘택홀을 저항이 낮은 Al으로 완전히 채우기 위한 기술로서 Al-CVD(Chemical Vapor Deposition) 공정이 있다. Al-CVD 공정은 크게 2가지로 분류가 된다. 하나는 전면(blanket) Al-CVD 공정이고, 다른 하나는 선택적(selective) Al-CVD 공정이다. As a technique for completely filling a large aspect ratio contact hole with low resistance Al, there is an Al-CVD (Chemical Vapor Deposition) process. Al-CVD process is largely classified into two types. One is a blanket Al-CVD process and the other is a selective Al-CVD process.

전면 Al-CVD 공정은 반도체 기판 전면에 Al을 증착하여 콘택홀을 채우는 기술로서, Al의 우수한 단차도포성(step coverage)을 최대한 이용하고자 하는 것이다. 그러나 CVD로 형성된 Al막의 경우, 알려진 바와 같이 일정 막두께 이상에서는 특이한 성장 특성을 나타낸다. 이로 인해, 반도체 기판의 표면 거칠기(roughness)가 나빠짐과 동시에 폭이 좁은 콘택홀에서는 입구가 막혀 필링(filling)이 되지 않는 문제점이 있다. The front Al-CVD process is a technology for filling contact holes by depositing Al on the entire surface of a semiconductor substrate, and attempts to make the best use of Al's excellent step coverage. However, in the case of Al films formed by CVD, as is known, they exhibit unusual growth characteristics above a certain film thickness. As a result, the surface roughness of the semiconductor substrate is deteriorated and the entrance is blocked in the narrow contact hole, thereby preventing filling.

반면에, 선택적 Al-CVD 공정은 절연막 및 도전막상에서의 Al 성장 능력 차이를 이용한다. 이 기술은 비아홀(via hole) 등의 제한된 영역에서만 사용이 가능한 상태였고, 장벽 금속막이 형성되어 있는 콘택홀의 경우에는 콘택홀 내부에만 선택적으로 금속 배선을 형성하기가 어려웠다. On the other hand, the selective Al-CVD process takes advantage of the difference in Al growth capability on the insulating film and the conductive film. This technology was available only in limited areas such as via holes, and in the case of contact holes in which barrier metal films were formed, it was difficult to selectively form metal wiring only inside the contact holes.                         

따라서, 콘택 영역의 저항 및 배선 저항을 낮출 수 있고 콘택홀을 완전히 필링할 수 있는 새로운 Al 필링 기술이 필요하게 되었다. 이를 위한 하나의 방법으로서, 대한민국 특허출원 제 97-40236호에 개시되어 있는 PMD(Preferential Metal Deposition) 공정이 있다. PMD 공정이란 장벽 금속막 형성 이후에, 금속 증착 방지막(Anti-Nucleation Layer)을 층간절연막의 상면에만 형성한다. 금속 증착 방지막이 형성되지 않아 콘택홀 내에서 노출된 장벽 금속막상에만 선택적으로 금속이 증착된다. 다음에, PVD(Physical Vapor Deposition)법에 의한 Al 증착 공정과 리플로우(reflow) 공정을 통하여 상기 콘택홀을 Al로 채운다.  Therefore, there is a need for a new Al peeling technique that can lower the resistance and wiring resistance of the contact region and can completely fill the contact holes. As one method for this, there is a PMD (Preferential Metal Deposition) process disclosed in Korean Patent Application No. 97-40236. In the PMD process, after the barrier metal film is formed, an anti-nucleation layer is formed only on the upper surface of the interlayer insulating film. Since the metal deposition prevention film is not formed, the metal is selectively deposited only on the exposed barrier metal film in the contact hole. Next, the contact hole is filled with Al through an Al deposition process and a reflow process by PVD (Physical Vapor Deposition) method.

이러한 PMD 공정에서 리플로우되는 Al은 금속 증착 방지막상에서 이동(migration)을 하게 된다. 금속 증착 방지막상에서의 Al 이동은 기존의 Al 리플로우 공정에서 Al이 장벽 금속막상에서 이동하는 것과는 다른 특성을 나타낸다. Al이 금속 증착 방지막상에서 이동할 때에는 Al과 금속 증착 방지막의 반응이 일어나지 않기 때문에 Al의 이동이 활발히 일어난다. 그러나, Al의 입성장(grain growth)이 과도하게 진행된다. 이 때문에, 입계(grain boundary)의 골이 깊어지게 되어 그루빙(grooving)된다. 이것은 후에 링 결함(ring defect)을 유발시킬 가능성이 크다. 그리고, 형성된 Al막의 표면 모포로지가 고르지 못해서 반사도가 떨어진다. 이로 인해, 후속의 포토 리소그래피 공정에 어려움을 야기할 수 있다.Al reflowed in such a PMD process will migrate on the metal deposition prevention film. Al movement on the metal deposition prevention film has a different property from that of Al on the barrier metal film in the conventional Al reflow process. When Al moves on the metal deposition prevention film, Al does not react with the metal deposition prevention film, and therefore Al moves actively. However, grain growth of Al proceeds excessively. Because of this, the valley of the grain boundary is deepened and grooved. This is likely to cause ring defects later. Then, the surface mortar of the formed Al film is uneven, so the reflectivity is poor. This may cause difficulties in subsequent photolithography processes.

따라서, 본 발명이 이루고자 하는 기술적 과제는 콘택 영역의 저항 및 배선 저항을 낮출 수 있고 콘택홀을 완전히 필링하면서도 금속 배선의 표면 모포로지를 고르게 할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device, which can lower the resistance and wiring resistance of a contact region and can even the surface morphology of the metal wiring while completely filling the contact holes.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에서는, 반도체 기판 상에 홀 영역을 한정하는 층간절연막을 형성한다. 상기 홀 영역의 내벽, 바닥 및 층간절연막 상면에 제1 장벽 금속막을 형성한다. 다음에, 상기 제1 장벽 금속막을 표면처리하여 제2 장벽 금속막을 형성한다. 상기 층간절연막 상면상의 제2 장벽 금속막상에만 금속 증착 방지막을 형성하고, 상기 금속 증착 방지막이 형성된 결과물상에 평탄화된 금속 배선막을 형성한다. MEANS TO SOLVE THE PROBLEM In order to achieve the said technical subject, in the metal wiring formation method of the semiconductor element which concerns on this invention, the interlayer insulation film which defines a hole area | region is formed on a semiconductor substrate. A first barrier metal film is formed on the inner wall, the bottom and the upper surface of the interlayer insulating film of the hole region. Next, the first barrier metal film is surface treated to form a second barrier metal film. A metal deposition prevention film is formed only on the second barrier metal film on the upper surface of the interlayer insulating film, and a planarized metal wiring film is formed on the resultant product on which the metal deposition prevention film is formed.

본 발명에 있어서, 상기 홀 영역은 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀, 비아홀, 또는 상기 층간절연막의 두께보다 작은 깊이를 가지는 그루브(groove)일 수 있다. 상세하게는, 상기 홀 영역은 반도체 기판상의 소스/드레인 영역 또는 도전층을 노출시키는 콘택홀일 수 있다. 대신에, 상기 홀 영역은 상기 반도체 기판상의 금속 배선을 노출시키는 비아홀일 수 있다.In an embodiment, the hole region may be a contact hole, a via hole, or a groove having a depth smaller than a thickness of the interlayer insulating layer exposing a predetermined region of the semiconductor substrate. In detail, the hole region may be a contact hole exposing a source / drain region or a conductive layer on the semiconductor substrate. Instead, the hole region may be a via hole exposing a metal wire on the semiconductor substrate.

본 발명에 있어서, 상기 제1 장벽 금속막은 전이 금속막 또는 전이 금속 질화막으로 형성하는 것이 바람직하다. 예를 들어, 상기 제1 장벽 금속막은 TiN, TaN, TiAlN, TiSiN, TaAlN, TaSiN 및 WN으로 이루어지는 군으로부터 선택된 어느 하나로 형성할 수 있다.In the present invention, the first barrier metal film is preferably formed of a transition metal film or a transition metal nitride film. For example, the first barrier metal film may be formed of any one selected from the group consisting of TiN, TaN, TiAlN, TiSiN, TaAlN, TaSiN, and WN.

본 발명에 있어서, 상기 금속 증착 방지막은 금속 산화막으로 형성할 수 있다. 예를 들어, 상기 금속 증착 방지막은 알루미늄 산화막일 수 있다. 상기 금속 증착 방지막은 상기 층간절연막 상면상의 제2 장벽 금속막상에만 실리콘보다 산화 성이 강한 금속막을 형성한 후, 상기 금속막을 산화시켜 형성하는 것이 바람직하다. In the present invention, the metal deposition prevention film may be formed of a metal oxide film. For example, the metal deposition prevention film may be an aluminum oxide film. The metal deposition prevention film is preferably formed by oxidizing the metal film after forming a metal film having a higher oxidation resistance than silicon only on the second barrier metal film on the upper surface of the interlayer insulating film.

본 발명에 있어서, 상기 제2 장벽 금속막을 형성하는 단계는 OH기를 포함한 물질을 이용하여 행하는 것이 특징이다. 이 때, 상기 OH기를 포함하는 물질은 H2O, 알콜 및 이들의 조합으로 이루어진 군으로부터 선택되는 어느 하나인 것이 바람직하다.In the present invention, the forming of the second barrier metal film is performed using a material containing an OH group. At this time, the material containing the OH group is preferably any one selected from the group consisting of H 2 O, alcohol and combinations thereof.

본 발명에 있어서, 상기 제2 장벽 금속막을 형성하는 단계는 OH기를 포함하는 용액 상태의 물질에 상기 제1 장벽 금속막이 형성된 반도체 기판을 디핑(dipping)하는 것에 의하여 행해질 수 있다. In the present invention, the forming of the second barrier metal film may be performed by dipping a semiconductor substrate on which the first barrier metal film is formed on a material in a solution state including an OH group.

본 발명에 있어서, 상기 제2 장벽 금속막을 형성하는 단계는 OH기를 포함하는 용액 상태의 물질을 상기 제1 장벽 금속막이 형성된 반도체 기판 상에 스핀 코팅(Spin Coating)하는 것에 의하여 행해질 수도 있다. In the present invention, the forming of the second barrier metal film may be performed by spin coating a material of a solution state containing an OH group on the semiconductor substrate on which the first barrier metal film is formed.

본 발명에 있어서, 상기 제2 장벽 금속막을 형성하는 단계는 OH기를 포함하는 가스 분위기에 상기 장벽 금속막이 형성된 반도체 기판을 노출시키는 것에 의하여 행해질 수도 있다. In the present invention, the forming of the second barrier metal film may be performed by exposing the semiconductor substrate on which the barrier metal film is formed to a gas atmosphere containing an OH group.

본 발명에 있어서, 상기 평탄화된 금속 배선막을 형성하기 위하여, 먼저 상기 홀 영역의 내벽 및 바닥에 상기 홀 영역을 완전히 채우지 않는 정도 두께의 제1 금속막을 CVD법으로 형성한다. 다음에, 상기 제1 금속막이 형성된 결과물상에 제2 금속막을 PVD법으로 형성하고, 상기 제2 금속막이 상기 홀 영역을 완전히 채우도록 상기 제2 금속막을 리플로우시킨다. 여기서, 상기 제1 금속막은 Al 또는 Cu일 수 있다. 상기 제2 금속막은 Al 또는 Al 합금일 수 있다.In the present invention, in order to form the planarized metal wiring film, first, a first metal film having a thickness that does not completely fill the hole region on the inner wall and the bottom of the hole region is formed by CVD. Next, a second metal film is formed by the PVD method on the resultant product on which the first metal film is formed, and the second metal film is reflowed so that the second metal film completely fills the hole region. Here, the first metal film may be Al or Cu. The second metal film may be Al or an Al alloy.

본 발명에 의하면, 장벽 금속막을 표면처리함으로써, 상기 장벽 금속막상에 형성되는 금속 증착 방지막의 특성을 변화시킨다. 상기 금속 증착 방지막상에 형성되는 Al은 리플로우될 때, 과도한 입성장이 일어나지 않는다. 따라서, PMD 공정에서의 Al 그루빙 형성이 현저하게 억제된다. According to the present invention, by treating the barrier metal film, the characteristics of the metal deposition preventing film formed on the barrier metal film are changed. Al formed on the metal deposition preventing film does not cause excessive grain growth when reflowed. Therefore, Al grooving formation in the PMD process is significantly suppressed.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Like numbers refer to like elements all the time. Furthermore, various elements and regions in the drawings are schematically drawn. Accordingly, the present invention is not limited by the relative size or spacing drawn in the accompanying drawings.

도 1 내지 도 7은 본 발명의 실시예에 의한 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 도시한 단면도들이다. 1 to 7 are cross-sectional views illustrating a metal wiring forming method of a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 상면에 도전 영역(110)이 노출된 반도체 기판(100)상에 홀 영역(120)을 한정하는 층간절연막(130)을 형성한다. 상기 층간절연막(130)은 예를 들면 BPSG(borophosphosilicate glass)막 또는 도핑되지 않은 실리콘 산화막으로 구성될 수 있다. Referring to FIG. 1, an interlayer insulating layer 130 defining a hole region 120 is formed on a semiconductor substrate 100 on which a conductive region 110 is exposed. The interlayer insulating layer 130 may be formed of, for example, a borophosphosilicate glass (BPSG) film or an undoped silicon oxide film.                     

상기 도전 영역(110)은 소스/드레인 영역, 또는 상기 반도체 기판(100)상에 형성되어 있는 트랜지스터 등을 구성하는 도전층일 수 있다. 이 경우, 상기 홀 영역(120)은 콘택홀을 구성한다. 또는, 상기 도전 영역(110)은 금속 배선층일 수도 있다. 이 경우, 상기 홀 영역(120)은 비아홀을 구성한다. 도 1에서는 상기 홀 영역(120)을 통하여 상기 도전 영역(110)이 노출되는 것으로 도시하였으나, 상기 홀 영역(120)은 다마신(damascene) 배선 형성을 위한 그루브를 구성할 수도 있다. 이 경우, 상기 그루브는 상기 층간절연막(130)의 두께보다 작은 깊이를 가지며, 상기 도전 영역(110)은 상기 그루브를 통하여 노출되지 않는다. The conductive region 110 may be a source / drain region or a conductive layer constituting a transistor formed on the semiconductor substrate 100. In this case, the hole region 120 constitutes a contact hole. Alternatively, the conductive region 110 may be a metal wiring layer. In this case, the hole region 120 constitutes a via hole. In FIG. 1, the conductive region 110 is exposed through the hole region 120, but the hole region 120 may form a groove for forming a damascene wiring. In this case, the groove has a depth smaller than the thickness of the interlayer insulating layer 130, and the conductive region 110 is not exposed through the groove.

도 2를 참조하면, 상기 홀 영역(120)의 내벽, 바닥 및 층간절연막(130) 상면에 제1 장벽 금속막(140)을 형성한다. 상기 제1 장벽 금속막(140)은 전이 금속막 또는 전이 금속 질화막으로 형성한다. 예를 들어, TiN, TaN, TiAlN, TiSiN, TaAlN, TaSiN 또는 WN으로 형성한다. 상기 제1 장벽 금속막(140)은 홀 영역(120)의 내벽, 바닥 및 층간절연막(130) 상면을 따라 단차도포성이 좋은 조건 및 충분한 두께로 형성한다. 여기서, 상기 제1 장벽 금속막(140)을 형성하기 전에 Ti 또는 Ta로 이루어진 저항성 금속막을 형성하는 단계를 더 포함할 수도 있다. Referring to FIG. 2, a first barrier metal layer 140 is formed on an inner wall, a bottom, and an upper surface of the interlayer insulating layer 130 of the hole region 120. The first barrier metal film 140 is formed of a transition metal film or a transition metal nitride film. For example, it is formed of TiN, TaN, TiAlN, TiSiN, TaAlN, TaSiN or WN. The first barrier metal layer 140 is formed under sufficient conditions and sufficient thickness along the inner wall, the bottom of the hole region 120, and the upper surface of the interlayer insulating layer 130. Here, the method may further include forming a resistive metal film made of Ti or Ta before forming the first barrier metal film 140.

도 3을 참조하면, 상기 제1 장벽 금속막(140)을 표면처리(T)하여 제2 장벽 금속막(140a)을 형성한다. 이것은 후속 공정에서 형성되는 금속 증착 방지막상에서 Al이 리플로우될 때, 그루빙이 심하게 형성되는 문제점을 해결하기 위한 것이다.Referring to FIG. 3, the first barrier metal layer 140 is surface treated to form a second barrier metal layer 140a. This is to solve the problem that grooves are severely formed when Al is reflowed on the metal deposition preventing film formed in the subsequent process.

상기 표면처리(T)는 OH기를 포함하는 용액 상태의 물질에 상기 제1 장벽 금속막(140)이 형성된 반도체 기판(100)을 디핑하는 것에 의하여 행한다. 상기 OH기 를 포함하는 용액 상태의 물질로는 H2O, 알콜 및 이들의 조합으로 이루어진 군으로부터 선택되는 어느 하나를 이용한다. 이와 같은 표면처리(T)를 통해 상기 제1 장벽 금속막(140)상에 OH기를 포함하는 물질이 물리 흡착됨으로써 제2 장벽 금속막(140a)이 형성된다. 상기 제2 장벽 금속막(140a)은 후속 공정에서 상기 제2 장벽 금속막(140a)상에 형성되는 금속 증착 방지막의 표면 특성을 변화시키기 때문에 PMD-Al 공정의 그루빙 형성 문제를 개선할 수 있다.The surface treatment (T) is performed by dipping the semiconductor substrate 100 having the first barrier metal film 140 formed on a material in a solution state containing an OH group. As the material in a solution state containing the OH group, any one selected from the group consisting of H 2 O, alcohols, and combinations thereof is used. Through the surface treatment T, the second barrier metal layer 140a is formed by physically adsorbing a material including an OH group on the first barrier metal layer 140. The second barrier metal layer 140a may improve the grooving formation problem of the PMD-Al process because the second barrier metal layer 140a changes the surface property of the metal deposition preventing layer formed on the second barrier metal layer 140a in a subsequent process. .

상기 표면처리(T)는 상기 제1 장벽 금속막(140)이 형성된 반도체 기판(100)상에 OH기를 포함하는 용액 상태의 물질을 스핀 코팅하는 것에 의하여 행할 수도 있다. 이외에도, 상기 표면처리(T)는 OH기를 포함하는 가스 분위기에 상기 제1 장벽 금속막(140)이 형성된 반도체 기판(100)을 노출시키는 것에 의하여 행할 수 있다. 예를 들어, 별도의 챔버에 상기 제1 장벽 금속막(140)이 형성된 반도체 기판(100)을 장착하고, H2O, 알콜 및 이들의 조합으로 이루어진 군으로부터 선택되는 어느 하나를 가스 상태로 상기 챔버에 유입시키는 방법에 의할 수 있다. The surface treatment T may be performed by spin coating a material in a solution state containing an OH group on the semiconductor substrate 100 on which the first barrier metal layer 140 is formed. In addition, the surface treatment T may be performed by exposing the semiconductor substrate 100 on which the first barrier metal film 140 is formed in a gas atmosphere containing an OH group. For example, the semiconductor substrate 100 in which the first barrier metal film 140 is formed is mounted in a separate chamber, and any one selected from the group consisting of H 2 O, alcohol, and a combination thereof is provided in a gas state. It may be by the method of flowing into the chamber.

도 4를 참조하면, 상기 층간절연막(130) 상면상의 제2 장벽 금속막(140a)상에만 실리콘보다 산화성이 강한 금속, 예를 들어 Al, Zr, Ti, Sr, Mg, Ba, Ca, Ce, Y 등을 증착하여 금속막(미도시)을 형성한다. 상기 금속막을 상기 층간절연막(130) 상면에만 선택적으로 형성하기 위해서는 PVD법을 이용하도록 한다. 다음에, 상기 금속막을 대기에 노출시키거나 또는 산소 플라즈마를 이용하여 산화시킨다. 이로써, 상기 층간절연막(130) 상면상의 제2 장벽 금속막(140a)상에만 금속 산화막으로 이루어진 금속 증착 방지막(150)이 형성된다. 상기 홀 영역(120)의 내벽 및 바닥에서는 상기 제2 장벽 금속막(140a)이 노출되어 있다. 후속의 Al-CVD 공정에서, 상기 제2 장벽 금속막(140a)이 노출되어 있는 부분에서만 Al막이 성장되고, 상기 금속 증착 방지막(150) 위에서는 Al막이 성장하지 않는다. 이는, 절연막인 상기 금속 증착 방지막(150)상에서 금속 핵(nuclei)이 형성되는 시간이 도전막인 상기 제2 장벽 금속막(140a)상에서 형성되는 시간에 비해 수십배 이상 길기 때문이다. Referring to FIG. 4, a metal that is more oxidative than silicon only, for example, Al, Zr, Ti, Sr, Mg, Ba, Ca, Ce, on the second barrier metal layer 140a on the upper surface of the interlayer insulating layer 130. Y or the like is deposited to form a metal film (not shown). In order to selectively form the metal film only on the upper surface of the interlayer insulating film 130, a PVD method is used. Next, the metal film is exposed to the atmosphere or oxidized using oxygen plasma. As a result, the metal deposition prevention film 150 made of the metal oxide film is formed only on the second barrier metal film 140a on the upper surface of the interlayer insulating film 130. The second barrier metal layer 140a is exposed on the inner wall and the bottom of the hole region 120. In a subsequent Al-CVD process, the Al film is grown only at the portion where the second barrier metal film 140a is exposed, and the Al film is not grown on the metal deposition preventing film 150. This is because the time for forming a metal nuclei on the metal deposition preventing film 150, which is an insulating film, is several tens or more times longer than the time on the second barrier metal film 140a, which is a conductive film.

도 5를 참조하면, 상기 홀 영역(120)의 내벽 및 바닥에 상기 홀 영역(120)을 완전히 채우지 않는 정도 두께의 제1 금속막(160)으로서의 Al막을 CVD법으로 형성한다. CVD법은 단차도포성이 좋기 때문에 상기 제1 금속막(160)은 라이너(liner)의 형태로 홀 영역(120)의 내벽 및 바닥을 따라 연속적으로 형성된다. Referring to FIG. 5, an Al film as the first metal film 160 having a thickness that does not completely fill the hole region 120 is formed on the inner wall and the bottom of the hole region 120 by CVD. Since the CVD method has high step coverage, the first metal layer 160 is continuously formed along the inner wall and the bottom of the hole region 120 in the form of a liner.

도 6을 참조하면, 상기 제1 금속막(160)이 형성된 결과물상에 제2 금속막(170)으로서의 Al막을 PVD법, 예컨대 직류 마그네트론 스퍼터링법을 이용하여 형성한다. PVD법으로 형성되는 Al막은 상기 홀 영역(120)을 완전히 채우지 않는 경우가 더 많은데, 특히 홀 영역의 크기가 작을 경우에 그러하다. 따라서, 상기 홀 영역(120)에 보이드(V)가 형성될 수 있다.Referring to FIG. 6, an Al film as the second metal film 170 is formed on the resulting product on which the first metal film 160 is formed by using a PVD method, for example, a direct current magnetron sputtering method. The Al film formed by the PVD method more often does not completely fill the hole region 120, especially when the size of the hole region is small. Therefore, a void V may be formed in the hole region 120.

도 7을 참조하면, 상기 제2 금속막(170)을 리플로우시켜서 상기 홀 영역(120)을 완전히 채우는 평탄화된 금속 배선막(180)을 형성한다. 상기 제2 장벽 금속막(140a)은 상기 제2 장벽 금속막(140a)상에 형성된 상기 금속 증착 방지막(150)의 표면 특성을 변화시킨다. 따라서, 상기 금속 증착 방지막(150)상에서 Al이 리플로우될 때, Al의 입성장이 과도하게 일어나는 것이 방지된다. 따라서, 그루빙 형성 문제가 개선된다. 이로써, 종래 PMD 공정에 비하여 상기 금속 배선막(180)의 표면의 모포로지가 고르다. Referring to FIG. 7, the second metal layer 170 is reflowed to form a planarized metal interconnection layer 180 that completely fills the hole region 120. The second barrier metal film 140a changes the surface characteristics of the metal deposition preventing film 150 formed on the second barrier metal film 140a. Therefore, when Al reflows on the metal deposition preventing film 150, excessive grain growth of Al is prevented. Thus, the problem of grooving formation is improved. As a result, a uniformity of the surface of the metal interconnection film 180 is even compared with the conventional PMD process.

상술한 본 발명에 따르면, 장벽 금속막을 형성한 후 OH기를 포함하는 물질을 이용하여 상기 장벽 금속막을 표면처리한다. 이로써, 상기 표면처리된 장벽 금속막상에 형성되는 금속 증착 방지막의 표면 특성이 변화된다. 상기 금속 증착 방지막상에서 Al이 리플로우될 때, Al의 입성장이 과도하게 일어나는 것이 방지되고, 그루빙 형성이 억제된다. 이로써, 종래 PMD 공정에 비하여 표면의 모포로지가 고른 금속 배선을 형성할 수 있다. 표면의 모포로지가 고른 금속 배선은 후속의 포토 리소그래피 공정을 수행하기에 문제없는 반사도를 갖게 된다.According to the present invention described above, after the barrier metal film is formed, the barrier metal film is surface treated using a material containing an OH group. As a result, the surface properties of the metal deposition preventing film formed on the surface-treated barrier metal film are changed. When Al reflows on the metal deposition prevention film, excessive grain growth of Al is prevented, and grooving formation is suppressed. This makes it possible to form a metal wiring with even surface morphology as compared with the conventional PMD process. Metal interconnects with even surface morphologies have a reflectivity that is acceptable for the subsequent photolithography process.

그리고, 저항이 낮고 필링 특성이 우수한 Al을 이용하여 금속 배선을 형성한다. 따라서, 콘택 영역의 저항 및 배선 저항을 낮출 수 있고 콘택홀을 완전히 필링할 수 있다. Then, metal wiring is formed using Al having low resistance and excellent peeling characteristics. Therefore, the resistance and wiring resistance of the contact region can be lowered and the contact hole can be completely filled.

Claims (17)

반도체 기판 상에 홀 영역을 한정하는 층간절연막을 형성하는 단계;Forming an interlayer insulating film defining a hole region on the semiconductor substrate; 상기 홀 영역의 내벽, 바닥 및 층간절연막 상면에 제1 장벽 금속막을 형성하는 단계;Forming a first barrier metal film on an inner wall, a bottom, and an upper surface of the interlayer insulating film of the hole region; 상기 제1 장벽 금속막 상에 OH기가 물리 흡착되는 표면처리를 하여 제2 장벽 금속막을 형성하는 단계;Forming a second barrier metal film by performing a surface treatment on which the OH group is physically adsorbed on the first barrier metal film; 상기 층간절연막 상면상의 제2 장벽 금속막상에만 금속 증착 방지막을 형성하는 단계; 및Forming a metal deposition prevention film only on a second barrier metal film on an upper surface of the interlayer insulating film; And 상기 금속 증착 방지막이 형성된 결과물상에 평탄화된 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And forming a planarized metal wiring film on the resultant product on which the metal deposition prevention film is formed. 제1항에 있어서,The method of claim 1, 상기 홀 영역은 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀(contact hole), 비아홀(via hole), 또는 상기 층간절연막의 두께보다 작은 깊이를 가지는 그루브(groove)인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. The hole region may be a contact hole, a via hole, or a groove having a depth smaller than the thickness of the interlayer insulating layer exposing a predetermined region of the semiconductor substrate. Wiring formation method. 제2항에 있어서, The method of claim 2, 상기 홀 영역은 반도체 기판상의 소스/드레인 영역 또는 도전층을 노출시키는 콘택홀인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. And the hole region is a contact hole exposing a source / drain region or a conductive layer on the semiconductor substrate. 제2항에 있어서, The method of claim 2, 상기 홀 영역은 상기 반도체 기판상의 금속 배선을 노출시키는 비아홀인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. And the hole region is a via hole exposing metal wiring on the semiconductor substrate. 제1항에 있어서, The method of claim 1, 상기 제1 장벽 금속막은 전이 금속막 또는 전이 금속 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법. And the first barrier metal film is formed of a transition metal film or a transition metal nitride film. 제1항에 있어서,The method of claim 1, 상기 제1 장벽 금속막은 TiN, TaN, TiAlN, TiSiN, TaAlN, TaSiN 및 WN으로 이루어지는 군으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. And wherein the first barrier metal film is formed of any one selected from the group consisting of TiN, TaN, TiAlN, TiSiN, TaAlN, TaSiN, and WN. 제1항에 있어서, The method of claim 1, 상기 금속 증착 방지막은 금속 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. The metal deposition prevention film is a metal oxide film forming method, characterized in that formed by a metal oxide film. 제1항에 있어서, The method of claim 1, 상기 금속 증착 방지막은 알루미늄 산화막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. And the metal deposition prevention film is an aluminum oxide film. 제1항에 있어서, The method of claim 1, 상기 금속 증착 방지막을 형성하는 단계는Forming the metal deposition prevention film 상기 층간절연막 상면상의 제2 장벽 금속막상에만 실리콘보다 산화성이 강한 금속막을 형성하는 단계; 및Forming a metal film that is more oxidative than silicon only on the second barrier metal film on the upper surface of the interlayer insulating film; And 상기 금속막을 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. And oxidizing the metal film. 제1항에 있어서, The method of claim 1, 상기 제2 장벽 금속막을 형성하는 단계는 OH기를 포함한 물질을 이용하여 행하는 것을 특징으로 하는 금속 배선 형성 방법.Forming the second barrier metal film using a material including an OH group. 제10항에 있어서,The method of claim 10, 상기 OH기를 포함하는 물질은 H2O, 알콜 및 이들의 조합으로 이루어진 군으로부터 선택되는 어느 하나인 것을 특징으로 하는 금속 배선 형성 방법.The material including the OH group is H 2 O, alcohol and a combination of them, characterized in that any one selected from the group consisting of metal wiring forming method. 제1항에 있어서,The method of claim 1, 상기 제2 장벽 금속막을 형성하는 단계는 OH기를 포함하는 용액 상태의 물질에 상기 제1 장벽 금속막이 형성된 반도체 기판을 디핑(dipping)하는 것에 의하여 행해지는 것을 특징으로 하는 금속 배선 형성 방법.And forming the second barrier metal film by dipping a semiconductor substrate in which the first barrier metal film is formed in a solution state containing an OH group. 제1항에 있어서,The method of claim 1, 상기 제2 장벽 금속막을 형성하는 단계는 OH기를 포함하는 용액 상태의 물질을 상기 제1 장벽 금속막이 형성된 반도체 기판 상에 스핀 코팅(Spin Coating)하는 것에 의하여 행해지는 것을 특징으로 하는 금속 배선 형성 방법.And forming the second barrier metal film by spin coating a substance in a solution state containing an OH group onto a semiconductor substrate on which the first barrier metal film is formed. 제1항에 있어서,The method of claim 1, 상기 제2 장벽 금속막을 형성하는 단계는 OH기를 포함하는 가스 분위기에 상기 장벽 금속막이 형성된 반도체 기판을 노출시키는 것에 의하여 행해지는 것을 특징으로 하는 금속 배선 형성 방법.And forming the second barrier metal film is performed by exposing a semiconductor substrate on which the barrier metal film is formed to a gas atmosphere containing an OH group. 제1항에 있어서,The method of claim 1, 상기 평탄화된 금속 배선막을 형성하는 단계는Forming the planarized metal wiring film 상기 홀 영역의 내벽 및 바닥에 상기 홀 영역을 완전히 채우지 않는 정도 두께의 제1 금속막을 화학적 기상 증착법으로 형성하는 단계;Forming a first metal film having a thickness not sufficiently filling the hole region on the inner wall and the bottom of the hole region by chemical vapor deposition; 상기 제1 금속막이 형성된 결과물상에 제2 금속막을 물리적 기상 증착법으로 형성하는 단계; 및Forming a second metal film by physical vapor deposition on the resultant product on which the first metal film is formed; And 상기 제2 금속막이 상기 홀 영역을 완전히 채우도록 상기 제2 금속막을 리플로우시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.Reflowing the second metal film such that the second metal film completely fills the hole region. 제15항에 있어서,The method of claim 15, 상기 제1 금속막은 Al 또는 Cu인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And said first metal film is Al or Cu. 제15항에 있어서,The method of claim 15, 상기 제2 금속막은 Al 또는 Al 합금인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the second metal film is Al or an Al alloy.
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