KR100732441B1 - Process for producing semiconductor device - Google Patents
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Abstract
W 플러그(24)를 형성하고, 그 위에 W 산화 방지 배리어 메탈막(25)을 형성한다. 그 후, W 산화 방지 배리어 메탈막(25)보다 얇은 SiON막(27)을 형성하고, SiON막(27)에 대하여 Ar 스퍼터 에칭을 행한다. 이 결과, SiON막(27)의 표면 형상이 완만해지고, 깊은 홈이 없어진다. 계속해서, 전면에 SiON막(28)을 형성한다. SiON막(28)과 SiON막(27)으로 공극이 존재하지 않는 W 산화 방지 절연막(29)이 구성된다.W plug 24 is formed, and a W oxidation preventing barrier metal film 25 is formed thereon. Thereafter, a SiON film 27 thinner than the W antioxidation barrier metal film 25 is formed, and the SiON film 27 is subjected to Ar sputter etching. As a result, the surface shape of the SiON film 27 becomes gentle, and the deep groove disappears. Subsequently, a SiON film 28 is formed on the entire surface. The SiON film 28 and the SiON film 27 constitute a W anti-oxidation insulating film 29 free of voids.
Description
본 발명은 강유전체 메모리의 제조에 적합한 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device suitable for manufacturing a ferroelectric memory.
강유전체 메모리(FeRAM: Ferroelectric Random Access Memory)는 불휘발성 반도체 메모리로서 이용된다. 강유전체 메모리에 설치되는 강유전체 커패시터의 구조는 주로 스택 구조 및 플레너 구조로 분류되지만, 현재 양산되고 있는 것은 플레너 구조의 강유전체 커패시터이다.A ferroelectric random access memory (FeRAM) is used as a nonvolatile semiconductor memory. The structure of a ferroelectric capacitor provided in a ferroelectric memory is mainly classified into a stacked structure and a planar structure, and a ferroelectric capacitor having a planer structure is being mass-produced at present.
이것에 대하여, 고집적화의 요청으로부터, 셀 면적을 보다 작게 할 수 있는 스택 구조의 커패시터의 실용화가 요망되고 있다. 스택 구조에는 강유전체 커패시터의 하부 전극의 바로 아래에 기판(확산층) 사이의 도통을 확보하기 위한 접촉 플러그가 설치되어 있다. 이 접촉 플러그의 재료에는 일본 특허 공개 제2001-44376호 공보에 기재되어 있는 바와 같이, 통상 텅스텐 또는 폴리실리콘이 이용된다. W 플러그의 접촉 저항은 통상 2∼3 Ω인 데 반하여, 폴리실리콘으로 형성된 플러그의 접촉 저항은 1∼2 kΩ이다.On the other hand, there is a demand for practical use of a capacitor having a stack structure capable of reducing the cell area from the demand for high integration. In the stack structure, a contact plug for ensuring conduction between the substrate (diffusion layer) is provided immediately below the lower electrode of the ferroelectric capacitor. As the material of the contact plug, tungsten or polysilicon is usually used, as disclosed in Japanese Patent Laid-Open No. 2001-44376. The contact resistance of the W plug is usually 2 to 3 OMEGA, while the contact resistance of the plug made of polysilicon is 1 to 2 k OMEGA.
또한, 강유전체 메모리는 논리 회로와 혼재되는 경우가 많다. 예컨대, 인증이 필요로 되는 보안 관계의 칩이나, IC 카드는 그 일례이다. 논리 회로에는 통상 W 플러그가 이용되고 있다. 이 때문에, 논리 회로를 설계할 때에 행하는 시뮬레이션에 있어서도, 파라미터로서 W 플러그의 저항 값이 이용되고 있다.In addition, a ferroelectric memory is often mixed with a logic circuit. For example, a security-related chip or an IC card requiring authentication is an example thereof. A W plug is usually used for the logic circuit. Therefore, also in the simulation performed when designing the logic circuit, the resistance value of the W plug is used as a parameter.
따라서, 지금까지 이용해 온 설비 및 기술을 이용하고, 또한 개발 공정수 및 비용 상승을 억제하기 위해서는 논리 혼재 강유전체 메모리의 논리부에 지금까지와 같이 W 플러그를 이용하는 것이 바람직하다.Therefore, it is preferable to use the W plug in the logic portion of the logic mixed ferroelectric memory as described so far in order to utilize the facilities and the technology that have been used so far and to suppress the increase in the number of development process steps and cost.
통상, 강유전체 커패시터를 형성할 때에는 양호한 특성을 얻기 위해서, 결정화 어닐링 및 회복 어닐링 등의 여러 가지 열처리가 필요로 된다. 예컨대, 결정화 어닐링은 750℃에서 60초간의 RTA(Rapid Thermal Annealing)이고, 회복 어닐링은 650℃에서 60분간의 로내 어닐링이다.Generally, when the ferroelectric capacitor is formed, various heat treatments such as crystallization annealing and recovery annealing are required to obtain good characteristics. For example, the crystallization annealing is RTA (Rapid Thermal Annealing) at 750 DEG C for 60 seconds and the recovery annealing is in-house annealing at 650 DEG C for 60 minutes.
그러나, W 플러그에는 매우 빠른 속도이면서 낮은 온도로 산화된다고 하는 성질이 있다. 또한, W 플러그의 일부의 산화가 일단 시작되면, 산화는 W 플러그의 전체로 퍼진다. 이 때문에, 접촉 불량이 발생하기 쉽고, 수율이 저하하기 쉽다. W 플러그의 산화를 억제하기 위해서는 어닐링의 온도를 낮추는 것이 바람직하다.However, the W plug has a property that it is oxidized to a low temperature at a very high speed. Also, once the oxidation of a portion of the W plug begins, the oxidation spreads throughout the W plug. Therefore, contact failure is likely to occur, and the yield tends to decrease. In order to suppress the oxidation of the W plug, it is desirable to lower the annealing temperature.
이와 같이, 강유전체 커패시터의 성능을 향상시키기 위해서는 여러 가지 어닐링이 필요로 되는 한편, 커패시터 바로 아래의 W 플러그의 접촉 저항의 상승을 피하기 위해서는 어닐링 온도를 낮출 필요가 있다. 즉, 현상에서는, 강유전체 커패시터의 성능과 W 플러그의 접촉 성능과는 맞바꿈의 관계에 있다.As described above, various annealing is required to improve the performance of the ferroelectric capacitor, but it is necessary to lower the annealing temperature in order to avoid the increase of the contact resistance of the W plug directly under the capacitor. That is, in the present invention, the performance of the ferroelectric capacitor and the contact performance of the W plug are in a relationship of swapping.
또한, 종래, 강유전체 커패시터를 형성한 후에는 1회의 에칭을 행함으로써, 강유전체 메모리의 비트선과 기판 사이의 접촉홀을 형성하고 있다. 이와 같이, 강유전체 커패시터를 형성한 후에 접촉홀을 형성하고 있는 것은 강유전체 커패시터를 형성하기 전에, 접촉홀을 형성하여 W 플러그를 매립한 경우에는 강유전체 커패시터를 형성할 때에 W 플러그가 산화될 우려가 있기 때문이다.In addition, conventionally, after forming the ferroelectric capacitor, etching is performed once to form a contact hole between the bit line of the ferroelectric memory and the substrate. In the case where the contact hole is formed after forming the ferroelectric capacitor in this way, when the W plug is buried before the ferroelectric capacitor is formed by forming the contact hole, there is a possibility that the W plug is oxidized when the ferroelectric capacitor is formed to be.
그러나, 금후, 미세화가 촉진되면, 접촉홀의 종횡비가 커지고, 접촉홀을 형성할 때의 에칭 및 접촉홀 안으로의 아교막 매립 등이 곤란해진다.However, if miniaturization is to be promoted in the future, the aspect ratio of the contact hole becomes large, and etching at the time of forming the contact hole and filling of the glue film into the contact hole become difficult.
특허문헌 1
일본 특허 공개 제2001-44376호 공보Japanese Patent Application Laid-Open No. 2001-44376
특허문헌 2
일본 특허 공개 평성 제4-323821호 공보Japanese Patent Laid-open No. 4-323821
특허문헌 3Patent Document 3
일본 특허 공개 평성 제11-133457호 공보Japanese Patent Laid-open No. 11-133457
본 발명의 목적은 어닐링 온도를 높게 하여도 접촉 저항의 상승을 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 데에 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device capable of suppressing an increase in contact resistance even when the annealing temperature is increased.
본 발명에 따른 제1 반도체 장치의 제조 방법에서는, 우선, 반도체 기판의 표면에 스위칭 소자를 형성한다. 다음에, 상기 스위칭 소자를 덮는 층간 절연막을 형성한다. 계속해서, 상기 층간 절연막에 상기 스위칭 소자를 구성하는 도전층까지 도달하는 접촉홀을 형성한다. 그 후, 상기 접촉홀 내에 접촉 플러그를 매립한다. 계속해서, 상기 층간 절연막상에 상기 접촉 플러그에 접속되는 배리어 메탈막을 선택적으로 형성한다. 다음에, 전면에 제1 절연막을 형성한다. 계속해서, 상기 제1 절연막에 대하여 스퍼터 에칭을 행함으로써, 상기 제1 절연막 표면의 경사를 완만하게 한다. 그리고, 상기 배리어 메탈막상에 강유전체 커패시터를 형성한다.In the first semiconductor device manufacturing method according to the present invention, first, a switching element is formed on the surface of the semiconductor substrate. Next, an interlayer insulating film covering the switching element is formed. Subsequently, a contact hole reaching the conductive layer constituting the switching element is formed in the interlayer insulating film. Thereafter, the contact plug is buried in the contact hole. Subsequently, a barrier metal film to be connected to the contact plug is selectively formed on the interlayer insulating film. Next, a first insulating film is formed on the entire surface. Subsequently, sputter etching is performed on the first insulating film to smooth the inclination of the surface of the first insulating film. Then, a ferroelectric capacitor is formed on the barrier metal film.
본 발명에 따른 제2 반도체 장치의 제조 방법에서는, 우선, 반도체 기판의 표면에 스위칭 소자를 형성한다. 다음에, 상기 스위칭 소자를 덮는 층간 절연막을 형성한다. 계속해서, 상기 층간 절연막에 상기 스위칭 소자를 구성하는 도전층까지 도달하는 접촉홀을 형성한다. 그 후, 상기 접촉홀 내에 접촉 플러그를 매립한다. 계속해서, 상기 층간 절연막상에 상기 접촉 플러그에 접속되는 배리어 메탈막을 선택적으로 형성한다. 다음에, 고밀도 플라즈마법에 의해 상기 배리어 메탈막보다 두꺼운 절연막을 전면에 형성한다. 그리고, 상기 배리어 메탈막상에 강유전체 커패시터를 형성한다.In the second semiconductor device manufacturing method according to the present invention, first, a switching element is formed on the surface of the semiconductor substrate. Next, an interlayer insulating film covering the switching element is formed. Subsequently, a contact hole reaching the conductive layer constituting the switching element is formed in the interlayer insulating film. Thereafter, the contact plug is buried in the contact hole. Subsequently, a barrier metal film to be connected to the contact plug is selectively formed on the interlayer insulating film. Next, an insulating film thicker than the barrier metal film is formed on the entire surface by a high-density plasma method. Then, a ferroelectric capacitor is formed on the barrier metal film.
도 1은 본 발명의 실시 형태에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀어레이의 구성을 도시한 회로도.1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
도 2a 및 도 2b는 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 2A and 2B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention; FIGS.
도 3a 및 도 3b는 도 2a 및 도 2b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 3A and 3B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, following FIGS. 2A and 2B. FIG.
도 4a 및 도 4b는 도 3a 및 도 3b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 4A and 4B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, subsequent to FIGS. 3A and 3B. FIG.
도 5a 및 도 5b는 도 4a 및 도 4b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 5A and 5B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, following FIGS. 4A and 4B. FIG.
도 6a 및 도 6b는 도 5a 및 도 5b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 6A and 6B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, following FIGS. 5A and 5B. FIG.
도 7a 및 도 7b는 도 6a 및 도 6b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 7A and 7B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, subsequent to FIGS. 6A and 6B. FIG.
도 8a 및 도 8b는 도 7a 및 도 7b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 8A and 8B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, subsequent to FIGS. 7A and 7B. FIG.
도 9a 및 도 9b는 도 8a 및 도 8b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 9A and 9B are cross-sectional views showing a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, subsequent to FIGS. 8A and 8B. FIG.
도 10a 및 도 10b는 도 9a 및 도 9b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.10A and 10B are sectional views showing a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, following FIGS. 9A and 9B. FIG.
도 11a 및 도 11b는 도 10a 및 도 10b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 11A and 11B are cross-sectional views showing a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, subsequent to FIGS. 10A and 10B. FIG.
도 12a 및 도 12b는 도 11a 및 도 11b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 12A and 12B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, subsequent to FIGS. 11A and 11B. FIG.
도 13a 및 도 13b는 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 공정 순으로 도시한 단면도.13A and 13B are cross-sectional views showing a method of manufacturing the ferroelectric memory according to the first embodiment of the present invention in the order of steps.
도 14a 및 도 14b는 도 11a 및 도 11b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 14A and 14B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, subsequent to FIGS. 11A and 11B. FIG.
도 15a 및 도 15b는 도 11a 및 도 11b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 15A and 15B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, following FIGS. 11A and 11B. FIG.
도 16a 및 도 16b는 도 11a 및 도 11b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.16A and 16B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, following FIGS. 11A and 11B. FIG.
도 17a 및 도 17b는 도 11a 및 도 11b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 17A and 17B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, subsequent to FIGS. 11A and 11B. FIG.
도 18a 및 도 18b는 도 11a 및 도 11b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 18A and 18B are sectional views showing a method of manufacturing a ferroelectric memory according to the first embodiment of the present invention, following FIGS. 11A and 11B. FIG.
도 19a 및 도 19b는 도 11a 및 도 11b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 19A and 19B are cross-sectional views showing a method of manufacturing the ferroelectric memory according to the first embodiment of the present invention, subsequent to FIGS. 11A and 11B. FIG.
도 20a 및 도 20b는 도 11a 및 도 11b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 20A and 20B are sectional views showing a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, following FIGS. 11A and 11B. FIG.
도 21a 및 도 21b는 도 11a 및 도 11b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 21A and 21B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, subsequent to FIGS. 11A and 11B. FIG.
도 22a 및 도 22b는 도 11a 및 도 11b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 22A and 22B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a first embodiment of the present invention, subsequent to FIGS. 11A and 11B. FIG.
도 23a 및 도 23b는 도 11a 및 도 11b에 이어서 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 23A and 23B are cross-sectional views showing a method of manufacturing the ferroelectric memory according to the first embodiment of the present invention, subsequent to FIGS. 11A and 11B. FIG.
도 24a 및 도 24b는 본 발명의 제2 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.24A and 24B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a second embodiment of the present invention.
도 25a 및 도 25b는 도 24a 및 도 24b에 이어서 본 발명의 제2 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.25A and 25B are cross-sectional views showing a method of manufacturing a ferroelectric memory according to a second embodiment of the present invention, following FIGS. 24A and 24B. FIG.
도 26a 및 도 26b는 도 25a 및 도 25b에 이어서 본 발명의 제2 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.26A and 26B are cross-sectional views showing a method of manufacturing a ferroelectric memory according to a second embodiment of the present invention, following FIGS. 25A and 25B. FIG.
도 27a 및 도 27b는 도 26a 및 도 26b에 이어서 본 발명의 제2 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 27A and 27B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a second embodiment of the present invention, subsequent to FIGS. 26A and 26B. FIG.
도 28a 및 도 28b는 도 27a 및 도 27b에 이어서 본 발명의 제2 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.28A and 28B are sectional views showing a method of manufacturing a ferroelectric memory according to a second embodiment of the present invention, following FIGS. 27A and 27B. FIG.
도 29a 및 도 29b는 도 28a 및 도 28b에 이어서 본 발명의 제2 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.29A and 29B are sectional views showing a method of manufacturing a ferroelectric memory according to a second embodiment of the present invention, following FIGS. 28A and 28B.
도 30a 및 도 30b는 도 29a 및 도 29b에 이어서 본 발명의 제2 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 30A and 30B are sectional views showing a method of manufacturing a ferroelectric memory according to a second embodiment of the present invention, following FIGS. 29A and 29B. FIG.
도 31a 및 도 31b는 도 30a 및 도 30b에 이어서 본 발명의 제2 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.31A and 31B are cross-sectional views showing a method of manufacturing a ferroelectric memory according to a second embodiment of the present invention, following FIGS. 30A and 30B. FIG.
도 32a 및 도 32b는 도 31a 및 도 31b에 이어서 본 발명의 제2 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 32A and 32B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a second embodiment of the present invention, subsequent to FIGS. 31A and 31B. FIG.
도 33a 및 도 33b는 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.33A and 33B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a third embodiment of the present invention;
도 34a 및 도 34b는 도 33a 및 도 33b에 이어서 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.34A and 34B are cross-sectional views showing a method of manufacturing a ferroelectric memory according to a third embodiment of the present invention, following FIGS. 33A and 33B. FIG.
도 35a 및 도 35b는 도 34a 및 도 34b에 이어서 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.35A and 35B are cross-sectional views showing a method of manufacturing a ferroelectric memory according to a third embodiment of the present invention, following FIGS. 34A and 34B. FIG.
도 36a 및 도 36b는 도 35a 및 도 35b에 이어서 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 36A and 36B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a third embodiment of the present invention, following FIGS. 35A and 35B. FIG.
도 37a 및 도 37b는 도 36a 및 도 36b에 이어서 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 37A and 37B are sectional views showing a method of manufacturing a ferroelectric memory according to a third embodiment of the present invention, following FIGS. 36A and 36B. FIG.
도 38a 및 도 38b는 도 37a 및 도 37b에 이어서 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 38A and 38B are sectional views showing a method of manufacturing a ferroelectric memory according to a third embodiment of the present invention, following FIGS. 37A and 37B. FIG.
도 39a 및 도 39b는 도 38a 및 도 38b에 이어서 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.39A and 39B are sectional views showing a method of manufacturing a ferroelectric memory according to a third embodiment of the present invention, following FIGS. 38A and 38B. FIG.
도 40a 및 도 40b는 도 39a 및 도 39b에 이어서 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.Figs. 40A and 40B are sectional views showing a method of manufacturing a ferroelectric memory according to a third embodiment of the present invention, following Figs. 39A and 39B. Fig.
도 41a 및 도 41b는 도 40a 및 도 40b에 이어서 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.41A and 41B are cross-sectional views showing a method of manufacturing a ferroelectric memory according to a third embodiment of the present invention, following FIGS. 40A and 40B. FIG.
도 42a 및 도 42b는 도 41a 및 도 41b에 이어서 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 42A and 42B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a third embodiment of the present invention, following FIGS. 41A and 41B. FIG.
도 43a 및 도 43b는 도 42a 및 도 42b에 이어서 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 43A and 43B are cross-sectional views showing a method of manufacturing a ferroelectric memory according to a third embodiment of the present invention, following FIGS. 42A and 42B. FIG.
도 44a 및 도 44b는 각각 도 43A, 도 43B가 나타내는 단면에 직교하는 단면을 도시한 단면도.44A and 44B are cross-sectional views each showing a cross section orthogonal to the cross section shown in Figs. 43A and 43B, respectively. Fig.
도 45a 및 도 45b는 본 발명의 제4 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.45A and 45B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a fourth embodiment of the present invention.
도 46a 및 도 46b는 도 45a 및 도 45b에 이어서 본 발명의 제4 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 46A and 46B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a fourth embodiment of the present invention, subsequent to FIGS. 45A and 45B. FIG.
도 47a 및 도 47b는 도 46a 및 도 46b에 이어서 본 발명의 제4 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.47A and 47B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a fourth embodiment of the present invention, following FIGS. 46A and 46B. FIG.
도 48a 및 도 48b는 도 47a 및 도 47b에 이어서 본 발명의 제4 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.48A and 48B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a fourth embodiment of the present invention, following FIGS. 47A and 47B. FIG.
도 49a 및 도 49b는 도 48a 및 도 48b에 이어서 본 발명의 제4 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 49A and 49B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a fourth embodiment of the present invention, subsequent to FIGS. 48A and 48B. FIG.
도 50a 및 도 50b는 도 49a 및 도 49b에 이어서 본 발명의 제4 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 50A and 50B are sectional views showing a method of manufacturing a ferroelectric memory according to a fourth embodiment of the present invention, following FIGS. 49A and 49B. FIG.
도 51a 및 도 51b는 도 50a 및 도 50b에 이어서 본 발명의 제4 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 51A and 51B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a fourth embodiment of the present invention, subsequent to FIGS. 50A and 50B. FIG.
도 52a 및 도 52b는 도 51a 및 도 51b에 이어서 본 발명의 제4 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 52A and 52B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to a fourth embodiment of the present invention, subsequent to FIGS. 51A and 51B. FIG.
도 53a 및 도 53b는 도 52a 및 도 52b에 이어서 본 발명의 제4 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.FIGS. 53A and 53B are sectional views showing a method of manufacturing a ferroelectric memory according to a fourth embodiment of the present invention, following FIGS. 52A and 52B. FIG.
도 54a 및 도 54b는 참고예에 따른 반도체 장치의 제조 방법을 도시한 단면도.54A and 54B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a reference example.
도 55a 및 도 55b는 슬릿 및 크랙을 도시한 주사형 전자현미경 사진의 도면.55A and 55B are photographs of a scanning electron microscope showing slits and cracks;
이하, 본 발명의 실시 형태에 대해서 첨부의 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시 형태에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 도시한 회로도이다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
이 메모리 셀 어레이에는 하나의 방향으로 연장되는 복수 라인의 비트선(3) 및 비트선(3)이 연장되는 방향에 대하여 수직인 방향으로 연장되는 복수 라인의 워드선(4) 및 플레이트선(5)이 마련되어 있다. 또한, 이들 비트선(3), 워드선(4) 및 플레이트선(5)이 구성하는 격자와 정합하도록 하여 복수개의 본 실시 형태에 따른 강유전체 메모리의 메모리 셀이 어레이형으로 배치되어 있다. 각 메모리 셀에는 강유전체 커패시터(1) 및 MOS 트랜지스터(2)가 설치되어 있다.The memory cell array is provided with a plurality of bit lines 3 extending in one direction and a plurality of
MOS 트랜지스터(2)의 게이트는 워드선(4)에 접속되어 있다. 또한, MOS 트랜지스터(2)의 한쪽 소스·드레인은 비트선(3)에 접속되고, 다른 쪽 소스·드레인은 강유전체 커패시터(1)의 한쪽 전극에 접속되어 있다. 그리고, 강유전체 커패시터(1)의 다른 쪽 전극이 플레이트선(5)에 접속되어 있다. 또, 각 워드선(4) 및 플레이트선(5)은 이들이 연장되는 방향과 동일한 방향으로 배열되는 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 마찬가지로, 각 비트선(3)은 그것이 연장되는 방향과 동일한 방향으로 배열되는 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 워드선(4) 및 플레이트선(5)이 연장되는 방향, 비트선(3)이 연장되는 방향은 각각 행 방향, 열 방향이라고 불리는 경우가 있다.The gate of the
이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(1)에 설치된 강유전체막의 분극 상태에 따라 데이터가 기억된다.In the memory cell array of the ferroelectric memory configured as described above, data is stored in accordance with the polarization state of the ferroelectric film provided in the
(참고예)(Reference example)
여기서, 본원 발명에 이르는 과정에서 이루어진 참고예에 대해서 설명한다. 도 54a 및 도 54b는 참고예에 따른 반도체 장치의 제조 방법을 도시한 단면도이다. 단, 도 54a 및 도 54b는 비트선(3)이 연장되는 방향으로 수직인 단면을 나타낸다. 또한, 도 54A는 강유전체 메모리의 메모리 셀 어레이부의 단면을 나타내고, 도 54b는 논리부(논리 회로부)의 단면을 나타낸다.Here, reference examples made in the course of the present invention will be described. Figs. 54A and 54B are cross-sectional views showing a method of manufacturing the semiconductor device according to the reference example. 54A and 54B show a cross section perpendicular to the direction in which the bit line 3 extends. 54A shows a cross section of a memory cell array portion of a ferroelectric memory, and FIG. 54B shows a cross section of a logic portion (logic circuit portion).
이 참고예에서는, 우선, 반도체 기판(도시하지 않음)의 표면에 소스·드레인 확산층(118)을 구비한 MOS 트랜지스터(도시하지 않음)를 형성한다. 다음에, MOS 트랜지스터를 덮도록 하여 실리콘 산화막(122)을 형성하고, CMP(화학 기계적 연마) 등에 의해 실리콘 산화막(122)을 평탄화한다. 그 후, 각 소스·드레인 확산층(118)까지 도달하는 접촉홀을 실리콘 산화막(122)에 형성함으로써, 플러그 접촉부를 개구한다. 그리고, 접촉홀 내에 아교막(123)을 형성한 후, 예컨대 CVD법에 의해 W막을 매립하고, CMP를 행하여 평탄화함으로써, W 플러그(124)를 형성한다. 계속해서, W 산화 방지 배리어 메탈막으로서 Ir막(125)을 전면에 형성한다. 그 후, 하드 마스크를 이용하여 Ir막(125)을 패터닝한다. 계속해서, 전면에 W 산화 방지 절연막(129) 및 커패시터 밀착 절연막(150)을 순차 형성하고, CMP에 의해 커패시터 밀착 절연막(150), W 산화 방지 절연막(129) 및 Ir막(125)을 연마함으로써, 소정 두께의 Ir막(125)을 잔존시키는 동시에, 커패시터 밀착 절연막(150)을 W 산화 방지 절연막(129)상에 잔존시킨다. W 산화 방지 절연막(129)은 예컨대 플라즈마 SiON막이고, 커패시터 밀착 절연막(150)은 예컨대 TEOS(tetraethyl orthosilicate)막이다.In this reference example, first, a MOS transistor (not shown) having a source /
다음에, 하부 전극막(130), 강유전체막(131) 및 상부 전극막(132)을 순차 형성하고, 이들을 일괄하여 패터닝함으로써, 강유전체 커패시터를 형성한다. 또, 커패시터 밀착 절연막(150)은 하부 전극막(130)의 박리를 방지하기 위한 것이다. 계속해서, 층간 절연막(도시하지 않음) 등의 형성을 행함으로써, 강유전체 메모리를 완성시킨다.Next, the
이러한 제조 방법에 따르면, 강유전체 커패시터를 형성할 때에 고온 어닐링을 행하여도, Ir막(W 산화 방지 배리어 메탈막; 125) 및 W 산화 방지 절연막(129)이 형성되어 있기 때문에, W 플러그(124)는 산화되기 어렵다. 또한, 비트선 등의 강유전체 커패시터보다 상측에 설치되는 배선과 기판(확산층) 사이의 도통에 관한 것으로, 접촉홀의 형성과 아교막 및 W 플러그의 매립을 2회에 나누어 행한다. 즉, 비아 투·비아(via-to-via) 구조가 형성된다. 이 때문에, 접촉홀의 종횡비가 작아지고, 미세화가 권장되어도, 접촉홀의 형성 등은 비교적 용이하다.According to this manufacturing method, since the Ir film (W anti-oxidation barrier metal film) 125 and the W anti-oxidation insulating
그러나, 도 53a 및 도 54b에 도시된 제조 방법에서는, 서로 인접하는 Ir막(25)끼리의 간격이 좁은 지점에서는, W 산화 방지 절연막(129)의 표면이 급경사가 되고, 깊은 홈이 형성된다. 이 때문에, 커패시터 밀착 절연막(150)을 형성했을 때에, 이 깊은 홈 내에 커패시터 밀착 절연막(150)이 매립되지 않고, 간극(151)이 남게 된다.However, in the manufacturing method shown in Figs. 53A and 54B, the surface of the W
그리고, 간극(151)이 존재한 상태에서 CMP에 의해 커패시터 밀착 절연막(150), W 산화 방지 절연막(129) 및 Ir막(125)의 연마를 행하면, 간극(151)을 기점으로 하여 도 55a 및 도 55b에 도시된 바와 같이, 슬릿이나 크랙이 발생하게 된다.When the capacitor-
또한, 슬릿이나 크랙이 존재한 상태에서 상부 전극막(132) 등의 에칭시 및 이 에칭에서 이용하는 하드 마스크의 제거시에 슬릿이나 크랙을 통해 W 산화 방지 절연막(129)도 에칭되어 버리고, 층간 절연막(122)까지도 에칭된다.The W anti-oxidation insulating
또한, 이 상태에서 커패시터를 형성할 때의 고온 어닐링 처리(결정화 어닐링 및 회복 어닐링)을 행하면, 슬릿이나 크랙으로부터 산소가 층간 절연막(122) 등을 통해 W 플러그(124)까지 도달하고, W 플러그(124)가 산화되어 버린다.When the high temperature annealing process (crystallization annealing and recovery annealing) is performed in forming the capacitor in this state, oxygen from slits or cracks reaches the W plug 124 through the
따라서, 참고예에서는, 접촉 저항의 상승을 억제하여 높은 수율을 얻는 것은 곤란하다. 또, 일본 특허 공개 평성 제4-323821호 공보 또는 일본 특허 공개 평성 제11-133457호 공보에 개시된 방법을 이용하여도, 전술한 바와 같이 강유전체 메모리에 있어서의 슬릿 및 크랙의 발생을 방지할 수는 없다.Therefore, in the reference example, it is difficult to obtain a high yield by suppressing an increase in contact resistance. In addition, even when the method disclosed in Japanese Patent Application Laid-Open No. 4-323821 or Japanese Patent Application Laid-Open No. 11-133457 is used, the occurrence of slits and cracks in the ferroelectric memory can be prevented none.
그래서, 본원 발명자가 슬릿이나 크랙의 발생을 방지하도록 예의 검토를 거듭한 결과, 이하와 같은 여러 가지 형태에 상도하였다.Therefore, as a result of intensive investigations by the inventor of the present invention in order to prevent the occurrence of slits and cracks, the present inventors have made various forms as follows.
(제1 실시 형태)(First Embodiment)
다음에, 본 발명의 제1 실시 형태에 대해서 설명한다. 도 2a 및 도 2b 내지 도 12a 및 도 12b는 본 발명의 제1 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순으로 도시한 단면도이다. 또한, 도 13a 및 도 13b 내지 도 23a 및 도 23b는 동일하게 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 공정 순으로 도시한 단면도이다. 단, 도 2a 및 도 2b 내지 도 12a 및 도 12b는 비트선(3)이 연장되는 방향으로 수직인 단면을 나타내고, 도 13a 및 도 13b 내지 도 23a 및 도 23b는 워드선(4)이 연장되는 방향으로 수직인 단면을 나타낸다. 또 한, 도 13A 내지 도 23A에는 1라인의 비트선{도 1 중의 비트선(3)에 해당}을 공유하는 2개의 MOS 트랜지스터에 해당하는 부분을 나타낸다. 또한, 도 2a 내지 도 23A는 강유전체 메모리의 메모리 셀 어레이부의 단면을 나타내고, 도 2b 내지 도 23b는 메모리 셀 어레이부의 주변에 설치된 드라이버 및 독출 회로 등의 논리부(논리 회로부)의 단면을 나타낸다.Next, a first embodiment of the present invention will be described. FIGS. 2A and 2B to FIGS. 12A and 12B are cross-sectional views showing a manufacturing method of a ferroelectric memory (semiconductor device) according to a first embodiment of the present invention in the order of steps. Figs. 13A and 13B to Figs. 23A and 23B are cross-sectional views showing the manufacturing method of the ferroelectric memory according to the first embodiment in the order of steps. 2A and 2B to 12A and 12B show a section perpendicular to the direction in which the bit line 3 extends, and FIGS. 13A and 13B to 23A and 23B show a cross section in which the
제1 실시 형태에서는, 우선, 도 2a, 도 2b, 도 13a 및 도 13b에 도시된 바와 같이, 실리콘 기판 등의 반도체 기판(11)의 표면에 웰(12)을 형성한다. 계속해서, 반도체 기판(11)의 표면에 예컨대 STI(shal1ow trench isolation)에 의해 소자 분리 영역(13)을 형성한다. 계속해서, 게이트 절연막(14), 게이트 전극(15), 캡막(16), 측벽(17), 소스·드레인 확산층(18) 및 실리사이드층(19)을 웰(12)의 표면에 형성함으로써, MOS 트랜지스터(스위칭 소자; 20)를 형성한다. 이 MOS 트랜지스터(20)가 도 1에 있어서의 MOS 트랜지스터(2)에 해당한다. 또, 각 MOS 트랜지스터(20)에는 소스 및 드레인용으로 2개의 소스·드레인 확산층(18)을 형성하지만, 그 한쪽은 2개의 MOS 트랜지스터(20) 사이에서 공유시킨다.In the first embodiment, first, the well 12 is formed on the surface of the
다음에, 전면에 실리콘 산질화막(21)을 MOS 트랜지스터(20)를 덮도록 하여 형성하고, 추가로 전면에 층간 절연막으로서 실리콘 산화막(22)을 형성하며, CMP(화학 기계적 연마) 등에 의해 실리콘 산화막(22)을 평탄화한다. 실리콘 산질화막(21)은 실리콘 산화막(22)을 형성할 때의 게이트 절연막(14) 등의 수소 열화를 방지하기 위해서 형성되어 있다. 그 후, 각 실리사이드층(19)까지 도달하는 접촉홀을 실리콘 산화막(22) 및 실리콘 산질화막(21)에 형성함으로써, 플러그 접촉부를 개구 한다. 그리고, 접촉홀 내에 아교막(23)을 형성한 후, 예컨대 CVD법에 의해 W막을 매립하고, CMP를 행하여 평탄화함으로써, W 플러그(접촉 플러그; 24)를 형성한다. 계속해서, 350℃에서 120초간의 N2 플라즈마 처리를 행한다. 아교막(23)으로는 예컨대 두께가 20 ㎚인 Ti막 및 두께가 50 ㎚인 TiN막으로 이루어진 적층막을 이용한다.Next, a
계속해서, 도 3a, 도 3b, 도 14a 및 도 14b에 도시된 바와 같이, W 산화 방지 배리어 메탈막으로서, 예컨대 두께가 450 ㎚인 Ir막(25)을 전면에 형성한다. 그 후, Ir막(25)을 패터닝할 때에 하드 마스크로서 이용하는 TiN막(26a) 및 플라즈마 TEOS막(26b)을 순차 형성한다. TiN막(26a) 및 플라즈마 TEOS막(26b)의 두께는 예컨대 각각 200 ㎚, 1200 ㎚이다. 계속해서, 플라즈마 TEOS막(26b) 및 TiN막(26a)을 패터닝함으로써, 스택형의 강유전체 커패시터를 형성할 예정인 영역에만 하드 마스크(26)를 형성한다.Subsequently, as shown in Figs. 3A, 3B, 14A, and 14B, an
다음에, 도 4a, 도 4b, 도 15a 및 도 15b에 도시한 바와 같이, 하드 마스크(26)를 이용하여 Ir막(25)의 에칭을 행한다.Next, as shown in Figs. 4A, 4B, 15A, and 15B, the
그 후, 도 5a, 도 5b, 도 16a 및 도 16b에 도시한 바와 같이, 플라즈마 SiON막(제1 절연막; 27)을 형성한다. 플라즈마 SiON막(27)의 두께는 예컨대 150 ㎚이다. 이 시점에서는, 플라즈마 SiON막(27)에, 비교적 급경사이면서 깊은 홈이, 특히 섬 형상의 Ir막(25)이 근접해 있는 영역에 존재한다.Thereafter, as shown in Figs. 5A, 5B, 16A, and 16B, a plasma SiON film (first insulating film) 27 is formed. The thickness of the
계속해서, 플라즈마 SiON막(27)에 대하여 Ar 스퍼터 에칭을 행한다. 이 때의 조건으로서는, 예컨대, RF 전원에 대해서는 소스 파워를 1500 W(13.56 MHz)로 하고, 바이어스 파워를 1600 W(800 kHz)로 한다. 또한, 예컨대, 챔버 안의 압력을 13.3 Pa(100 mTorr)로 하고, Ar 가스의 유량을 400 sccm으로 하며, 에칭 시간을 30초간으로 한다. 이 결과, 플라즈마 SiON막(27)의 하드 마스크(26)상의 부분이 제거된 후, 플라즈마 SiON막(27)의 실리콘 산화막(22)상의 부분이 완전히 제거되기 전에 에칭이 종료한다. 이 Ar 스퍼터 에칭에서는, 발생한 잔류물이 플라즈마 SiON막(27)의 그 시점에서 잔존하고 있는 부분상에 퇴적된다. 그리고, 도 6a, 도 6b, 도 17a 및 도 17b에 도시한 바와 같이, 플라즈마 SiON막(27)의 표면이 서서히 완만해지고, 플라즈마 SiON막(27)의 형상은 평탄한 형상에 가까워진다. 이 때문에, 플라즈마 SiON막(27)으로부터 급경사이면서 깊은 홈이 소멸된다.Subsequently, the
다음에, 도 7a, 도 7b, 도 18a 및 도 18b에 도시한 바와 같이, 플라즈마 SiON막(제2 절연막; 28)을 형성한다. 플라즈마 SiON막(27)의 두께는 예컨대 900 ㎚이다. 이 때, 플라즈마 SiON막(27)에는 급경사이면서 깊은 홈이 존재하지 않기 때문에, 플라즈마 SiON막(28)과 플라즈마 SiON막(27) 사이에 공극이 형성되지 않는다. 플라즈마 SiON막(27, 28)으로부터, 논리부에서 노출하고 있는 W 플러그(24)의 산화를 방지하는 W 산화 방지 절연막(29)이 구성된다.Next, as shown in Figs. 7A, 7B, 18A and 18B, a plasma SiON film (second insulating film) 28 is formed. The thickness of the
계속해서, 도 8A, 도 8b, 도 19a 및 도 19b에 도시한 바와 같이, W 산화 방지 절연막{29; 플라즈마 SiON막(27, 28)}, 하드 마스크{26; 플라즈마 TEOS막(26b) 및 TiN막(26a)} 및 Ir막(25)을 CMP법으로 연마한다. 이 때, CMP후의 Ir막(25) 및 W 산화 방지 절연막(29)의 잔존 막 두께는 예컨대 350 ㎚로 한다.Subsequently, as shown in Figs. 8A, 8B, 19A and 19B, the W anti-oxidation insulating film {29;
강유전체 메모리를 제조하는 경우에, 후술하는 바와 같이, 이 후에, 강유전체 커패시터를 구성하는 막의 에칭 및 이 에칭에서 이용하는 하드 마스크의 제거가 필요로 된다. 그리고, 이들 에칭 및 제거에 따라 W 산화 방지 절연막(29)이 250 ㎚ 정도 얇아진다. 또한, 하드 마스크의 제거 후에는 에칭시의 손상을 회복하기 위해서, 예컨대 650℃에서 60분간의 산소 분위기에서의 로내 열처리를 행한다. 이 때, W 플러그(24)의 산화를 방지하기 위해서는 W 산화 방지 절연막(29)에 100 ㎚ 이상의 두께가 필요로 된다. 이 때문에, 본 실시 형태에서는, W 산화 방지 절연막(29)이 250 ㎚ 정도 얇아져도 100 ㎚ 정도의 두께가 남도록 W 산화 방지 절연막(29)의 잔존 막 두께를 예컨대 350 ㎚로 한다.In the case of manufacturing the ferroelectric memory, as described below, thereafter, etching of the film constituting the ferroelectric capacitor and removal of the hard mask used in this etching are required. Then, the W anti-oxidation insulating
그 후, 도 9A, 도 9b, 도 20a 및 도 20b에 도시한 바와 같이, 전면에 하부 전극막(30), 강유전체막(31) 및 상부 전극막(32)을 순차 형성한다. 하부 전극막(30)으로서는, 예컨대, 순차 형성된 두께가 200 ㎚인 Ir막, 두께가 23 ㎚인 PtO막 및 두께가 50 ㎚인 Pt막으로 이루어진 적층막을 이용한다. 또한, 강유전체막(31)으로서는, 예컨대 두께가 200 ㎚인 Pb(Zr, Ti)O3막(PZT막)을 이용한다. 상부 전극막(32)으로서는, 예컨대 두께가 200 ㎚인 IrO2막을 이용한다.Thereafter, as shown in Figs. 9A, 9B, 20A and 20B, a
또, 하부 전극막(30) 형성의 전후에는 막박리 방지용 어닐링을 행한다. 이 어닐링으로서는, 예컨대 750℃에서 60초간의 Ar 분위기에서의 RTA(Rapid Thermal Annealing)을 행한다. 또한, 강유전체막(31)을 형성한 후에는 결정화 어닐링을 행한다. 이 어닐링으로서는, 예컨대 600℃에서 90초간의 Ar 및 O2를 이용한 RTA와, 750℃에서 60초간의 산소 분위기에서의 RTA를 행한다.Before and after the formation of the
상부 전극막(32)을 형성한 후, 하부 전극막(30), 강유전체막(31) 및 상부 전극막(32)을 패터닝할 때에 하드 마스크로서 이용하는 TiN막(33a) 및 플라즈마 TEOS막(33b)을 순차 형성한다. 계속해서, 플라즈마 TEOS막(33b) 및 TiN막(33a)을 패터닝함으로써, 스택형 강유전체 커패시터를 형성할 예정인 영역에만 하드 마스크(33)를 형성한다.The
계속해서, 도 10A, 도 10b, 도 21a 및 도 21b에 도시한 바와 같이, 하드 마스크(33)를 마스크로서 이용한 패터닝 및 에칭 기술을 이용하여 상부 전극막(32), 강유전체막(31) 및 하부 전극막(30)을 일괄하여 가공함으로써, 스택 구조의 강유전체 커패시터를 형성한다. 이 강유전체 커패시터가 도 1에 있어서의 강유전체 커패시터(1)에 해당한다.Subsequently, as shown in Figs. 10A, 10B, 21A, and 21B, the
다음에, 도 11A, 도 11b, 도 22a 및 도 22b에 도시한 바와 같이, 하드 마스크(33)를 제거한다. 상부 전극막(32), 강유전체막(31) 및 하부 전극막(30)의 에칭에서부터 하드 마스크(33)의 제거까지의 처리에 의해 W 산화 방지 절연막(29)이 250 ㎚ 정도 얇아지고, 100 ㎚ 정도 잔존한다. 계속해서, 성막이나 에칭 프로세스 등에 의한 강유전체막(31)에의 손상을 회복하기 위해서, 회복 어닐링을 행한다. 이 회복 어닐링에서는, 예컨대 650℃에서 60분간의 산소 분위기에서의 로내 어닐링을 행한다.Next, as shown in Figs. 11A, 11B, 22A and 22B, the
그 후, 도 12A, 도 12b, 도 23a 및 도 23b에 도시한 바와 같이, 강유전체 커패시터를 프로세스 손상으로부터 보호하는 보호막으로서, 전면에 알루미나막(34)을 형성한다. 알루미나막(34)의 두께는 예컨대 50 ㎚이다. 다음에, 예컨대 650℃에서 60분간의 산소 분위기에서의 로내 어닐링을 행한다. 계속해서, 층간 절연막(35)을 전면에 형성하고, 이 층간 절연막(35)의 평탄화를 CMP에 의해 행한다. CMP 후의 층간 절연막(35)의 잔존 막 두께는 예컨대 상부 전극막(32)상에서 400 ㎚로 한다.Thereafter, as shown in Figs. 12A, 12B, 23A, and 23B, an
계속해서, 패터닝 및 에칭 기술을 이용하여 W 플러그(24)까지 도달하는 접촉홀을 층간 절연막(35), 알루미나막(34) 및 W 산화 방지 절연막(29)으로 형성한다. 다음에, 예컨대 550℃에서 60분간의 산소 분위기에서의 어닐링을 행한다. 계속해서, 이 접촉홀 내에 아교막(36)을 형성한 후, W막을 매립하고, CMP를 행하여 평탄화함으로써, W 플러그(37)를 형성한다. 아교막(36)으로서는, 예컨대 두께가 50 ㎚인 TiN을 이용할 수 있다. 그 후, 예컨대 350℃에서 N2 플라즈마에 층간 절연막(35) 및 W 플러그(37)의 표면을 노출시킨다. 이 플라즈마 처리의 시간은 예컨대 120초간이다.Subsequently, contact holes reaching the
계속해서, 전면에 W 산화 방지 절연막(도시하지 않음)을 형성한다. W 산화 방지 절연막으로서는, 예컨대 SiON막을 이용하고, 그 두께는 예컨대 100 ㎚ 정도이다. 그리고, 패터닝 및 에칭 기술을 이용하여 W 산화 방지 절연막 및 층간 절연막(35)에 상부 전극막(32)까지 도달하는 접촉홀을 형성한다. 계속해서, 에칭에 의한 손상을 회복시키기 위한 어닐링을 행한다. 이 어닐링은 예컨대 550℃에서 60분간의 산소 분위기에서 행한다. 이 어닐링 후, W 산화 방지 절연막을 에칭에 의해 제거한다.Then, a W anti-oxidation insulating film (not shown) is formed on the entire surface. As the W antioxidant insulating film, for example, a SiON film is used, and its thickness is, for example, about 100 nm. Then, a contact hole reaching the
다음에, 하층의 아교막(38), 배선 재료막(39) 및 상층의 아교막(40)을 순차 퇴적한다. 하층의 아교막으로서는, 예컨대 두께가 100 ㎚의 TiN막을 이용한다. 배선 재료막으로서는, 예컨대, 두께가 400 ㎚의 Al-Cu 합금막을 이용한다. 상층의 아교막으로서는, 예컨대 두께가 5 ㎚의 Ti막 및 두께가 70 ㎚의 TiN막의 적층막을 이용한다.Next, the
계속해서, 아교막(4O)상에 반사 방지막(도시하지 않음)을 형성하고, 레지스트막(도시하지 않음)을 도포한다. 계속해서, 레지스트막을 배선 패턴에 정합하도록 가공하고, 가공후의 레지스트막을 마스크로 하여 반사 방지막, 아교막(40), 배선 재료막(39) 및 아교막(38)을 에칭한다. 반사 방지막으로서는, 예컨대 SiON막을 이용하며, 그 두께는 예컨대 31 ㎚ 정도이다. 이러한 에칭에 의해 도 22A, 도 22b, 도 23a 및 도 23b에 도시한 바와 같이, 소정의 평면 형상의 아교막(40), 배선 재료막(39) 및 아교막(38)으로 이루어진 배선(41)을 얻을 수 있다.Subsequently, an antireflection film (not shown) is formed on the
그 후, 추가로, 층간 절연막의 형성, 접촉 플러그의 형성 및 밑에서부터 제2층째 이후의 배선의 형성 등을 행한다. 그리고, 예컨대 TEOS막 및 SiN막으로 이루어진 커버막을 형성하여 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다. 또, 상층 배선의 형성에 있어서는 상부 전극막(32)에 접속된 배선(41)이 플레이트선에 접속되도록 하고, 2개의 MOS 트랜지스터(20)에 의해 공유된 소스·드레인 확산층(18)에 접속된 배선(41)이 비트선에 접속되도록 한다. 게이트 전극(15)에 대해서는 그 자체를 워드선으로 하여도 좋고, 또한, 상층 배선에 있어서, 게이트 전극(15)이 워드선에 접속되도록 하여도 좋다.Thereafter, formation of an interlayer insulating film, formation of contact plugs, formation of second and subsequent wiring layers from the bottom, and the like are further performed. Then, a cover film made of, for example, a TEOS film and an SiN film is formed to complete a ferroelectric memory having a ferroelectric capacitor. In forming the upper wiring, the
이와 같이, 제1 실시 형태에서는, 두께가 350 ㎚ 정도의 W 산화 방지 절연막(29)을 형성하는 데 있어서, 우선, 150 ㎚ 정도의 플라즈마 SiON막(27)을 형성하고, Ar 스퍼터 에칭을 행함으로써, 플라즈마 SiON막(27)으로부터 급경사인 홈을 소멸시킨 후에, 900 ㎚ 정도의 플라즈마 SiON막(28)을 형성하고 있다. 이 때문에, 제1 실시 형태에 따르면, W 산화 방지 절연막(29) 내에 공극이 발생하는 것이 방지된다. 이 결과, 크랙이나 슬릿의 발생을 방지하면서, 어닐링 온도를 높게 하여도 접촉 저항의 상승을 억제하는 것이 가능해진다.As described above, in the first embodiment, in forming the W anti-oxidation insulating
추가로, 본 실시 형태에 따르면, 논리부에서는, 도 22b 및 도 23b에 도시한 바와 같이, W 플러그(37, 24)로부터 비아·투·비아(via-to-via) 접촉이 실현된다. 그리고, 이 비아·투·비아 접촉을 통해 배선(41)이 소스·드레인 확산층(18)에 접속되어 있다. 통상의 논리품에 비하여 FRAM에는 강유전체 커패시터 분만큼 큰 단차가 존재하고 있기 때문에, 최하층의 배선(41)으로부터 기판(또는 그 표면에 형성된 확산층)에의 접촉 어스펙트가 커진다. 이 접촉을 형성하기 위해서 종래와 같이 일괄 에칭에 의해 접촉홀을 개공하려고 했던 것에서는, 에칭 자체가 곤란하다. 또한, 아교막의 형성도 곤란하다. 이 때문에, 이러한 접촉홀의 개공이나 아교막의 형성에 알맞은 새로운 설비가 필요로 된다. 이것에 대하여, 비아·투·비아 접촉을 형성하는 경우에는, 에칭 및 아교막의 형성이 비교적 용이하기 때문에, FRAM의 수율을 향상시킬 수 있는 동시에, 종래의 장치를 그대로 사용하는 것이 가능하다. 따라서, 개발비 및 공정 비용의 저감이 가능하다.Further, according to the present embodiment, via-to-via contact is realized from the W plugs 37 and 24 in the logic section, as shown in Figs. 22B and 23B. The
(제2 실시 형태)(Second Embodiment)
다음에, 본 발명의 제2 실시 형태에 대해서 설명한다. 도 24a 및 도 24b 내지 도 32A 내지 도 32b는 본 발명의 제2 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순으로 도시한 단면도이다. 단, 이들 도면은 비트선(3)이 연장되는 방향으로 수직인 단면을 나타낸다. 또한, 도 24A 내지 도 32A는 강유전체 메모리의 메모리 셀 어레이부의 단면을 나타내고, 도 24b 내지 도 32b는 논리부의 단면을 나타낸다.Next, a second embodiment of the present invention will be described. Figs. 24A and 24B to Figs. 32A to 32B are cross-sectional views showing a manufacturing method of a ferroelectric memory (semiconductor device) according to a second embodiment of the present invention in the order of steps. However, these drawings show a section perpendicular to the direction in which the bit line 3 extends. 24A to 32A show a cross section of a memory cell array portion of a ferroelectric memory, and Figs. 24B to 32B show cross sections of a logic portion.
제2 실시 형태에서는, 우선, 도 24a 및 도 24b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 웰(12)의 형성에서부터 W 플러그(24)의 형성까지의 처리를 행한다.In the second embodiment, as shown in Figs. 24A and 24B, the process from the formation of the well 12 to the formation of the
다음에, 도 25a 및 도 25b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 Ir막(25)의 형성에서부터 하드 마스크(26)의 형성까지의 처리를 행한다.Next, as shown in Figs. 25A and 25B, the processes from the formation of the
계속해서, 도 26a 및 도 26b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 하드 마스크(26)를 이용하여 Ir막(25)의 에칭을 행한다.Subsequently, as shown in Figs. 26A and 26B, the
그 후, 도 27a 및 도 27b에 도시한 바와 같이, W 산화 방지 절연막으로서, 고밀도 플라즈마(HDP: High Density Plasma)법으로 SiON막(42)을 전면에 형성한다. SiON막(42)의 두께는 예컨대 400 ㎚이다. HDP법에 따르면, 양호한 커버리지를 얻을 수 있기 때문에, 공극을 발생시키지 않고 SiON막(43)을 형성할 수 있다.Thereafter, as shown in Figs. 27A and 27B, a
계속해서, 도 28a 및 도 28b에 도시한 바와 같이, 그 후에 행하는 CMP를 위한 희생막으로서, 플라즈마 TEOS막(43)을 전면에 형성한다. 플라즈마 TEOS막(43)의 두께는 예컨대 600 ㎚이다.Subsequently, as shown in Figs. 28A and 28B, a
다음에, 도 29a 및 도 29b에 도시한 바와 같이, 플라즈마 TEOS막(희생막; 43), SiON막(W 산화 방지 절연막; 42), 하드 마스크{26; 플라즈마 TEOS막(26b) 및 TiN막(26a)} 및 Ir막(25)을 CMP법으로 연마한다. 이 때, CMP 후의 Ir막(25) 및 SiON막(W 산화 방지 절연막; 42)의 잔존 막 두께는 예컨대 350 ㎚로 한다.Next, as shown in Figs. 29A and 29B, a plasma TEOS film (sacrificial film) 43, a SiON film (W antioxidant insulating film) 42, a
계속해서, 도 30a 및 도 30b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 하부 전극막(30)의 형성에서부터 하드 마스크(33)의 형성까지의 처리를 행한다.Subsequently, as shown in Figs. 30A and 30B, the process from the formation of the
그 후, 도 31a 및 도 31b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 상부 전극막(32), 강유전체막(31) 및 하부 전극막(30)을 일괄하여 가공함으로써, 스택 구조의 강유전체 커패시터를 형성한다.31A and 31B, the
계속해서, 도 32a 및 도 32b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 하드 마스크(33)의 제거에서부터 회복 어닐링까지의 처리를 행한다.Subsequently, as shown in Figs. 32A and 32B, the processing from the removal of the
그리고, 도시하지 않지만, 제1 실시 형태와 마찬가지로, 보호막의 형성 이후의 처리를 행함으로써 강유전체 메모리를 완성시킨다.Although not shown, the ferroelectric memory is completed by performing the process after formation of the protective film as in the first embodiment.
이러한 제2 실시 형태에 따르면, W 산화 방지 절연막으로서의 SiON막(42)을 형성하는 데에 있어서, HDP법을 이용하고 있기 때문에, 공극을 수반하지 않고서 SiON막(42)을 양호한 커버리지로 형성할 수 있다. 이 때문에, 제1 실시 형태와 마찬가지로 크랙이나 슬릿의 발생을 방지하면서, 어닐링 온도를 높게 하여도 접촉 저항의 상승을 억제하는 것이 가능해진다.According to the second embodiment, since the HDP method is used in forming the
(제3 실시 형태)(Third Embodiment)
다음에, 본 발명의 제3 실시 형태에 대해서 설명한다. 도 33a 및 도 33b 내지 도 43A 내지 도 43b는 본 발명의 제3 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순으로 도시한 단면도이다. 단, 이들 도면은 비트선(3)이 연장되는 방향으로 수직인 단면을 나타낸다. 또한, 도 33A 내지 도 43A는 강유전체 메모리의 메모리 셀 어레이부의 단면을 나타내고, 도 33b 내지 도 43b는 논리부의 단면을 나타낸다. 추가로, 도 44a 및 도 44b는 각각 도 43A, 도 43B가 나타내는 단면에 직교하는 단면을 도시한 단면도로서, 워드선(4)이 연장되는 방향으로 수직인 단면을 나타낸다. 또한, 도 44A는 강유전체 메모리의 메모리 셀 어레이부의 단면을 나타내고, 도 44b는 논리부의 단면을 나타낸다.Next, a third embodiment of the present invention will be described. Figs. 33A and 33B to Figs. 43A to 43B are cross-sectional views showing the manufacturing method of the ferroelectric memory (semiconductor device) according to the third embodiment of the present invention in the order of steps. However, these drawings show a section perpendicular to the direction in which the bit line 3 extends. 33A to 43A show a cross section of a memory cell array portion of a ferroelectric memory, and Figs. 33B to 43B show cross sections of a logic portion. 44A and 44B are cross-sectional views showing cross sections orthogonal to the cross-sections shown in Figs. 43A and 43B, respectively, and show cross-sections perpendicular to the direction in which the
제3 실시 형태에서는, 우선, 도 33a 및 도 33b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 웰(12)의 형성에서부터 실리콘 산화막(22)의 CMP법에 의한 평탄화까지의 처리를 행한다. 다음에, 실리콘 산화막(22)상에 W 산화 방지 절연막으로서, SiON막(제3 절연막; 44)을 형성한다. SiON막(44)의 두께는 예컨대 300 ㎚이다. 계속해서, 제1 실시 형태와 마찬가지로 접촉홀의 형성에서부터 W 플러그(24)의 형성까지의 처리를 행한다.In the third embodiment, as shown in Figs. 33A and 33B, the process from the formation of the well 12 to the planarization by the CMP method of the
그 후, 도 34a 및 도 34b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 Ir막(25)의 형성에서부터 하드 마스크(26)의 형성까지의 처리를 행한다.Thereafter, as shown in Figs. 34A and 34B, the processes from the formation of the
계속해서, 도 35a 및 도 35b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 하드 마스크(26)를 이용하여 Ir막(25)의 에칭을 행한다.Subsequently, as shown in Figs. 35A and 35B, the
다음에, 도 36a 및 도 36b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 플라즈마 SiON막(27)을 형성한다.Next, as shown in Figs. 36A and 36B, a
계속해서, 제1 실시 형태와 마찬가지로 플라즈마 SiON막(27)에 대하여 Ar 스퍼터 에칭을 행한다. 이 결과, 도 37a 및 도 37b에 도시한 바와 같이, 플라즈마 SiON막(27)으로부터 급경사이면서 깊은 홈이 소멸된다.Subsequently, the
그 후, 도 38a 및 도 38b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 플라즈마 SiON막(28)을 형성한다.Thereafter, as shown in Figs. 38A and 38B, a
계속해서, 도 39a 및 도 39b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, W 산화 방지 절연막{29; 플라즈마 SiON막(27, 28)}, 하드 마스크{26; 플라즈마 TEOS막(26b) 및 TiN막(26a)} 및 Ir막(25)을 CMP법으로 연마한다.Next, as shown in Figs. 39A and 39B, in the same manner as in the first embodiment, the W anti-oxidation insulating film {29;
다음에, 도 40a 및 도 40b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 하부 전극막(30)의 형성에서부터 하드 마스크(33)의 형성까지의 처리를 행한다.Next, as shown in Figs. 40A and 40B, the processes from the formation of the
계속해서, 도 41a 및 도 41b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 상부 전극막(32), 강유전체막(31) 및 하부 전극막(30)을 일괄하여 가공함으로써, 스택 구조의 강유전체 커패시터를 형성한다.Subsequently, as shown in Figs. 41A and 41B, the
그 후, 도 42a 및 도 42b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 하드 마스크(33)의 제거에서부터 회복 어닐링까지의 처리를 행한다.Thereafter, as shown in Figs. 42A and 42B, the processing from the removal of the
계속해서, 도 43A, 도 43b, 도 44a 및 도 44b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 알루미나막(34)의 형성에서부터 배선(41)의 형성까지의 처리를 행한다.Subsequently, as shown in Figs. 43A, 43B, 44A and 44B, the process from the formation of the
그리고, 도시하지 않지만, 제1 실시 형태와 마찬가지로, 한층 더 층간 절연 막의 형성 이후의 처리를 행함으로써, 강유전체 메모리를 완성시킨다.Although not shown, the ferroelectric memory is completed by further performing the process after the formation of the interlayer insulating film as in the first embodiment.
이러한 제3 실시 형태에 따르면, 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 제3 실시 형태에 따르면, 한층 더 확실하게 W 플러그(24)의 산화를 방지할 수 있다. 제1 실시 형태에서는, 상부 전극막(32), 강유전체막(31) 및 하부 전극막(30)을 일괄하여 패터닝할 때 및 하드 마스크(33)를 제거할 때에, W 산화 방지 절연막(29)이 얇아지고, 그 나머지 막 두께는 100 ㎚ 정도이다. 이것에 대하여, 본 실시 형태에서는, 그 밑에 100 ㎚의 SiON막(44)이 W 산화 방지 절연막으로서 더 형성되어 있기 때문에, 가령 W 산화 방지 절연막(29)의 감소량이 많아진 경우라도, 그 후의 열처리에 있어서의 W 플러그(24)는 매우 산화되기 어렵다.According to the third embodiment, the same effects as those of the first embodiment can be obtained. Further, according to the third embodiment, oxidation of the W plug 24 can be more reliably prevented. In the first embodiment, the W anti-oxidation insulating
(제4 실시 형태)(Fourth Embodiment)
다음에, 본 발명의 제4 실시 형태에 대해서 설명한다. 도 45a 및 도 45b 내지 도 53A 내지 도 53b는 본 발명의 제4 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순으로 도시한 단면도이다. 단, 이들 도면은 비트선(3)이 연장되는 방향으로 수직인 단면을 나타낸다. 또한, 도 45A 내지 도 53A는 강유전체 메모리의 메모리 셀 어레이부의 단면을 나타내고, 도 45b 내지 도 53b는 논리부의 단면을 나타낸다.Next, a fourth embodiment of the present invention will be described. Figs. 45A and 45B to Figs. 53A to 53B are cross-sectional views showing a manufacturing method of a ferroelectric memory (semiconductor device) according to a fourth embodiment of the present invention in the order of steps. However, these drawings show a section perpendicular to the direction in which the bit line 3 extends. 45A to 53A show a cross section of a memory cell array portion of a ferroelectric memory, and Figs. 45B to 53B show cross sections of a logic portion.
제4 실시 형태에서는, 우선, 도 45a 및 도 45b에 도시한 바와 같이, 제3 실시 형태와 마찬가지로, 웰(12)의 형성에서부터 W 플러그(24)의 형성까지의 처리를 행한다.In the fourth embodiment, as shown in Figs. 45A and 45B, the process from the formation of the well 12 to the formation of the
다음에, 도 46a 및 도 46b에 도시한 바와 같이, 제1 실시 형태와 마찬가지 로, Ir막(25)의 형성으로부터 하드 마스크(26)의 형성까지의 처리를 행한다.Next, as shown in Figs. 46A and 46B, the processes from the formation of the
계속해서, 도 47a 및 도 47b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 하드 마스크(26)를 이용하여 Ir막(25)의 에칭을 행한다.Subsequently, as shown in Figs. 47A and 47B, the
그 후, 도 48a 및 도 48b에 도시한 바와 같이, 제2 실시 형태와 마찬가지로, W 산화 방지 절연막으로서, HDP법으로 SiON막(42)을 전면에 형성한다.Thereafter, as shown in Figs. 48A and 48B, the
계속해서, 도 49a 및 도 49b에 도시한 바와 같이, 제2 실시 형태와 마찬가지로, 희생막으로서, 플라즈마 TEOS막(43)을 전면에 형성한다.Subsequently, as shown in Figs. 49A and 49B, a
다음에, 도 50a 및 도 50b에 도시한 바와 같이, 제2 실시 형태와 마찬가지로, 플라즈마 TEOS막(희생막; 43), SiON막(W 산화 방지 절연막; 42), 하드 마스크{26; 플라즈마 TEOS막(26b) 및 TiN막(26a)} 및 Ir막(25)을 CMP법으로 연마한다.Next, as shown in Figs. 50A and 50B, a plasma TEOS film (sacrificial film) 43, a SiON film (W antioxidant insulating film) 42, a hard mask {26; The
계속해서, 도 51a 및 도 51b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 하부 전극막(30)의 형성에서부터 하드 마스크(33)의 형성까지의 처리를 행한다.Subsequently, as shown in Figs. 51A and 51B, the processes from the formation of the
그 후, 도 52a 및 도 52b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 상부 전극막(32), 강유전체막(31) 및 하부 전극막(30)을 일괄하여 가공함으로써, 스택 구조의 강유전체 커패시터를 형성한다.52A and FIG. 52B, the
계속해서, 도 53a 및 도 53b에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 하드 마스크(33)의 제거에서부터 회복 어닐링까지의 처리를 행한다.Subsequently, as shown in Figs. 53A and 53B, the process from removal of the
그리고, 도시하지 않지만, 제1 실시 형태와 마찬가지로, 보호막의 형성 이후의 처리를 행함으로써, 강유전체 메모리를 완성시킨다.Although not shown, the ferroelectric memory is completed by performing the process after the formation of the protective film as in the first embodiment.
이러한 제4 실시 형태에 따르면, 제2 실시 형태의 효과 및 제3 실시 형태의 효과를 얻을 수 있다.According to the fourth embodiment, the effects of the second embodiment and the effects of the third embodiment can be obtained.
또, 제1 내지 제4 실시 형태에서는, W 산화 방지 절연막으로서 SiON막을 이용하고 있지만, 이 대신에 SiN막 등의 다른 절연막을 이용하여도 좋다.Although the SiON film is used as the W anti-oxidation insulating film in the first to fourth embodiments, another insulating film such as a SiN film may be used instead.
또한, W 산화 방지 배리어 메탈막의 표면을 노출시키는 CMP에서는, W 산화 방지 배리어 메탈막 자체도 연마하여 W 산화 방지 배리어 메탈막도 얇게 하고 있지만, W 산화 방지 배리어 메탈막의 두께를 그 성막시에 있어서 원하는 두께로 해둠으로써, W 산화 방지 배리어 메탈막의 표면이 노출된 시점에서 연마를 종료하도록 하여도 좋다.In the CMP in which the surface of the W antioxidant barrier metal film is exposed, the W antioxidant barrier metal film itself is also polished to thin the W antioxidant barrier metal film. However, the thickness of the W antioxidant barrier metal film is preferably The polishing may be finished at the time when the surface of the W anti-oxidation barrier metal film is exposed.
이상 상세히 설명한 바와 같이, 본 발명에 따르면, 접촉 플러그의 산화를 방지하기 위해서 형성하는 절연막에 공극이 생기는 것을 방지할 수 있다. 이 때문에, 이 공극을 원인으로 하는 크랙 및 슬릿의 발생을 방지하고, 접촉 플러그에의 산소의 도달을 한층 더 억제할 수 있다.As described in detail above, according to the present invention, voids can be prevented from being generated in the insulating film formed to prevent oxidation of the contact plug. Therefore, occurrence of cracks and slits caused by the gap can be prevented, and the arrival of oxygen in the contact plug can be further suppressed.
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2003
- 2003-04-03 KR KR1020057006612A patent/KR100732441B1/en active IP Right Grant
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