KR100729918B1 - Pulse generator for adjusting selectively number of pulse generated by the pulse generator, internal voltage trimming control circuit of a semiconductor memory device with the pulse generator, and method for controlling trimming of the internal voltage - Google Patents

Pulse generator for adjusting selectively number of pulse generated by the pulse generator, internal voltage trimming control circuit of a semiconductor memory device with the pulse generator, and method for controlling trimming of the internal voltage Download PDF

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KR100729918B1 KR1020050100785A KR20050100785A KR100729918B1 KR 100729918 B1 KR100729918 B1 KR 100729918B1 KR 1020050100785 A KR1020050100785 A KR 1020050100785A KR 20050100785 A KR20050100785 A KR 20050100785A KR 100729918 B1 KR100729918 B1 KR 100729918B1
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Abstract

본 발명은 펄스 수를 선택적으로 조절하는 펄스 발생기와 이를 포함하는 반도체 메모리 장치의 내부 전압 트리밍 제어 회로 및 내부 전압 트리밍 제어 방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치의 내부 전압 트리밍 제어 회로는 어드레스 신호의 비트 값에 따라 트리밍 펄스 신호의 발생 횟수를 선택적으로 조절할 수 있으므로, 반도체 메모리 장치의 내부 전압 트리밍을 위한 테스트 시간을 감소시킬 수 있고, 테스트 과정을 간소화시킬 수 있다.The present invention relates to a pulse generator for selectively adjusting the number of pulses, an internal voltage trimming control circuit and an internal voltage trimming control method of a semiconductor memory device including the same. Since the number of occurrence of the trimming pulse signal may be selectively adjusted according to the bit value of the signal, the test time for trimming the internal voltage of the semiconductor memory device may be reduced, and the test process may be simplified.

클리어 신호 발생기, 트리밍 펄스 신호, 비교 회로 Clear signal generator, trimming pulse signal, comparison circuit

Description

펄스 수를 선택적으로 조절하는 펄스 발생기와 이를 포함하는 반도체 메모리 장치의 내부 전압 트리밍 제어 회로 및 내부 전압 트리밍 제어 방법{Pulse generator for adjusting selectively number of pulse generated by the pulse generator, internal voltage trimming control circuit of a semiconductor memory device with the pulse generator, and method for controlling trimming of the internal voltage}Pulse generator for adjusting selectively number of pulse generated by the pulse generator, internal voltage trimming control circuit of a semiconductor memory device with the pulse generator, and method for controlling trimming of the internal voltage}

도 1은 종래의 내부 전압 트리밍 제어 회로와, 전압 발생기들의 개략적인 블록도이다.1 is a schematic block diagram of a conventional internal voltage trimming control circuit and voltage generators.

도 2는 도 1에 도시된 테스트 모드 제어부의 동작과 관련된 신호들의 타이밍도이다.FIG. 2 is a timing diagram of signals related to the operation of the test mode controller shown in FIG. 1.

도 3은 본 발명의 일실시예에 따른 펄스 발생기의 개략적인 블록도이다.3 is a schematic block diagram of a pulse generator according to an embodiment of the present invention.

도 4a는 도 3에 도시된 입력 제어 회로를 상세히 나타내는 도면이다.4A is a diagram illustrating in detail the input control circuit shown in FIG. 3.

도 4b는 도 4a에 도시된 입력 제어 회로의 동작과 관련된 신호들의 타이밍도이다.4B is a timing diagram of signals associated with the operation of the input control circuit shown in FIG. 4A.

도 5는 도 3에 도시된 클리어(clear) 신호 발생기를 상세히 나타내는 도면이다.FIG. 5 is a detailed view of the clear signal generator shown in FIG. 3.

도 6은 도 3에 도시된 펄스 출력부를 상세히 나타내는 도면이다.6 is a view illustrating in detail the pulse output unit shown in FIG.

도 7은 도 6에 도시된 펄스 출력부의 동작과 관련된 신호들의 타이밍도이다.FIG. 7 is a timing diagram of signals related to the operation of the pulse output unit illustrated in FIG. 6.

도 8은 도 3에 도시된 펄스 발생기의 동작과 관련된 신호들의 타이밍도이다.FIG. 8 is a timing diagram of signals related to the operation of the pulse generator shown in FIG. 3.

도 9는 본 발명의 일실시예에 따른 펄스 발생기를 포함하는 반도체 메모리 장치의 내부 전압 트리밍 제어 회로와, 전압 발생기들의 개략적인 블록도이다.9 is a schematic block diagram of an internal voltage trimming control circuit and a voltage generator of a semiconductor memory device including a pulse generator according to an embodiment of the present invention.

도 10은 도 9에 도시된 내부 전압 트리밍 제어 회로의 동작과 관련된 신호들의 타이밍도이다.FIG. 10 is a timing diagram of signals related to an operation of the internal voltage trimming control circuit shown in FIG. 9.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 펄스 발생기 110 : 입력 제어 회로100: pulse generator 110: input control circuit

120 : 클리어(clear) 신호 발생기 130 : 펄스 출력부120: clear signal generator 130: pulse output unit

200 : 내부 전압 트리밍(trimming) 제어 회로200: internal voltage trimming control circuit

201 : 테스트 모드 컨트롤러 202∼206 : 코딩부201: Test mode controller 202 to 206: Coding part

301∼305 : 전압 발생기301 to 305: voltage generator

본 발명은 반도체 장치에 관한 것으로서, 특히, 펄스 발생기와 이를 포함하는 내부 전압 트리밍 제어 회로 및 내부 전압 트리밍 제어 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to an internal voltage trimming control circuit and an internal voltage trimming control method including the pulse generator.

통상적으로, 반도체 메모리 장치는 외부에서 공급되는 비교적 높은 외부 전원전압에 기초하여 다양한 내부 전압들을 발생하는 내부 전압 발생기들을 포함한다. 한편, 일련의 제조 공정들을 거쳐 완성된 반도체 메모리 장치는 사용자에게 판 매되기 전에 정상적으로 동작하는지의 여부를 판별하기 위한 테스트 과정을 필요로 한다. 이러한 반도체 메모리 장치의 테스트들 중 하나로서 내부 전압 트리밍(trimming) 테스트가 있다. 내부 전압 트리밍 테스트는, 반도체 메모리 장치의 제조 공정의 변화 등으로 인하여, 설정된 전압 범위에서 벗어난 반도체 메모리 장치의 내부 전압을 트리밍하여, 상기 설정된 전압 범위 내로 조절하기 위해 실시된다. 다시 말하면, 내부 전압 트리밍 테스트에서는 내부 전압의 레벨이 다양하게 변경되면서 반도체 메모리 장치가 동작하므로, 반도체 메모리 장치가 최적으로 동작할 수 있는 내부 전압의 레벨이 결정될 수 있다. 한편, 반도체 메모리 장치의 내부 전압 발생기는 외부에서 입력되는 펄스 신호에 기초하여 발생되는 제어 신호에 응답하여, 내부 전압의 레벨을 다양하게 변경시킨다.Typically, semiconductor memory devices include internal voltage generators that generate various internal voltages based on a relatively high external power supply voltage supplied from the outside. Meanwhile, a semiconductor memory device completed through a series of manufacturing processes requires a test process for determining whether the semiconductor memory device operates normally before being sold to a user. One of the tests of such a semiconductor memory device is an internal voltage trimming test. The internal voltage trimming test is performed to trim the internal voltage of the semiconductor memory device outside the set voltage range due to a change in the manufacturing process of the semiconductor memory device and the like, and to adjust the voltage within the set voltage range. In other words, in the internal voltage trimming test, since the semiconductor memory device operates while the level of the internal voltage is variously changed, the level of the internal voltage at which the semiconductor memory device can operate optimally may be determined. On the other hand, the internal voltage generator of the semiconductor memory device varies the level of the internal voltage in response to a control signal generated based on an externally input pulse signal.

도 1은 종래의 내부 전압 트리밍 제어 회로와, 전압 발생기들의 개략적인 블록도이다. 도 1을 참고하면, 내부 전압 트리밍 제어 회로(10)는 테스트 모드 제어부(11)와 코딩부들(12∼14)을 포함한다. 상기 테스트 모드 제어부(11)는 테스트 모드 신호(TMODE)에 응답하여, 테스트 모드로 진입하고, 외부 어드레스 신호(ADDR)에 응답하여, 트리밍 펄스 신호들(VPPTRP, VCORETRP, VPERITRP) 중 하나와, 리셋 신호(RSET)를 발생한다. 다시 말하면, 상기 테스트 모드 제어부(11)는 상기 외부 어드레스 신호(ADDR)의 비트 값에 따라 대응하는 트리밍 펄스 신호(VPPTRP, VCORETRP, VPERITRP 중 하나)를 발생하여, 신호 라인(15∼17 중 하나)에 출력한다. 상기 코딩부들(12∼14)은 상기 트리밍 펄스 신호들(VPPTRP, VCORETRP, VPERITRP)에 각각 응답하여, 트리밍 제어 신호들(CODE1∼CODE3)을 각각 출력한다. 상기 코딩부들(12∼ 14)은 상기 트리밍 펄스 신호들(VPPTRP, VCORETRP, VPERITRP)의 수에 따라 상기 트리밍 제어 신호들(CODE1∼CODE3)의 비트 값들을 각각 변경시킨다. 예를 들어, 상기 트리밍 제어 신호(CODE1)가 4비트인 것으로 가정할 때, 상기 테스트 모드 제어부(11)가 상기 트리밍 펄스 신호(VPPTRP)를 3회 발생시키면, 상기 코딩부(12)는 상기 트리밍 제어 신호(CODE1)를 '0011'로 발생한다. 전압 발생기(20)는 상기 트리밍 제어 신호(CODE1)에 응답하여, 서로 다른 전압 레벨을 갖는 전압들(VPP1∼VPPJ)(J는 정수) 중 하나를 발생한다. 또, 전압 발생기(30)는 상기 트리밍 제어 신호(CODE2)에 응답하여, 서로 다른 전압 레벨을 갖는 전압들(VCORE1∼VCOREJ)(J는 정수) 중 하나를 발생한다. 또한, 전압 발생기(40)는 상기 트리밍 제어 신호(CODE3)에 응답하여, 서로 다른 전압 레벨을 갖는 전압들(VPERI1∼VPERIJ)(J는 정수) 중 하나를 발생한다.1 is a schematic block diagram of a conventional internal voltage trimming control circuit and voltage generators. Referring to FIG. 1, the internal voltage trimming control circuit 10 includes a test mode controller 11 and coding units 12 to 14. The test mode controller 11 enters the test mode in response to the test mode signal TMODE, and resets one of the trimming pulse signals VPPTRP, VCORETRP, and VPERITRP in response to the external address signal ADDR. Generate signal RSET. In other words, the test mode control unit 11 generates a corresponding trimming pulse signal (one of VPPTRP, VCORETRP, and VPERITRP) according to the bit value of the external address signal ADDR, thereby generating one of the signal lines 15 to 17. Output to The coding units 12 to 14 respectively output trimming control signals CODE1 to CODE3 in response to the trimming pulse signals VPPTRP, VCORETRP, and VPERITRP. The coding units 12 to 14 change bit values of the trimming control signals CODE1 to CODE3 according to the number of the trimming pulse signals VPPTRP, VCORETRP, and VPERITRP. For example, assuming that the trimming control signal CODE1 is 4 bits, when the test mode controller 11 generates the trimming pulse signal VPPTRP three times, the coding unit 12 may trim the trimming signal. Generate the control signal CODE1 as '0011'. The voltage generator 20 generates one of the voltages VPP1 to VPPJ (J is an integer) having different voltage levels in response to the trimming control signal CODE1. In addition, the voltage generator 30 generates one of the voltages VCORE1 to VCOREJ (J is an integer) having different voltage levels in response to the trimming control signal CODE2. In addition, the voltage generator 40 generates one of the voltages VPERI1 to VPERIJ (J is an integer) having different voltage levels in response to the trimming control signal CODE3.

상술한 것과 같이, 상기 전압 발생기(예를 들어, 20)가 발생하는 전압(VPP1∼VPPJ 중 하나)의 레벨을 변경하기 위해서는, 상기 테스트 모드 제어부(11)가 상기 트리밍 펄스 신호(VPPTRP)의 발생 횟수를 조절함으로써, 상기 코딩부(12)가 상기 트리밍 제어 신호(CODE1)의 비트 값을 변경시키도록 해야 한다. 상기 내부 전압 트리밍 제어 회로(10)에서, 상기 트리밍 펄스 신호(VPPTRP)의 발생 횟수는 유저(user)에 의한 상기 외부 어드레스 신호(ADDR)의 입력 회수에 따라 결정될 수 있다. 예를 들어, 전압(VPP)의 트리밍을 위한 테스트 모드를 나타내는 외부 어드레스 신호(ADDR)의 비트 값이 '11110000'이고, 상기 트리밍 제어 신호(CODE1)가 4비트인 것으로 가정하자. 이 경우, 상기 코딩부(12)가 상기 트리밍 제어 신호(CODE1)를 '0100'으로 발생하도록 하기 위해서는, 상기 테스트 모드 제어부(11)가 상기 트리밍 펄스 신호(VPPTRP)를 4회 반복적으로 발생해야한다. 이를 위해, 유저는 상기 테스트 모드 제어부(11)에 '11110000'의 상기 외부 어드레스 신호(ADDR)를 4회 입력시켜야 한다. 이때, 상기 테스트 모드 제어부(11)는 도 2에 도시된 것과 같이, 상기 외부 어드레스 신호(ADDR)를 수신할 때마다 상기 트리밍 펄스 신호(VPPTRP)를 출력한다. 이처럼 상기 내부 전압 트리밍 제어 회로(10)에서는 상기 트리밍 펄스 신호(VPPTRP)의 수가 상기 외부 어드레스 신호(ADDR)의 입력 회수로 조절된다. 따라서 상기 트리밍 제어 신호(CODE1)의 비트 값이 증가 되어야 할 경우, 상기 외부 어드레스 신호(ADDR)의 입력 회수가 증가 되어야 하므로, 테스트 시간이 증가하고, 테스트 과정이 번거로운 문제점이 있다. 한편, 상기 신호 라인들(15∼17) 각각은 반도체 메모리 장치의 비교적 많은 내부 회로들을 통과해야 하기 때문에, 그 길이가 수천 ㎛에 이른다. 이처럼 상기 내부 전압 트리밍 제어 회로(10)는 수천 ㎛에 이르는 신호 라인이 트리밍 펄스 신호의 종류만큼 필요하므로, 상기 신호 라인에 의한 부하가 증가하는 문제점이 있다.As described above, in order to change the level of the voltage (one of VPP1 to VPPJ) generated by the voltage generator (for example, 20), the test mode controller 11 generates the trimming pulse signal VPPTRP. By adjusting the number of times, the coding unit 12 should change the bit value of the trimming control signal CODE1. In the internal voltage trimming control circuit 10, the number of occurrences of the trimming pulse signal VPPTRP may be determined according to the number of inputs of the external address signal ADDR by a user. For example, assume that the bit value of the external address signal ADDR indicating the test mode for trimming the voltage VPP is '11110000' and the trimming control signal CODE1 is 4 bits. In this case, in order for the coding unit 12 to generate the trimming control signal CODE1 as '0100', the test mode controller 11 must repeatedly generate the trimming pulse signal VPPTRP four times. . To this end, the user must input the external address signal ADDR of '11110000' to the test mode controller 11 four times. In this case, as shown in FIG. 2, the test mode controller 11 outputs the trimming pulse signal VPPTRP whenever the external address signal ADDR is received. As described above, in the internal voltage trimming control circuit 10, the number of the trimming pulse signals VPPTRP is adjusted by the number of inputs of the external address signal ADDR. Therefore, when the bit value of the trimming control signal CODE1 needs to be increased, the number of inputs of the external address signal ADDR should be increased, thereby increasing the test time and the troublesome test process. On the other hand, since each of the signal lines 15 to 17 must pass through a relatively large number of internal circuits of the semiconductor memory device, its length reaches thousands of micrometers. As such, since the internal voltage trimming control circuit 10 requires a signal line up to several thousand μm as the type of the trimming pulse signal, the load caused by the signal line increases.

따라서, 본 발명이 이루고자 하는 기술적 과제는 어드레스 신호의 비트 값에 따라 펄스 신호의 발생 횟수를 선택적으로 조절할 수 있는 펄스 발생기를 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a pulse generator capable of selectively adjusting the number of occurrences of a pulse signal according to a bit value of an address signal.

본 발명이 이루고자 하는 다른 기술적 과제는 어드레스 신호의 비트 값에 따라 펄스 신호의 발생 횟수를 선택적으로 조절하는 펄스 발생기를 포함함으로써, 반 도체 메모리 장치의 내부 전압 트리밍을 위한 테스트 시간을 감소시키고, 테스트 과정을 간소화시킬 수 있는 반도체 메모리 장치의 내부 전압 트리밍 제어 회로를 제공하는 데 있다.Another object of the present invention is to include a pulse generator for selectively adjusting the number of occurrence of the pulse signal according to the bit value of the address signal, thereby reducing the test time for trimming the internal voltage of the semiconductor memory device, the test process An internal voltage trimming control circuit of a semiconductor memory device can be simplified.

본 발명이 이루고자 하는 또 다른 기술적 과제는 어드레스 신호의 비트 값에 따라 펄스 신호의 발생 횟수를 선택적으로 조절함으로써, 반도체 메모리 장치의 내부 전압 트리밍을 위한 테스트 시간을 감소시키고, 테스트 과정을 간소화시킬 수 있는 반도체 메모리 장치의 내부 전압 트리밍 제어 방법을 제공하는 데 있다.Another object of the present invention is to selectively adjust the number of occurrences of the pulse signal according to the bit value of the address signal, thereby reducing the test time for trimming the internal voltage of the semiconductor memory device and simplifying the test process. An internal voltage trimming control method of a semiconductor memory device is provided.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 펄스 발생기는, 입력 제어 회로, 클리어 신호 발생기, 및 펄스 출력부를 포함한다. 입력 제어 회로는 어드레스 신호에 응답하여, 입력 제어 신호를 발생한다. 클리어 신호 발생기는 입력 제어 신호에 응답하여, 어드레스 신호를 수신하고, 어드레스 신호와 카운팅 신호에 응답하여, 클리어(clear) 신호를 발생한다. 펄스 출력부는 인에이블 신호에 응답하여 클럭 신호의 주기를 카운팅하고, 그 누적된 카운팅 값을 가지는 카운팅 신호를 발생하며, 클럭 신호와 클리어 신호에 의해 결정되는 횟수만큼 펄스 신호(들)를 출력한다. 바람직하게, 펄스 출력부는 클리어 신호에 응답하여 초기화되고, 펄스 출력부가 초기화될 때, 누적된 카운팅 값은 초기 카운팅 값으로 변경된다.The pulse generator according to the present invention for achieving the above technical problem includes an input control circuit, a clear signal generator, and a pulse output unit. The input control circuit generates an input control signal in response to the address signal. The clear signal generator receives an address signal in response to the input control signal and generates a clear signal in response to the address signal and the counting signal. The pulse output unit counts the period of the clock signal in response to the enable signal, generates a counting signal having the accumulated count value, and outputs the pulse signal (s) as many times as determined by the clock signal and the clear signal. Preferably, the pulse output unit is initialized in response to the clear signal, and when the pulse output unit is initialized, the accumulated counting value is changed to the initial counting value.

상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 내부 전압 트리밍 제어 회로는, 반도체 메모리 장치의 내부 전압 트리밍 제어 회로에 있어서, 테스트 모드 컨트롤러, 펄스 발생기, 및 복수의 코딩부들을 포함한 다. 테스트 모드 컨트롤러는 테스트 모드 신호에 응답하여 테스트 모드로 동작하고, 제1 어드레스 신호에 응답하여, 복수의 테스트 제어 신호들 중 하나를 출력한다. 펄스 발생기는 제2 어드레스 신호, 클럭 신호, 및 인에이블 신호에 응답하여, 트리밍 펄스 신호의 발생 횟수를 결정하고, 그 결정된 횟수에 따라 트리밍 펄스 신호를 출력한다. 복수의 코딩부들은 복수의 테스트 제어 신호들에 각각 응답하여, 인에이블되거나 또는 디세이블되고, 인에이블될 때 트리밍 펄스 신호에 각각 응답하여, 트리밍 제어 신호들을 각각 출력한다. 바람직하게, 복수의 코딩부들 중 하나가 인에이블될 때, 나머지들은 모두 디세이블된다.According to another aspect of the present invention, there is provided an internal voltage trimming control circuit of a semiconductor memory device including a test mode controller, a pulse generator, and a plurality of coding units in an internal voltage trimming control circuit of a semiconductor memory device. All. The test mode controller operates in the test mode in response to the test mode signal, and outputs one of the plurality of test control signals in response to the first address signal. The pulse generator determines the number of occurrences of the trimming pulse signal in response to the second address signal, the clock signal, and the enable signal, and outputs the trimming pulse signal according to the determined number of times. The plurality of coding units respectively output the trimming control signals in response to the trimming pulse signal when enabled or disabled and in response to the plurality of test control signals, respectively. Preferably, when one of the plurality of coding units is enabled, all others are disabled.

상기한 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 내부 전압 트리밍 제어 방법은, 내부 전압 트리밍 기능을 가지는 반도체 메모리 장치의 내부 전압 트리밍 제어 방법에 있어서, 테스트 모드 신호에 응답하여 테스트 모드로 진입하는 단계; 제1 어드레스 신호에 응답하여, 복수의 테스트 제어 신호들 중 하나를 인에이블시키는 단계; 제2 어드레스 신호, 클럭 신호, 및 인에이블 신호에 응답하여, 트리밍 펄스 신호의 발생 횟수를 결정하고, 그 결정된 횟수에 따라 트리밍 펄스 신호를 출력하는 단계; 복수의 테스트 제어 신호들 중 인에이블된 하나와, 트리밍 펄스 신호에 응답하여, 트리밍 제어 신호를 출력하는 단계; 및 트리밍 제어 신호에 응답하여, 복수의 내부 전압들 중 하나의 전압 레벨을 변경하는 단계를 포함한다.In accordance with another aspect of the present invention, there is provided a method for controlling internal voltage trimming of a semiconductor memory device, the method for controlling internal voltage trimming of a semiconductor memory device having an internal voltage trimming function, the method being controlled in response to a test mode signal. Entering a mode; In response to the first address signal, enabling one of the plurality of test control signals; Determining a number of occurrences of the trimming pulse signal in response to the second address signal, the clock signal, and the enable signal, and outputting a trimming pulse signal according to the determined number; Outputting a trimming control signal in response to an enabled one of the plurality of test control signals and a trimming pulse signal; And in response to the trimming control signal, changing a voltage level of one of the plurality of internal voltages.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be embodied in various other forms, and only the embodiments are intended to complete the present disclosure and to those skilled in the art. It is provided to inform you completely.

도 3은 본 발명의 일실시예에 따른 펄스 발생기의 개략적인 블록도이다. 도 3을 참고하면, 펄스 발생기(100)는 입력 제어 회로(110), 클리어 신호 발생기(120), 펄스 출력부(130)를 포함한다. 상기 입력 제어 회로(110)는 어드레스 신호(ADD)에 응답하여, 입력 제어 신호들(IN, INB)을 발생한다. 상기 어드레스 신호(ADD)는 비트들(A0∼A3)을 포함한다. 상기 클리어 신호 발생기(120)는 상기 입력 제어 신호들(IN, INB)에 응답하여, 상기 어드레스 신호(ADD)를 수신하고, 상기 어드레스 신호(ADD)와 카운팅 신호(COUT)에 응답하여, 클리어(clear) 신호들(CLR, CLRB)을 발생한다. 상기 카운팅 신호(COUT)는 비트들(OUT0∼OUT3)을 포함한다. 바람직하게, 상기 어드레스 신호(ADD)의 비트 수와 상기 카운팅 신호(COUT)의 비트 수는 서로 동일하게 설정되고, 상기 어드레스 신호(ADD)의 비트 수와 상기 카운팅 신호(COUT)의 비트 수는 각각 필요에 따라 증가하거나 또는 감소할 수 있다. 상기 펄스 출력부(130)는 인에이블 신호(ENL)에 응답하여 클럭 신호(CLK)의 주기를 카운팅하고, 그 누적된 카운팅 값을 가지는 상기 카운팅 신호(COUT)를 발생한다. 또, 상기 펄스 출력부(130)는 상기 클럭 신호(CLK)와 상기 클리어 신호들(CLR, CLRB)에 의해 결정되는 횟수만큼 펄스 신호(PLSOUT)를 출력한다. 바람직하게, 상기 펄스 출력부(130)는 상기 클리어 신호들(CLR, CLRB)에 응답하여 초기화되고, 그 결과, 상기 누적된 카운팅 값이 초기 카운팅 값으로 변경된다.3 is a schematic block diagram of a pulse generator according to an embodiment of the present invention. Referring to FIG. 3, the pulse generator 100 includes an input control circuit 110, a clear signal generator 120, and a pulse output unit 130. The input control circuit 110 generates input control signals IN and INB in response to the address signal ADD. The address signal ADD includes bits A0 to A3. The clear signal generator 120 receives the address signal ADD in response to the input control signals IN and INB, and clears in response to the address signal ADD and the counting signal COUT. clear) signals CLR, CLRB. The counting signal COUT includes bits OUT0 to OUT3. Preferably, the number of bits of the address signal ADD and the number of bits of the counting signal COUT are set equal to each other, and the number of bits of the address signal ADD and the number of bits of the counting signal COUT are respectively set. It may increase or decrease as needed. The pulse output unit 130 counts the period of the clock signal CLK in response to the enable signal ENL, and generates the counting signal COUT having the accumulated counting value. In addition, the pulse output unit 130 outputs a pulse signal PLSOUT as many times as determined by the clock signal CLK and the clear signals CLR and CLRB. Preferably, the pulse output unit 130 is initialized in response to the clear signals CLR and CLRB, and as a result, the accumulated counting value is changed to an initial counting value.

도 4a는 도 3에 도시된 입력 제어 회로를 상세히 나타내는 도면이다. 도 4를 참고하면, 입력 제어 회로(110)는 제1 로직 회로(111), 제1 지연 회로(112), 제2 지연 회로(113), 및 제2 로직 회로(114)를 포함한다. 상기 제1 로직 회로(111)는 NOR 게이트로 구현될 수 있다. 상기 제1 로직 회로(111)는 상기 어드레스 신호(ADD)의 비트 값에 따라 제1 로직 신호(L1)를 출력한다. 즉, 상기 제1 로직 회로(111)는 상기 어드레스 신호(ADD)의 상기 비트들(A0∼A3)에 응답하여, 상기 제1 로직 신호(L1)를 출력한다. 좀 더 상세하게는, 상기 비트들(A0∼A3) 중 적어도 하나가 로직 하이일 때, 상기 제1 로직 회로(111)가 상기 제1 로직 신호(L1)를 로직 로우로 출력한다. 또, 상기 비트들(A0∼A3)이 모두 로직 로우일 때, 상기 제1 로직 회로(111)가 상기 제1 로직 신호(L1)를 로직 하이로 출력한다.4A is a diagram illustrating in detail the input control circuit shown in FIG. 3. Referring to FIG. 4, the input control circuit 110 includes a first logic circuit 111, a first delay circuit 112, a second delay circuit 113, and a second logic circuit 114. The first logic circuit 111 may be implemented with a NOR gate. The first logic circuit 111 outputs a first logic signal L1 according to a bit value of the address signal ADD. That is, the first logic circuit 111 outputs the first logic signal L1 in response to the bits A0 to A3 of the address signal ADD. More specifically, when at least one of the bits A0 to A3 is logic high, the first logic circuit 111 outputs the first logic signal L1 to logic low. When the bits A0 to A3 are all logic low, the first logic circuit 111 outputs the first logic signal L1 to logic high.

상기 제1 지연 회로(112)는 상기 제1 로직 회로(111)의 출력 단자에 직렬로 연결되는 인버터들(141∼144)을 포함한다. 상기 인버터들(141∼144)은 상기 제1 로직 신호(L1)를 제1 설정 시간 동안 지연시키고, 제1 지연된 신호(L2)로서 출력한다. 좀 더 상세하게는, 상기 제1 로직 신호(L1)가 로직 하이일 때, 상기 제1 지연 회로(112)는 상기 제1 지연된 신호(L2)를 로직 하이로 출력한다. 또, 상기 제1 로직 신호(L1)가 로직 로우일 때, 상기 제1 지연 회로(112)는 상기 제1 지연된 신호(L2)를 로직 로우로 출력한다. 상기 제2 지연 회로(113)는 상기 제1 로직 회로(111)의 출력 단자에 직렬로 연결되는 인버터들(151∼155)을 포함한다. 상기 인버터들(151∼155)은 상기 제1 로직 신호(L1)를 제2 설정 시간 동안 지연시키고, 제2 지연된 신호(L3)를 출력한다. 상기 제1 로직 신호(L1)가 로직 하이일 때, 상기 제2 지연 회로(113)는 상기 제2 지연된 신호(L3)를 로직 로우로 출력한다. 또, 상기 제1 로직 신호(L1)가 로직 로우일 때, 상기 제2 지연 회로(113)는 상기 제2 지연된 신호(L3)를 로직 하이로 출력한다. 결국, 상기 제1 지연된 신호(L2)의 로직 레벨과 상기 제2 지연된 신호(L3)의 로직 레벨은 서로 다르다. 상기 제2 로직 회로(114)는 상기 제1 및 제2 지연된 신호들(L2, L3)에 응답하여, 상기 입력 제어 신호들(IN, INB)을 출력한다. 바람직하게, 상기 제2 로직 회로(114)는 NOR 게이트(161)와 인버터(162)를 포함한다. 상기 NOR 게이트(161)는 상기 제1 및 제2 지연된 신호들(L2, L3)에 응답하여, 상기 입력 제어 신호(IN)를 출력한다. 좀 더 상세하게는, 상기 제1 및 제2 지연된 신호들(L2, L3)이 모두 로직 로우일 때, 상기 NOR 게이트(161)가 상기 입력 제어 신호(IN)를 로직 하이로 출력한다. 상기 인버터(162)는 상기 입력 제어 신호(IN)를 반전시키고, 그 반전된 신호를 상기 입력 제어 신호(INB)로서 출력한다. 도 4b를 참고하면, 상기 비트들(A0∼A3) 중 어느 하나가 로직 하이일 때(즉, 상기 어드레스 신호(ADD)가 입력될 때), 상기 제1 로직 회로(111)가 상기 제1 로직 신호(L1)를 로직 로우로 출력한다. 한편, 상기 제1 지연 회로(112)의 지연 시간보다 상기 제2 지연 회로(113)의 지연 시간이 더 길다. 따라서, 상기 제1 지연 회로(112)가 상기 제1 지연된 신호(L2)를 로직 로우로 출력한 후, 시간(P)이 경과하면, 상기 제2 지연 회로(113)가 상기 제2 지연된 신호(L3)를 로직 하이로 출력한다. 결국, 상기 시간(P) 동안 상기 제1 및 제2 지연된 신호들(L2, L3)이 모두 로직 로우로 되므로, 상기 NOR 게이트(161)가 상기 입력 제어 신호(IN)를 상기 시간(P) 동안 로직 하이로 유지되는 펄스 신호 형태로 출력한다. 이때, 상기 인버터(162)는 상기 입력 제어 신호(INB)를 상기 시간(P) 동안 로직 로우로 유지되는 펄스 신호 형태로 출력한다.The first delay circuit 112 includes inverters 141 to 144 connected in series to the output terminal of the first logic circuit 111. The inverters 141 to 144 delay the first logic signal L1 for a first set time and output the first delayed signal L2. More specifically, when the first logic signal L1 is logic high, the first delay circuit 112 outputs the first delayed signal L2 to logic high. In addition, when the first logic signal L1 is logic low, the first delay circuit 112 outputs the first delayed signal L2 to logic low. The second delay circuit 113 includes inverters 151 to 155 connected in series to the output terminal of the first logic circuit 111. The inverters 151 to 155 delay the first logic signal L1 for a second set time and output a second delayed signal L3. When the first logic signal L1 is logic high, the second delay circuit 113 outputs the second delayed signal L3 to logic low. In addition, when the first logic signal L1 is logic low, the second delay circuit 113 outputs the second delayed signal L3 to logic high. As a result, the logic level of the first delayed signal L2 and the logic level of the second delayed signal L3 are different from each other. The second logic circuit 114 outputs the input control signals IN and INB in response to the first and second delayed signals L2 and L3. Preferably, the second logic circuit 114 includes a NOR gate 161 and an inverter 162. The NOR gate 161 outputs the input control signal IN in response to the first and second delayed signals L2 and L3. More specifically, when the first and second delayed signals L2 and L3 are both logic low, the NOR gate 161 outputs the input control signal IN to logic high. The inverter 162 inverts the input control signal IN and outputs the inverted signal as the input control signal INB. Referring to FIG. 4B, when any one of the bits A0 to A3 is logic high (that is, when the address signal ADD is input), the first logic circuit 111 causes the first logic. Output signal L1 to logic low. Meanwhile, the delay time of the second delay circuit 113 is longer than the delay time of the first delay circuit 112. Therefore, after the first delay circuit 112 outputs the first delayed signal L2 to a logic low, when the time P elapses, the second delay circuit 113 causes the second delayed signal ( Output L3) to logic high. As a result, since the first and second delayed signals L2 and L3 become logic low during the time P, the NOR gate 161 sends the input control signal IN to the time P during the time P. FIG. Output in the form of a pulse signal maintained at logic high. In this case, the inverter 162 outputs the input control signal INB in the form of a pulse signal maintained at a logic low for the time P.

도 5는 도 3에 도시된 클리어 신호 발생기를 상세히 나타내는 도면이다. 도 5를 참고하면, 클리어 신호 발생기(120)는 비교 회로(121), 제1 기준 신호 발생 회로(122), 저장 회로(123), 클리어 출력 회로(124), 디스차지 회로(125), 및 제2 기준 신호 발생 회로(126)를 포함한다. 상기 비교 회로(121)는 상기 입력 제어 신호들(IN, INB)에 응답하여, 상기 어드레스 신호(ADD)를 수신하여 저장하고, 그 저장된 어드레스 신호(SADD)와 상기 카운팅 신호(COUT)를 비교하고, 그 비교 결과에 따라 내부 제어 신호(COM)를 출력한다. 이를 좀 더 상세히 설명하면, 상기 비교 회로(121)는 스위칭 회로들(TG1∼TG4), 래치 회로들(LT1∼LT4), 비교기들(XNR1∼XNR4), 및 비교 출력 회로(AD)를 포함한다. 바람직하게, 상기 스위칭 회로들(TG1∼TG4) 각각은 전송 게이트로 구현될 수 있다. 상기 스위칭 회로들(TG1∼TG4)은 상기 입력 제어 신호들(IN, INB)에 응답하여, 각각 온 또는 오프 된다. 상기 스위칭 회로들(TG1∼TG4)은 온 될 때 상기 어드레스 신호(ADD)의 비트들(A0∼A3)을 각각 수신하여 상기 래치 회로들(LT1∼LT4)에 각각 출력한다. 상기 래치 회로들(LT1∼LT4)은 상기 스위칭 회로들(TG1∼TG4)로부터 각각 수신되는 상기 비트들(A0∼A4)을 각각 저장하고, 그 저장된 비트들(A0B∼A3B)을 각각 출력한다. 바람직하게, 상기 비교기들(XNR1∼XNR4) 각각은 배타적(exclusive) NOR 게이트로 구현될 수 있다. 상기 비교기들(XNR1∼XNR4)은 상기 저장된 비트들(A0B∼A3B)과 상기 카운팅 신호(COUT)의 비트들(OUT0∼OUT3)에 각각 응답하여, 비교 신호들(X0∼X3)을 각각 출력한다. 좀 더 상세하게는, 상기 저장된 비트들(A0B∼A3B)의 로직 값과 상기 카운팅 신호(COUT)의 비트들(OUT0∼OUT3)의 로직 값이 서로 동일할 때, 상기 비교기들(XNR1∼XNR4)이 비교 신호들(X0∼X3)을 각각 로직 하이로 출력한다. 반대로, 상기 저장된 비트들(A0B∼A3B)의 로직 값과 상기 카운팅 신호(COUT)의 비트들(OUT0∼OUT3)의 로직 값이 서로 다를 때, 상기 비교기들(XNR1∼XNR4)이 비교 신호들(X0∼X3)을 각각 로직 로우로 출력한다. 예를 들어, 상기 저장된 비트들(A0B∼A3B)이 '1110'이고, 상기 비트들(OUT0∼OUT3)이 '1101'일 때, 상기 비교기들(XNR1∼XNR4)이 비교 신호들(X0∼X3)을 '1100'으로 각각 출력한다. 바람직하게, 상기 비교 출력 회로(AD)는 AND 게이트로 구현될 수 있다. 상기 비교 출력 회로(AD)는 상기 비교 신호들(X0∼X3)에 응답하여, 내부 제어 신호(COM)를 출력한다. 좀 더 상세하게는, 상기 비교 신호들(X0∼X3)이 모두 로직 하이일 때, 상기 비교 출력 회로(AD)는 상기 내부 제어 신호(COM)를 인에이블시킨다. 또, 상기 비교 신호들(X0∼X3) 중 적어도 하나가 로직 로우일 때, 상기 비교 출력 회로(AD)는 상기 내부 제어 신호(COM)를 디세이블시킨다. 결과적으로, 상기 비교 회로(121)는 상기 저장된 어드레스 신호(SADD)의 비트 값과 상기 카운팅 신호(COUT)의 비트 값이 서로 동일할 때, 상기 내부 제어 신호(COM)를 인에이블시킨다. 또, 상기 저장된 어드레스 신호(SADD)의 비트 값과 상기 카운팅 신호(COUT)의 비트 값이 서로 다를 때, 상기 비교 회로(121)가 상기 내부 제어 신호(COM)를 디세이블시킨다.FIG. 5 is a detailed diagram illustrating the clear signal generator illustrated in FIG. 3. Referring to FIG. 5, the clear signal generator 120 may include a comparison circuit 121, a first reference signal generator circuit 122, a storage circuit 123, a clear output circuit 124, a discharge circuit 125, and And a second reference signal generator circuit 126. The comparison circuit 121 receives and stores the address signal ADD in response to the input control signals IN and INB, compares the stored address signal SADD with the counting signal COUT. Then, the internal control signal COM is output in accordance with the comparison result. In more detail, the comparison circuit 121 includes switching circuits TG1 to TG4, latch circuits LT1 to LT4, comparators XNR1 to XNR4, and a comparison output circuit AD. . Preferably, each of the switching circuits TG1 to TG4 may be implemented as a transmission gate. The switching circuits TG1 to TG4 are turned on or off in response to the input control signals IN and INB, respectively. When the switching circuits TG1 to TG4 are turned on, the switching circuits TG1 to TG4 respectively receive the bits A0 to A3 of the address signal ADD and output them to the latch circuits LT1 to LT4, respectively. The latch circuits LT1 to LT4 respectively store the bits A0 to A4 respectively received from the switching circuits TG1 to TG4 and output the stored bits A0B to A3B, respectively. Preferably, each of the comparators XNR1 to XNR4 may be implemented as an exclusive NOR gate. The comparators XNR1 to XNR4 output the comparison signals X0 to X3 in response to the stored bits A0B to A3B and the bits OUT0 to OUT3 of the counting signal COUT, respectively. . More specifically, when the logic values of the stored bits A0B to A3B and the logic values of the bits OUT0 to OUT3 of the counting signal COUT are equal to each other, the comparators XNR1 to XNR4. These comparison signals X0 to X3 are output at logic high, respectively. On the contrary, when the logic values of the stored bits A0B to A3B and the logic values of the bits OUT0 to OUT3 of the counting signal COUT are different from each other, the comparators XNR1 to XNR4 are compared with the comparison signals ( X0 to X3) are output to logic low, respectively. For example, when the stored bits A0B to A3B are '1110' and the bits OUT0 to OUT3 are '1101', the comparators XNR1 to XNR4 are compared with the signals X0 to X3. ) Are printed as '1100'. Preferably, the comparison output circuit AD may be implemented with an AND gate. The comparison output circuit AD outputs an internal control signal COM in response to the comparison signals X0 to X3. More specifically, when the comparison signals X0 to X3 are all logic high, the comparison output circuit AD enables the internal control signal COM. In addition, when at least one of the comparison signals X0 to X3 is logic low, the comparison output circuit AD disables the internal control signal COM. As a result, the comparison circuit 121 enables the internal control signal COM when the bit value of the stored address signal SADD and the bit value of the counting signal COUT are the same. When the bit value of the stored address signal SADD and the bit value of the counting signal COUT are different from each other, the comparison circuit 121 disables the internal control signal COM.

상기 제1 기준 신호 발생 회로(122)는 인버터(122)와 PMOS 트랜지스터(또는, 스위칭 회로)(127)를 포함한다. 상기 인버터(122)는 상기 클리어 신호(CLR)를 반전 시킨다. 상기 PMOS 트랜지스터(127)는 상기 인버터(122)의 출력 신호에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 내부 전압(VDD)을 기준 노드(NOUT)에 공급한다. 그 결과, 상기 기준 노드(NOUT)에서 로직 하이의 제1 기준 신호(INS1)가 발생한다. 바람직하게, 상기 클리어 신호(CLR)가 로직 하이로 인에이블될 때, 상기 PMOS 트랜지스터(127)가 턴 온된다. 상기 저장 회로(123)는 상기 기준 노드(NOUT)로부터 수신되는 상기 제1 기준 신호(INS1) 또는 제2 기준 신호(INS2)를 저장하고, 그 저장된 신호(INS1 또는 INS2)를 상기 기준 노드(NOUT)에 출력한다. 바람직하게, 상기 저장 회로(123)는 인버터들(IV11, IV12)을 포함하는 래치 회로로 구현될 수 있다. 상기 클리어 출력 회로(124)는 NOR 게이트(NR)와 인버터(IV9)를 포함한다. 상기 NOR 게이트(NR)는 상기 내부 제어 신호(COM)와, 상기 기준 노드(NOUT)로부터 수신되는 상기 제1 또는 제2 기준 신호(INS1 또는 INS2)에 응답하여, 클리어 신호(CLRB)를 출력한다. 좀 더 상세하게는, 상기 내부 제어 신호(COM)와, 상기 제1 기준 신호(INS1)에 응답하여, 상기 NOR 게이트(NR)가 상기 클리어 신호(CLRB)를 인에이블시킨다. 또, 상기 내부 제어 신호(COM)와, 상기 제2 기준 신호(INS2)에 응답하여, 상기 NOR 게이트(NR)가 상기 클리어 신호(CLRB)를 디세이블시킨다. 상기 인버터(IV9)는 상기 클리어 신호(CLRB)를 반전시키고, 그 반전된 신호를 상기 클리어 신호(CLR)로서 출력한다. 결과적으로, 상기 내부 제어 신호(COM)가 디세이블되고, 상기 기준 노드(NOUT)로부터 상기 제2 기준 신호(INS2)를 수신할 때, 상기 클리어 출력 회로(124)가 상기 클리어 신호(CLRB)를 인에이블시키고, 상기 클리어 신호(CLR)를 디세이블시킨다. 또, 상기 내부 제어 신호(COM)가 디세이블되고, 상기 기 준 노드(NOUT)로부터 상기 제1 기준 신호(INS1)를 수신할 때, 상기 클리어 출력 회로(124)가 상기 클리어 신호(CLRB)를 디세이블시키고, 상기 클리어 신호(CLR)를 인에이블시킨다.The first reference signal generation circuit 122 includes an inverter 122 and a PMOS transistor (or switching circuit) 127. The inverter 122 inverts the clear signal CLR. The PMOS transistor 127 is turned on or off in response to the output signal of the inverter 122, and when turned on, supplies the internal voltage VDD to the reference node NOUT. As a result, the first reference signal INS1 of logic high is generated at the reference node NOUT. Preferably, when the clear signal CLR is enabled at logic high, the PMOS transistor 127 is turned on. The storage circuit 123 stores the first reference signal INS1 or the second reference signal INS2 received from the reference node NOUT, and stores the stored signal INS1 or INS2 in the reference node NOUT. ) Preferably, the storage circuit 123 may be implemented as a latch circuit including inverters IV11 and IV12. The clear output circuit 124 includes a NOR gate NR and an inverter IV9. The NOR gate NR outputs a clear signal CLRB in response to the internal control signal COM and the first or second reference signal INS1 or INS2 received from the reference node NOUT. . More specifically, in response to the internal control signal COM and the first reference signal INS1, the NOR gate NR enables the clear signal CLRB. In addition, the NOR gate NR disables the clear signal CLRB in response to the internal control signal COM and the second reference signal INS2. The inverter IV9 inverts the clear signal CLRB and outputs the inverted signal as the clear signal CLR. As a result, when the internal control signal COM is disabled and when the second reference signal INS2 is received from the reference node NOUT, the clear output circuit 124 outputs the clear signal CLRB. Enable and disable the clear signal (CLR). In addition, when the internal control signal COM is disabled and the first reference signal INS1 is received from the reference node NOUT, the clear output circuit 124 receives the clear signal CLRB. Disable and enable the clear signal (CLR).

상기 디스차지 회로(125)는 상기 입력 제어 신호(IN)에 응답하여, 상기 비교 회로(121)의 출력 단자를 그라운드 전압(VSS)으로 디스차지한다. 바람직하게, 상기 디스차지 회로(125)는 NMOS 트랜지스터로 구현될 수 있다. 이 경우, 상기 입력 제어 신호(IN)가 로직 하이로 인에이블될 때, 상기 NMOS 트랜지스터(125)가 턴 온되어, 상기 비교 회로(121)의 출력 단자를 그라운드 전압(VSS)으로 디스차지한다. 그 결과, 상기 내부 제어 신호(COM)가 디세이블된다. 바람직하게, 상기 제2 기준 신호 발생 회로(126)는 NMOS 트랜지스터(또는 스위칭 회로)로 구현될 수 있다. 상기 제2 기준 신호 발생 회로(126)는 상기 입력 제어 신호(IN)에 응답하여, 상기 기준 노드(NOUT)에 상기 그라운드 전압(VSS)을 공급한다. 그 결과, 상기 기준 노드(NOUT)에서 로직 로우의 상기 제2 기준 신호(INS2)가 발생한다. 바람직하게, 상기 입력 제어 신호(IN)가 로직 하이일 때, 상기 제2 기준 신호 발생 회로(126)가 상기 기준 노드(NOUT)에 상기 제2 기준 신호(INS2)를 출력한다.The discharge circuit 125 discharges the output terminal of the comparison circuit 121 to the ground voltage VSS in response to the input control signal IN. Preferably, the discharge circuit 125 may be implemented as an NMOS transistor. In this case, when the input control signal IN is enabled at logic high, the NMOS transistor 125 is turned on to discharge the output terminal of the comparison circuit 121 to the ground voltage VSS. As a result, the internal control signal COM is disabled. Preferably, the second reference signal generator 126 may be implemented as an NMOS transistor (or switching circuit). The second reference signal generator 126 supplies the ground voltage VSS to the reference node NOUT in response to the input control signal IN. As a result, the second reference signal INS2 of the logic row is generated at the reference node NOUT. Preferably, when the input control signal IN is logic high, the second reference signal generation circuit 126 outputs the second reference signal INS2 to the reference node NOUT.

도 6은 도 3에 도시된 펄스 출력부를 상세히 나타내는 도면이다. 도 6을 참고하면, 펄스 출력부(130)는 카운팅 회로(131)와 스위칭 회로(132)를 포함한다. 상기 카운팅 회로(131)는 인에이블 신호(ENL)에 응답하여 클럭 신호(CLK)의 주기를 카운팅하고, 그 누적된 카운팅 값을 가지는 상기 카운팅 신호(COUT)를 발생한다. 바람직하게, 상기 카운팅 회로(131)는 상기 클리어 신호(CLR)에 응답하여 초기화된 다. 상기 카운팅 회로(131)가 초기화될 때, 상기 누적된 카운팅 값은 초기 카운팅 값(예를 들어, '0000')으로 변경된다. 상기 카운팅 회로(131)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 카운팅 회로(131)는 플립-플롭들(171∼174)을 포함한다. 바람직하게, 상기 플립-플롭들(171∼174) 각각은 JK 플립-플롭으로 구현될 수 있다. 이하, 상기 플립-플롭들(171∼174) 각각은 JK 플립-플롭으로서 참조된다. 상기 JK 플립-플롭들(171∼174)은 직렬로 연결된다. 좀 더 상세하게는, 상기 JK 플립-플롭(171)의 출력 단자(Q)에 상기 JK 플립-플롭(172)의 클럭 입력 단자(CK)가 연결되고, 상기 JK 플립-플롭(172)의 출력 단자(Q)에 상기 JK 플립-플롭(173)의 클럭 입력 단자(CK)가 연결된다. 또, 상기 JK 플립-플롭(173)의 출력 단자(Q)에 상기 JK 플립-플롭(174)의 클럭 입력 단자(CK)가 연결된다. 상기 JK 플립-플롭들(171∼174) 각각의 입력 단자들(J, K)에는 상기 인에이블 신호(ENL)가 입력되고, 입력 단자(CLR)에는 상기 클리어 신호(CLR)가 입력된다. 상기 JK 플립-플롭들(171∼174)은 상기 인에이블 신호(ENL)에 응답하여 각각 인에이블되고, 상기 클리어 신호(CLR)에 응답하여 각각 리셋 된다. 바람직하게, 상기 JK 플립-플롭들(171∼174)은 상기 클리어 신호(CLR)가 인에이블될 때 리셋 된다. 결국, 상기 클리어 신호(CLR)가 디세이블되는 동안(즉, 클리어 신호(CLRB)가 인에이블되는 동안), 상기 카운팅 회로(131)가 카운팅 동작을 실행한다. 상기 JK 플립-플롭(171)은 상기 클럭 신호(CLK)에 응답하여, 상기 카운팅 신호(COUT)의 비트(OUT0)를 토글(toggle)시켜 출력한다. 또, 상기 비트(OUT0)가 토글될 때, 상기 JK 플립-플롭들(172∼174)이 상기 카운팅 신호(COUT)의 비트들(OUT1∼OUT3)을 각각 토글시켜 출력한다. 이 때, 상기 비트들(OUT0∼OUT3)이 각각 토글되는 주기는 도 7에서 참조되는 것과 같이 서로 다르다. 예를 들어, 상기 클럭 신호(CLK)의 주기가 'D' 일 때, 상기 비트들(OUT0∼OUT3)의 주기들은 2D, 4D, 8D, 16D로 각각 표현될 수 있다.6 is a view illustrating in detail the pulse output unit shown in FIG. Referring to FIG. 6, the pulse output unit 130 includes a counting circuit 131 and a switching circuit 132. The counting circuit 131 counts the period of the clock signal CLK in response to the enable signal ENL, and generates the counting signal COUT having the accumulated counting value. Preferably, the counting circuit 131 is initialized in response to the clear signal CLR. When the counting circuit 131 is initialized, the accumulated counting value is changed to an initial counting value (eg, '0000'). The configuration and specific operation of the counting circuit 131 will be described in more detail as follows. The counting circuit 131 includes flip-flops 171-174. Preferably, each of the flip-flops 171 to 174 may be implemented as a JK flip-flop. Hereinafter, each of the flip-flops 171 to 174 is referred to as a JK flip-flop. The JK flip-flops 171-174 are connected in series. More specifically, the clock input terminal CK of the JK flip-flop 172 is connected to the output terminal Q of the JK flip-flop 171, and the output of the JK flip-flop 172 is provided. The clock input terminal CK of the JK flip-flop 173 is connected to the terminal Q. The clock input terminal CK of the JK flip-flop 174 is connected to the output terminal Q of the JK flip-flop 173. The enable signal ENL is input to input terminals J and K of each of the JK flip-flops 171 to 174, and the clear signal CLR is input to an input terminal CLR. The JK flip-flops 171 to 174 are each enabled in response to the enable signal ENL, and are respectively reset in response to the clear signal CLR. Preferably, the JK flip-flops 171-174 are reset when the clear signal CLR is enabled. As a result, while the clear signal CLR is disabled (ie, while the clear signal CLRB is enabled), the counting circuit 131 performs a counting operation. The JK flip-flop 171 toggles and outputs the bit OUT0 of the counting signal COUT in response to the clock signal CLK. In addition, when the bit OUT0 is toggled, the JK flip-flops 172 to 174 toggle and output the bits OUT1 to OUT3 of the counting signal COUT, respectively. At this time, the periods in which the bits OUT0 to OUT3 are toggled are different from each other as shown in FIG. 7. For example, when the period of the clock signal CLK is 'D', the periods of the bits OUT0 to OUT3 may be represented by 2D, 4D, 8D, and 16D, respectively.

바람직하게, 상기 스위칭 회로(132)는 전송 게이트로 구현될 수 있다. 상기 스위칭 회로(132)는 상기 클리어 신호들(CLR, CLRB)에 응답하여, 온 또는 오프되고, 온 될 때 수신되는 상기 클럭 신호(CLK)를 펄스 신호(PLSOUT)로서 출력한다. 좀 더 상세하게는, 상기 클리어 신호(CLRB)가 인에이블 상태인 동안, 상기 스위칭 회로(132)가 상기 클럭 신호(CLK)를 상기 펄스 신호(PLSOUT)로서 출력한다. 또, 상기 클리어 신호(CLRB)가 디세이블될 때, 상기 스위칭 회로(132)가 상기 펄스 신호(PLSOUT)의 출력 동작을 정지한다.Preferably, the switching circuit 132 may be implemented as a transmission gate. In response to the clear signals CLR and CLRB, the switching circuit 132 outputs the clock signal CLK, which is received when turned on or off, as a pulse signal PLSOUT. More specifically, while the clear signal CLRB is in an enabled state, the switching circuit 132 outputs the clock signal CLK as the pulse signal PLSOUT. When the clear signal CLRB is disabled, the switching circuit 132 stops outputting the pulse signal PLSOUT.

다음으로, 도 8을 참고하여, 상기 펄스 발생기(100)의 전체적인 동작 과정을 상세히 설명한다. 도 8은 도 3에 도시된 펄스 발생기의 동작과 관련된 신호들의 타이밍도이다. 도 8의 구간(T11)은 저장된 어드레스 신호(SADD)의 비트들(A0B∼A3B)의 로직 값이 '0011'(십진수로 표시할 때 '3')일 때(즉, '1100'의 비트들(A0∼A3)을 포함하는 상기 어드레스 신호(ADD)가 상기 펄스 발생기(100)에 입력되는 경우), 상기 펄스 발생기(100)의 입출력 신호들의 타이밍도를 나타낸다. 또, 도 8의 구간(T12)은 상기 비트들(A0B∼A3B)의 로직 값이 '0010'(십진수로 표시할 때 '4')일 때(즉, '1101'의 비트들(A0∼A3)을 포함하는 상기 어드레스 신호(ADD)가 상기 펄스 발생기(100)에 입력되는 경우), 상기 펄스 발생기(100)의 입출력 신호들의 타이밍도를 나타낸다.Next, referring to Figure 8, the overall operation of the pulse generator 100 will be described in detail. FIG. 8 is a timing diagram of signals related to the operation of the pulse generator shown in FIG. 3. 8, when the logic value of the bits A0B to A3B of the stored address signal SADD is '0011' ('3' when represented in decimal), that is, bits of '1100'. When the address signal ADD including A0 to A3 is input to the pulse generator 100, the timing diagrams of the input / output signals of the pulse generator 100 are shown. In addition, the period T12 of FIG. 8 is when the logic values of the bits A0B to A3B are '0010' ('4' when represented in decimal) (that is, bits A0 to A3 of '1101'). When the address signal ADD is input to the pulse generator 100), a timing diagram of input / output signals of the pulse generator 100 is shown.

먼저, 상기 구간(T11)에서의 상기 펄스 발생기(100)의 동작을 설명한다. 상기 입력 제어 회로(110)는 상기 어드레스 신호(ADD)를 수신할 때, 상기 입력 제어 신호(IN)를 인에이블시킨다. 상기 입력 제어 신호(IN)에 응답하여, 상기 클리어 신호 발생기(120)가 상기 어드레스 신호(ADD)를 수신한다. 또, 상기 입력 제어 신호(IN)에 응답하여, 상기 클리어 신호 발생기(120)가 상기 클리어 신호(CLRB)를 인에이블시키고, 상기 클리어 신호(CLR)를 디세이블시킨다. 상기 클리어 신호들(CLRB, CLR)에 응답하여, 상기 펄스 출력부(130)의 상기 카운팅 회로(131)가 카운팅 동작을 실행한다. 그 결과, 상기 클럭 신호(CLK)가 토글될 때마다, 상기 카운팅 신호(COUT)의 비트들(OUT0∼OUT3)의 로직 값이 '0000', '1000', '0100', '1100',...의 순으로 변경된다. 또, 상기 클리어 신호들(CLRB, CLR)에 응답하여, 상기 펄스 출력부(130)의 스위칭 회로(132)가 상기 클럭 신호(CLK)를 펄스 신호(PLSOUT)로서 출력한다. 한편, 상기 클리어 신호 발생기(120)는 상기 저장된 어드레스 신호(SADD)의 비트 값과 상기 카운팅 신호(COUT)의 비트 값이 동일하게 될 때, 상기 클리어 신호(CLRB)를 디세이블시킨다. 결국, 상기 카운팅 회로(131)가 상기 카운팅 신호(COUT)를 '0100'로 출력할 때까지 상기 클리어 신호 발생기(120)가 상기 클리어 신호(CLRB)를 인에이블시킨다. 이 후, 상기 카운팅 회로(131)가 상기 카운팅 신호(COUT)를 '1100'으로 출력할 때, 상기 클리어 신호 발생기(120)가 상기 클리어 신호(CLRB)를 디세이블시킨다. 따라서, 상기 스위칭 회로(132)가 상기 펄스 신호(PLSOUT)를 3회 발생한다. 상기 클리어 신호(CLRB)가 디세이블될 때, 상기 카운팅 회로(131)가 초기화되어, 그 카운팅 값은 '0000'으로 변경되고, 상기 스위칭 회로 (132)는 오프되어 상기 펄스 신호(PLSOUT)의 출력 동작을 정지한다.First, the operation of the pulse generator 100 in the section T11 will be described. When the input control circuit 110 receives the address signal ADD, the input control circuit 110 enables the input control signal IN. In response to the input control signal IN, the clear signal generator 120 receives the address signal ADD. In addition, in response to the input control signal IN, the clear signal generator 120 enables the clear signal CLRB and disables the clear signal CLR. In response to the clear signals CLRB and CLR, the counting circuit 131 of the pulse output unit 130 performs a counting operation. As a result, whenever the clock signal CLK is toggled, the logic values of the bits OUT0 to OUT3 of the counting signal COUT are '0000', '1000', '0100', '1100', and so on. Changed in order. In addition, in response to the clear signals CLRB and CLR, the switching circuit 132 of the pulse output unit 130 outputs the clock signal CLK as a pulse signal PLSOUT. The clear signal generator 120 disables the clear signal CLRB when the bit value of the stored address signal SADD and the bit value of the counting signal COUT become the same. As a result, the clear signal generator 120 enables the clear signal CLRB until the counting circuit 131 outputs the counting signal COUT as '0100'. Thereafter, when the counting circuit 131 outputs the counting signal COUT as '1100', the clear signal generator 120 disables the clear signal CLRB. Therefore, the switching circuit 132 generates the pulse signal PLSOUT three times. When the clear signal CLRB is disabled, the counting circuit 131 is initialized, the counting value is changed to '0000', and the switching circuit 132 is turned off to output the pulse signal PLSOUT. Stop the operation.

다음으로, 상기 구간(T12)에서의 상기 펄스 발생기(100)의 동작을 설명한다. 상기 구간(T12)에서 상기 펄스 발생기(100)의 동작은 몇 가지 차이점들을 제외하고 상술한 상기 구간(T11)에서의 상기 펄스 발생기(100)의 동작과 유사하다. 따라서, 상기 차이점들을 중심으로 설명하기로 한다. 상기 저장된 어드레스 신호(SADD)의 비트들(A0B∼A3B)의 로직 값이 '0010'이므로, 상기 카운팅 회로(131)가 상기 카운팅 신호(COUT)를 '1100'로 출력할 때까지 상기 클리어 신호 발생기(120)가 상기 클리어 신호(CLRB)를 인에이블시킨다. 이 후, 상기 카운팅 회로(131)가 상기 카운팅 신호(COUT)를 '0010'로 출력할 때, 상기 클리어 신호 발생기(120)는 상기 클리어 신호(CLRB)를 디세이블시킨다. 따라서, 상기 스위칭 회로(132)가 상기 펄스 신호(PLSOUT)를 4회 발생한다. 상술한 것과 같이, 상기 펄스 발생기(100)에 상기 어드레스 신호(ADD)가 한 번 입력되는 것만으로, 상기 펄스 발생기(100)가 원하는 횟수만큼 상기 펄스 신호(PLSOUT)를 발생할 수 있다. 또, 상기 어드레스 신호(ADD)의 비트 값이 변경되는 것만으로, 상기 펄스 발생기(100)가 발생하는 상기 펄스 신호(PLSOUT)의 수가 선택적으로 변경될 수 있다.Next, the operation of the pulse generator 100 in the section T12 will be described. The operation of the pulse generator 100 in the section T12 is similar to the operation of the pulse generator 100 in the section T11 described above except for some differences. Therefore, the above differences will be described. Since the logic values of the bits A0B to A3B of the stored address signal SADD are '0010', the clear signal generator until the counting circuit 131 outputs the counting signal COUT to '1100'. 120 enables the clear signal CLRB. Thereafter, when the counting circuit 131 outputs the counting signal COUT as '0010', the clear signal generator 120 disables the clear signal CLRB. Therefore, the switching circuit 132 generates the pulse signal PLSOUT four times. As described above, only the address signal ADD is input to the pulse generator 100 once, so that the pulse generator 100 may generate the pulse signal PLSOUT as many times as desired. The number of pulse signals PLSOUT generated by the pulse generator 100 may be selectively changed only by changing the bit value of the address signal ADD.

도 9는 본 발명의 일실시예에 따른 펄스 발생기를 포함하는 반도체 메모리 장치의 내부 전압 트리밍 제어 회로와, 전압 발생기들의 개략적인 블록도이다. 도 9를 참고하면, 내부 전압 트리밍 제어 회로(200)는 펄스 발생기(100), 테스트 모드 컨트롤러(201), 및 코딩부들(202∼206)을 포함한다. 도 9에서는 상기 내부 전압 트리밍 제어 회로(200)가 상기 코딩부들(202∼206)을 포함하는 것으로 도시되었지만, 내부 전압의 종류가 증가할 경우 상기 내부 전압 트리밍 제어 회로(200)가 포함하는 코딩부의 수도 증가될 수 있다. 상기 펄스 발생기(100)는 어드레스 신호(ADDL), 클럭 신호(CLK), 및 인에이블 신호(ENL)에 응답하여, 트리밍 펄스 신호(PLS)의 발생 횟수를 결정하고, 그 결정된 횟수에 따라 상기 트리밍 펄스 신호(PLS)를 출력한다. 상기 펄스 발생기(100)의 구성 및 구체적인 동작은 도 3을 참고하여 상술한 상기 펄스 발생기(100)와 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략된다. 상기 테스트 모드 컨트롤러(201)는 테스트 모드 신호(TM)에 응답하여 테스트 모드로 동작하고, 어드레스 신호(ADDT)에 응답하여, 테스트 제어 신호들(VREFBTRM, VREFDTRM, VPPTRM, VCORETRM, VPERITRM) 중 하나를 인에이블시킨다. 상기 어드레스 신호(ADDT)는 트리밍 되어야 할 내부 전압의 종류에 대한 정보를 포함하고, 상기 어드레스 신호(ADDT)의 비트 수(예를 들어, N(N은 정수) 비트, 도 10 참고)는 상기 어드레스 신호(ADDL)의 비트 수(예를 들어, N/2 비트, 도 10 참고)보다 더 크게 설정될 수 있다. 상기 테스트 모드 컨트롤러(201)는 상기 어드레스 신호(ADDL)에 응답하여 리셋 신호(RST)를 더 출력한다. 바람직하게, 상기 테스트 모드 컨트롤러(201)는 새로운 상기 어드레스 신호(ADDL)를 수신할 때 상기 리셋 신호(RST)를 발생한다. 상기 코딩부들(202∼206)은 상기 리셋 신호(RST)에 응답하여 각각 리셋된다. 상기 코딩부들(202∼206)은 상기 테스트 제어 신호들(VREFBTRM, VREFDTRM, VPPTRM, VCORETRM, VPERITRM)에 각각 응답하여, 인에이블되거나 또는 디세이블된다. 상기 코딩부들(202∼206)은 인에이블될 때, 상기 트리밍 펄스 신호(PLS)에 응답하여, 트리밍 제어 신호들(CVREFB, CVREFD, CVPP, CVCORE, CVPERI)을 각각 출력 한다. 예를 들어, 상기 테스트 제어 신호(VREFBTRM)가 인에이블될 때, 상기 코딩부(202)가 인에이블되어, 상기 트리밍 펄스 신호(PLS)에 응답하여, 상기 트리밍 제어 신호(CVREFB)를 출력한다. 상기 트리밍 제어 신호들(CVREFB, CVREFD, CVPP, CVCORE, CVPERI)은 각각 복수의 비트들을 포함한다. 전압 발생기들(301∼305)은 상기 트리밍 제어 신호들(CVREFB, CVREFD, CVPP, CVCORE, CVPERI)의 비트 값들에 각각 대응하는 내부 전압들을 발생한다. 예를 들어, 상기 전압 발생기(301)는 내부 전압들(VREFB1∼VREFBM)(M은 정수) 중에서 상기 트리밍 제어 신호(CVREFB)의 비트 값에 대응하는 어느 하나를 선택하여 출력한다. 내부 전압들(VREFB1∼VREFBM)은 각각 서로 다른 전압 레벨을 갖는다. 따라서 상기 트리밍 제어 신호(CVREFB)의 비트 값이 변경될 때, 상기 전압 발생기(301)가 출력하는 내부 전압(VREFB1∼VREFBM 중 하나)의 레벨이 변경될 수 있다. 상기 전압 발생기들(302∼305)의 동작은 상기 전압 발생기(301)와 유사하다.9 is a schematic block diagram of an internal voltage trimming control circuit and a voltage generator of a semiconductor memory device including a pulse generator according to an embodiment of the present invention. Referring to FIG. 9, the internal voltage trimming control circuit 200 includes a pulse generator 100, a test mode controller 201, and coding units 202 to 206. In FIG. 9, the internal voltage trimming control circuit 200 includes the coding units 202 to 206. However, when the type of internal voltage increases, the coding unit included in the internal voltage trimming control circuit 200 increases. The number can also be increased. The pulse generator 100 determines the number of occurrences of the trimming pulse signal PLS in response to the address signal ADDL, the clock signal CLK, and the enable signal ENL, and according to the determined number of times, the trimming pulse signal PLS is determined. Output the pulse signal PLS. The configuration and specific operation of the pulse generator 100 are substantially the same as the pulse generator 100 described above with reference to FIG. 3, and thus a detailed description thereof will be omitted. The test mode controller 201 operates in the test mode in response to the test mode signal TM, and in response to the address signal ADDT, one of the test control signals VREFBTRM, VREFDTRM, VPPTRM, VCORETRM, and VPERITRM. Enable. The address signal ADDT includes information on the type of internal voltage to be trimmed, and the number of bits of the address signal ADDT (for example, N (N is an integer) bit, see FIG. 10) is the address. It may be set larger than the number of bits (eg, N / 2 bits, see FIG. 10) of the signal ADDL. The test mode controller 201 further outputs a reset signal RST in response to the address signal ADDL. Preferably, the test mode controller 201 generates the reset signal RST when receiving the new address signal ADDL. The coding units 202 to 206 are reset in response to the reset signal RST. The coding units 202 to 206 are enabled or disabled in response to the test control signals VREFBTRM, VREFDTRM, VPPTRM, VCORETRM, and VPERITRM, respectively. When enabled, the coding units 202 ˜ 206 output trimming control signals CVREFB, CVREFD, CVPP, CVCORE, and CVPERI, respectively, in response to the trimming pulse signal PLS. For example, when the test control signal VREFBTRM is enabled, the coding unit 202 is enabled to output the trimming control signal CVREFB in response to the trimming pulse signal PLS. The trimming control signals CVREFB, CVREFD, CVPP, CVCORE, and CVPERI each include a plurality of bits. The voltage generators 301 to 305 generate internal voltages corresponding to bit values of the trimming control signals CVREFB, CVREFD, CVPP, CVCORE, and CVPERI, respectively. For example, the voltage generator 301 selects and outputs one of the internal voltages VREFB1 to VREFBM (M is an integer) corresponding to the bit value of the trimming control signal CVREFB. The internal voltages VREFB1 to VREFBM have different voltage levels. Therefore, when the bit value of the trimming control signal CVREFB is changed, the level of the internal voltage VREFB1 to VREFBM output by the voltage generator 301 may be changed. The operation of the voltage generators 302-305 is similar to the voltage generator 301.

다음으로, 도 10을 참고하여, 상기 내부 전압 트리밍 제어 회로(200)에 의한 내부 전압 트리밍 제어 과정을 상세히 설명한다. 도 10은 도 9에 도시된 내부 전압 트리밍 제어 회로의 동작과 관련된 신호들의 타이밍도이다. 먼저, 상기 테스트 모드 신호(TM)가 인에이블되면, 상기 테스트 모드 컨트롤러(201)가 테스트 모드로 진입한다. 이 후, 구간(T1) 동안 상기 어드레스 신호(ADDT)가 상기 테스트 모드 컨트롤러(201)에 입력되면, 상기 테스트 모드 컨트롤러(201)가 상기 어드레스 신호(ADDT)에 응답하여, 상기 테스트 제어 신호들(VREFBTRM, VREFDTRM, VPPTRM, VCORETRM, VPERITRM) 중 하나를 인에이블시킨다. 예를 들어, 상기 어드레스 신호 (ADDT)가 전압(VPP)에 대한 트리밍 정보를 포함할 때, 상기 테스트 모드 컨트롤러(201)는 상기 테스트 제어 신호(VPPTRM)를 인에이블시키고, 상기 테스트 제어 신호들(VREFBTRM, VREFDTRM, VCORETRM, VPERITRM)을 모두 디세이블시킨다. 그 결과, 상기 코딩부(204)가 인에이블되고, 상기 코딩부들(202, 203, 205, 206)은 모두 디세이블된다. 또, 구간(T2) 동안 상기 어드레스 신호(ADDL)가 상기 테스트 모드 컨트롤러(201)와 상기 펄스 발생기(100)에 입력된다. 상기 테스트 모드 컨트롤러(201)는 상기 어드레스 신호(ADDL)에 응답하여, 상기 리셋 신호(RST)를 발생한다. 상기 코딩부(204)는 상기 리셋 신호(RST)에 응답하여 리셋 된다. 상기 펄스 발생기(100)는 상기 어드레스 신호(ADDL), 상기 클럭 신호(CLK), 및 상기 인에이블 신호(ENL)에 응답하여, 상기 트리밍 펄스 신호(PLS)의 발생 횟수를 결정하고, 그 결정된 회수에 따라 상기 트리밍 펄스 신호(PLS)를 발생한다. 예를 들어, 상기 어드레스 신호(ADDL)가 비트들(A0∼A3)을 포함하고, 상기 비트들(A0∼A3)의 로직 값이 '0011'일 때(즉, 상기 비트들(A0B∼A3B)의 로직 값이 '1100'일 때), 상기 펄스 발생기(100)는 도 10에 도시된 것과 같이, 상기 트리밍 펄스 신호(PLS)를 3회 발생한다. 이를 좀 더 상세히 설명하면, 상기 어드레스 신호(ADDL)에 응답하여, 입력 제어 회로(100)가 입력 제어 신호들(IN, INB)를 발생한다. 상기 입력 제어 신호들(IN, INB)에 응답하여, 클리어 신호 발생기(120)가 상기 클럭 신호(CLK)의 주기를 카운팅하고, 그 누적된 카운팅 값을 가지는 상기 카운팅 신호(COUT)를 발생한다. 또, 상기 입력 제어 신호들(IN, INB)에 응답하여, 클리어 신호 발생기(120)가 상기 클리어 신호(CLRB)를 인에이블시킨다. 이 후, 상기 클리어 신호 발생기(120)는 상기 래치 회로들(LT1∼LT4)에 각각 저장된 상기 비트들(A0B∼A3B)의 값과 상기 카운팅 신호(COUT)의 비트 값이 동일하게 될 때, 상기 클리어 신호(CLRB)를 디세이블시킨다. 상기 펄스 출력부(130)는 상기 클리어 신호(CLRB)가 인에이블 상태인 동안, 상기 트리밍 펄스 신호(PLS)를 연속적으로 출력하고, 상기 클리어 신호(CLRB)가 디세이블될 때 상기 트리밍 펄스 신호(PLS)의 출력 동작을 정지한다.Next, an internal voltage trimming control process by the internal voltage trimming control circuit 200 will be described in detail with reference to FIG. 10. FIG. 10 is a timing diagram of signals related to an operation of the internal voltage trimming control circuit shown in FIG. 9. First, when the test mode signal TM is enabled, the test mode controller 201 enters a test mode. Thereafter, when the address signal ADDT is input to the test mode controller 201 during the period T1, the test mode controller 201 responds to the address signal ADDT, so that the test control signals ( Enable one of VREFBTRM, VREFDTRM, VPPTRM, VCORETRM, VPERITRM). For example, when the address signal ADDT includes trimming information for the voltage VPP, the test mode controller 201 enables the test control signal VPPTRM and the test control signals ( VREFBTRM, VREFDTRM, VCORETRM, and VPERITRM) are all disabled. As a result, the coding unit 204 is enabled, and the coding units 202, 203, 205, and 206 are all disabled. In addition, the address signal ADDL is input to the test mode controller 201 and the pulse generator 100 during the period T2. The test mode controller 201 generates the reset signal RST in response to the address signal ADDL. The coding unit 204 is reset in response to the reset signal RST. The pulse generator 100 determines the number of occurrences of the trimming pulse signal PLS in response to the address signal ADDL, the clock signal CLK, and the enable signal ENL, and determines the determined number of times. In response to the trimming pulse signal PLS is generated. For example, when the address signal ADDL includes bits A0 to A3 and the logic value of the bits A0 to A3 is '0011' (that is, the bits A0B to A3B). When the logic value of '1100'), the pulse generator 100 generates the trimming pulse signal PLS three times, as shown in FIG. In more detail, in response to the address signal ADDL, the input control circuit 100 generates input control signals IN and INB. In response to the input control signals IN and INB, the clear signal generator 120 counts the period of the clock signal CLK and generates the counting signal COUT having the accumulated counting value. In addition, in response to the input control signals IN and INB, the clear signal generator 120 enables the clear signal CLRB. Thereafter, when the value of the bits A0B to A3B stored in the latch circuits LT1 to LT4 and the bit value of the counting signal COUT become the same, the clear signal generator 120 Disable the clear signal CLRB. The pulse output unit 130 continuously outputs the trimming pulse signal PLS while the clear signal CLRB is in an enabled state, and the trimming pulse signal when the clear signal CLRB is disabled. PLS) output operation is stopped.

상기 코딩부(204)는 상기 트리밍 펄스 신호(PLS)에 응답하여, 상기 트리밍 제어 신호(CVPP)를 출력한다. 예를 들어, 상기 트리밍 제어 신호(CVPP)가 비트들(C0∼C3)을 포함할 때, 상기 코딩부(204)는 상기 트리밍 펄스 신호(PLS)가 3회 발생되었으므로, 상기 비트들(C0∼C3)의 로직 값이 '1100'인 상기 트리밍 제어 신호(CVPP)를 출력한다. 상기 전압 발생기(303)는 내부 전압들(VPP1∼VPP16) 중 상기 트리밍 제어 신호(CVPP)의 비트 값에 대응하는 하나(예를 들어, VPP3)를 출력한다. 결국, 상기 내부 전압 트리밍 제어 회로(200)에 입력되는 상기 어드레스 신호(ADDL)의 비트 값이 변경됨에 따라, 상기 전압 발생기(303)가 발생하는 상기 내부 전압(VPP)의 레벨이 변경될 수 있다. 한편, 상기 트리밍 제어 신호(CVPP)의 비트 수가 증가할 때, 상기 내부 전압(VPP)의 조절 레벨 수가 증가되고, 상기 트리밍 제어 신호(CVPP)의 비트 수가 감소할 때, 상기 내부 전압(VPP)의 조절 레벨 수가 감소한다. 예를 들어, 상기 트리밍 제어 신호(CVPP)가 3비트일 때, 상기 전압 발생기(303)는 상기 트리밍 제어 신호(CVPP)의 비트 값에 따라 내부 전압들(VPP1∼VPP8) 중 하나를 출력한다. 또, 상기 트리밍 제어 신호(CVPP)가 5비트일 때, 상기 전압 발생기(303)는 상기 트리밍 제어 신호(CVPP)의 비트 값에 따라 내부 전압들(VPP1∼ VPP32) 중 하나를 출력한다. 상술한 것과 같이, 상기 내부 전압 트리밍 제어 회로(200)에서는 상기 펄스 발생기(100)가 한 번 입력된 상기 어드레스 신호(ADDL)에 응답하여, 원하는 횟수만큼 상기 트리밍 펄스 신호(PLS)를 발생할 수 있으므로, 내부 전압 트리밍을 위한 테스트 시간이 감소될 수 있고, 테스트 과정이 간소화될 수 있다. 또한, 상기 내부 전압 트리밍 제어 회로(200)는 상기 코딩부들(202∼206)에 각각 대응하는 펄스 발생기들을 포함하지 않고, 상기 펄스 발생기(100)기 하나만을 포함하는 것만으로, 내부 전압 트리밍 동작을 실행할 수 있으므로, 그 점유 면적과 제조 비용이 감소될 수 있다. 또, 상기 내부 전압 트리밍 제어 회로(200)는 상기 트리밍 펄스 신호(PLS)를 상기 코딩부들(202∼206)에 각각 전송하는 하나의 신호 라인(210)만을 포함하므로, 상기 신호 라인(210)에 의한 부하가 감소할 수 있다.The coding unit 204 outputs the trimming control signal CVPP in response to the trimming pulse signal PLS. For example, when the trimming control signal CVPP includes the bits C0 to C3, the coding unit 204 generates the trimming pulse signal PLS three times. And outputs the trimming control signal CVPP having a logic value of '1100'. The voltage generator 303 outputs one of the internal voltages VPP1 to VPP16 corresponding to a bit value of the trimming control signal CVPP (eg, VPP3). As a result, as the bit value of the address signal ADDL input to the internal voltage trimming control circuit 200 is changed, the level of the internal voltage VPP generated by the voltage generator 303 may be changed. . On the other hand, when the number of bits of the trimming control signal CVPP increases, the number of adjustment levels of the internal voltage VPP increases, and when the number of bits of the trimming control signal CVPP decreases, The number of adjustment levels decreases. For example, when the trimming control signal CVPP is 3 bits, the voltage generator 303 outputs one of the internal voltages VPP1 to VPP8 according to the bit value of the trimming control signal CVPP. In addition, when the trimming control signal CVPP is 5 bits, the voltage generator 303 outputs one of the internal voltages VPP1 to VPP32 according to the bit value of the trimming control signal CVPP. As described above, in the internal voltage trimming control circuit 200, the trimming pulse signal PLS may be generated the desired number of times in response to the address signal ADDL input by the pulse generator 100 once. The test time for internal voltage trimming can be reduced, and the test process can be simplified. In addition, the internal voltage trimming control circuit 200 does not include pulse generators corresponding to the coding units 202 to 206, respectively, and includes only one pulse generator 100 to perform internal voltage trimming. As it can be executed, its occupied area and manufacturing cost can be reduced. In addition, the internal voltage trimming control circuit 200 includes only one signal line 210 which transmits the trimming pulse signal PLS to the coding units 202 to 206, respectively. Can reduce the load.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 펄스 발생기와 이를 포함하는 반도체 메모리 장치의 내부 전압 트리밍 제어 회로 및 내부 전압 트리밍 제어 방법은 어드레스 신호의 비트 값에 따라 펄스 신호의 발생 횟수를 선택적으로 조절할 수 있으므로, 반도체 메모리 장치의 내부 전압 트리밍을 위한 테스트 시간을 감소 시킬 수 있고, 테스트 과정을 간소화시킬 수 있다.As described above, the internal voltage trimming control circuit and the internal voltage trimming control method of the pulse generator and the semiconductor memory device including the same according to the present invention can selectively adjust the number of generation of the pulse signal according to the bit value of the address signal. Therefore, the test time for trimming the internal voltage of the semiconductor memory device can be reduced, and the test process can be simplified.

Claims (45)

어드레스 신호에 응답하여, 입력 제어 신호를 발생하는 입력 제어 회로;An input control circuit for generating an input control signal in response to the address signal; 상기 입력 제어 신호에 응답하여, 상기 어드레스 신호를 수신하고, 상기 어드레스 신호와 카운팅 신호에 응답하여, 클리어(clear) 신호를 발생하는 클리어 신호 발생기; 및A clear signal generator that receives the address signal in response to the input control signal and generates a clear signal in response to the address signal and a counting signal; And 인에이블 신호에 응답하여 클럭 신호의 주기를 카운팅하고, 그 누적된 카운팅 값을 가지는 상기 카운팅 신호를 발생하며, 상기 클럭 신호와 상기 클리어 신호에 의해 결정되는 횟수만큼 펄스 신호(들)를 출력하는 펄스 출력부를 포함하고,A pulse counting a period of a clock signal in response to an enable signal, generating the counting signal having the accumulated count value, and outputting a pulse signal (s) a number of times determined by the clock signal and the clear signal; Including an output, 상기 펄스 출력부는 상기 클리어 신호에 응답하여 초기화되고, 상기 펄스 출력부가 초기화될 때, 상기 누적된 카운팅 값은 초기 카운팅 값으로 변경되는 펄스 발생기.And the pulse output unit is initialized in response to the clear signal, and when the pulse output unit is initialized, the accumulated counting value is changed to an initial counting value. 제1항에 있어서,The method of claim 1, 상기 어드레스 신호는 복수의 비트들을 포함하고,The address signal includes a plurality of bits, 상기 입력 제어 회로는, 상기 복수의 비트들 중 적어도 어느 하나가 로직 하이 일 때, 상기 입력 제어 신호를 펄스 신호 형태로 출력하는 펄스 발생기.And the input control circuit outputs the input control signal in the form of a pulse signal when at least one of the plurality of bits is logic high. 제1항에 있어서,The method of claim 1, 상기 어드레스 신호는 복수의 비트들을 포함하고,The address signal includes a plurality of bits, 상기 입력 제어 회로는,The input control circuit, 상기 어드레스 신호의 비트 값에 따라 제1 로직 신호를 출력하는 제1 로직 회로;A first logic circuit outputting a first logic signal in accordance with a bit value of the address signal; 상기 제1 로직 신호를 제1 설정 시간 동안 지연시키고, 제1 지연된 신호를 출력하는 제1 지연 회로;A first delay circuit for delaying the first logic signal for a first set time and outputting a first delayed signal; 상기 제1 로직 신호를 제2 설정 시간 동안 지연시키고, 제2 지연된 신호를 출력하는 제2 지연 회로; 및A second delay circuit for delaying the first logic signal for a second set time and outputting a second delayed signal; And 상기 제1 및 제2 지연된 신호들에 응답하여, 상기 입력 제어 신호를 출력하는 제2 로직 회로를 포함하는 펄스 발생기.And a second logic circuit outputting the input control signal in response to the first and second delayed signals. 제3항에 있어서,The method of claim 3, 상기 제1 로직 회로는 상기 복수의 비트들에 응답하여, 상기 제1 로직 신호를 출력하는 NOR 게이트인 펄스 발생기.The first logic circuit is a NOR gate that outputs the first logic signal in response to the plurality of bits. 제3항에 있어서,The method of claim 3, 상기 제1 지연된 신호의 로직 레벨과 상기 제2 지연된 신호의 로직 레벨은 서로 다르고,A logic level of the first delayed signal and a logic level of the second delayed signal are different from each other, 상기 입력 제어 신호는 제1 입력 제어 신호와 제2 입력 제어 신호를 포함하고,The input control signal includes a first input control signal and a second input control signal, 상기 제2 로직 회로는,The second logic circuit, 상기 제1 및 제2 지연된 신호들에 응답하여, 상기 제1 입력 제어 신호를 출력하는 NOR 게이트; 및A NOR gate outputting the first input control signal in response to the first and second delayed signals; And 상기 제1 입력 제어 신호를 반전시키고, 그 반전된 신호를 상기 제2 입력 제어 신호로서 출력하는 인버터를 포함하는 펄스 발생기.And an inverter for inverting the first input control signal and outputting the inverted signal as the second input control signal. 제1항에 있어서, 상기 클리어 신호 발생기는,The method of claim 1, wherein the clear signal generator, 상기 입력 제어 신호에 응답하여, 상기 어드레스 신호를 수신하여 저장하고, 그 저장된 어드레스 신호와 상기 카운팅 신호를 비교하고, 그 비교 결과에 따라 내부 제어 신호를 출력하는 비교 회로;A comparison circuit that receives and stores the address signal in response to the input control signal, compares the stored address signal with the counting signal, and outputs an internal control signal according to the comparison result; 상기 클리어 신호에 응답하여, 기준 노드에 제1 기준 신호를 발생하는 제1 기준 신호 발생 회로;A first reference signal generation circuit for generating a first reference signal at a reference node in response to the clear signal; 상기 입력 제어 신호에 응답하여, 상기 기준 노드에 제2 기준 신호를 발생하는 제2 기준 신호 발생 회로;A second reference signal generation circuit configured to generate a second reference signal to the reference node in response to the input control signal; 상기 제1 및 제2 기준 신호들 중 상기 기준 노드로부터 수신되는 어느 하나를 저장하고, 그 저장된 제1 또는 제2 기준 신호를 상기 기준 노드에 출력하는 저장 회로; 및A storage circuit for storing any one of the first and second reference signals received from the reference node and outputting the stored first or second reference signal to the reference node; And 상기 내부 제어 신호와 상기 기준 노드로부터 수신되는 상기 제1 또는 제2 기준 신호에 응답하여, 상기 클리어 신호를 출력하는 클리어 출력 회로를 포함하는 펄스 발생기.And a clear output circuit outputting the clear signal in response to the internal control signal and the first or second reference signal received from the reference node. 제6항에 있어서,The method of claim 6, 상기 입력 제어 신호에 응답하여, 상기 비교 회로의 출력 단자를 그라운드 전압으로 디스차지 하는 디스차지 회로를 더 포함하는 펄스 발생기.And a discharge circuit configured to discharge the output terminal of the comparison circuit to ground voltage in response to the input control signal. 제6항에 있어서,The method of claim 6, 상기 저장된 어드레스 신호와 상기 카운팅 신호는 각각 복수의 비트들을 포함하고,The stored address signal and the counting signal each include a plurality of bits, 상기 비교 회로는, 상기 저장된 어드레스 신호의 비트 값과 상기 카운팅 신호의 비트 값이 서로 동일할 때, 상기 내부 제어 신호를 인에이블시키고, 상기 저장된 어드레스 신호의 비트 값과 상기 카운팅 신호의 비트 값이 서로 다를 때, 상기 내부 제어 신호를 디세이블시키는 펄스 발생기.The comparison circuit enables the internal control signal when the bit value of the stored address signal and the bit value of the counting signal are equal to each other, and the bit value of the stored address signal and the bit value of the counting signal are different from each other. Pulse generator, when different, disabling said internal control signal. 제8항에 있어서,The method of claim 8, 상기 클리어 신호는 제1 클리어 신호와 제2 클리어 신호를 포함하고,The clear signal includes a first clear signal and a second clear signal, 상기 제1 기준 신호 발생 회로는, 상기 제1 클리어 신호가 디세이블될 때, 상기 기준 노드에 로직 하이의 상기 제1 기준 신호를 발생하고,The first reference signal generation circuit generates the first reference signal of logic high at the reference node when the first clear signal is disabled, 상기 제2 기준 신호 발생 회로는, 상기 입력 제어 신호가 인에이블될 때, 상기 기준 노드에 로직 로우의 상기 제2 기준 신호를 발생하고,The second reference signal generation circuit generates the second reference signal of a logic low at the reference node when the input control signal is enabled, 상기 클리어 출력 회로는, 상기 내부 제어 신호가 디세이블되고, 상기 기준 노드로부터 상기 제2 기준 신호를 수신할 때, 상기 제1 클리어 신호를 인에이블시 키고, 상기 내부 제어 신호가 인에이블될 때, 상기 기준 노드로부터 수신되는 상기 제1 또는 제2 기준 신호에 상관없이 상기 제1 클리어 신호를 디세이블시키는 펄스 발생기.The clear output circuit, when the internal control signal is disabled, when receiving the second reference signal from the reference node, enables the first clear signal, and when the internal control signal is enabled, And a pulse generator for disabling the first clear signal regardless of the first or second reference signal received from the reference node. 제9항에 있어서,The method of claim 9, 상기 펄스 출력부는, 상기 제1 클리어 신호가 인에이블 상태인 동안, 상기 카운팅 동작과 상기 펄스 신호의 출력 동작을 실행하고, 상기 제1 클리어 신호가 디세이블될 때, 상기 카운팅 동작과 상기 펄스 신호의 출력 동작을 정지하는 펄스 발생기.The pulse output unit executes the counting operation and the output operation of the pulse signal while the first clear signal is enabled, and when the first clear signal is disabled, the counting operation and the pulse signal are performed. Pulse generator to stop output operation. 제6항에 있어서,The method of claim 6, 상기 어드레스 신호와 상기 카운팅 신호는 각각 복수의 비트들을 포함하고,The address signal and the counting signal each include a plurality of bits, 상기 비교 회로는,The comparison circuit, 상기 입력 제어 신호에 응답하여, 각각 온 또는 오프 되고, 온 될 때 상기 어드레스 신호의 복수의 비트들을 각각 수신하여 출력하는 복수의 스위칭 회로들;A plurality of switching circuits which are respectively turned on or off in response to the input control signal, and receive and output a plurality of bits of the address signal, respectively, when turned on; 상기 복수의 스위칭 회로들로부터 수신되는 상기 어드레스 신호의 복수의 비트들을 각각 저장하고, 그 저장된 비트들을 각각 출력하는 복수의 래치 회로들;A plurality of latch circuits respectively storing a plurality of bits of the address signal received from the plurality of switching circuits, and outputting the stored bits, respectively; 상기 저장된 비트들과 상기 카운팅 신호의 복수의 비트들에 각각 응답하여, 복수의 비교 신호들을 각각 출력하는 복수의 비교기들; 및A plurality of comparators for respectively outputting a plurality of comparison signals in response to the stored bits and a plurality of bits of the counting signal; And 상기 복수의 비교 신호들에 응답하여, 상기 내부 제어 신호를 출력하는 비교 출력 회로를 포함하는 펄스 발생기.And a comparison output circuit outputting the internal control signal in response to the plurality of comparison signals. 제11항에 있어서,The method of claim 11, 상기 입력 제어 신호는 제1 입력 제어 신호와 제2 입력 제어 신호를 포함하고,The input control signal includes a first input control signal and a second input control signal, 상기 복수의 스위칭 회로들 각각은, 상기 제1 및 제2 입력 제어 신호들에 응답하여 턴 온 또는 오프되는 전송 게이트인 펄스 발생기.Each of the plurality of switching circuits is a transfer gate that is turned on or off in response to the first and second input control signals. 제11항에 있어서,The method of claim 11, 상기 복수의 비교기들 각각은, 상기 저장된 비트들 중 수신되는 하나의 로직 값과, 상기 카운팅 신호의 복수의 비트들 중 수신되는 하나의 로직 값이 서로 동일할 때, 상기 복수의 비교 신호들 중 하나를 로직 하이로 출력하고, 상기 저장된 비트들 중 수신되는 하나의 로직 값과, 상기 카운팅 신호의 복수의 비트들 중 수신되는 하나의 로직 값이 서로 다를 때, 상기 복수의 비교 신호들 중 하나를 로직 로우로 출력하는 배타적(exclusive) NOR 게이트이고,Each of the plurality of comparators is one of the plurality of comparison signals when one logic value received among the stored bits and one logic value received among the plurality of bits of the counting signal are equal to each other. Outputs a logic high, and when one logic value received among the stored bits and one logic value received among the plurality of bits of the counting signal are different from each other, one of the plurality of comparison signals is logic. Exclusive NOR gate to output low, 상기 비교 출력 회로는, 복수의 비교 신호들이 모두 로직 하이일 때, 상기 내부 제어 신호를 인에이블시키고, 상기 복수의 비교 신호들 중 적어도 어느 하나가 로직 로우일 때, 상기 내부 제어 신호를 디세이블시키는 AND 게이트인 펄스 발생기.The comparison output circuit enables the internal control signal when the plurality of comparison signals are all logic high and disables the internal control signal when at least one of the plurality of comparison signals is logic low. Pulse generator that is AND gate. 제6항에 있어서,The method of claim 6, 상기 클리어 신호는 제1 클리어 신호와 제2 클리어 신호를 포함하고,The clear signal includes a first clear signal and a second clear signal, 상기 제1 기준 신호 발생 회로는,The first reference signal generator circuit, 상기 제2 클리어 신호를 반전시켜, 반전된 제2 클리어 신호를 출력하는 인버터; 및An inverter for inverting the second clear signal and outputting an inverted second clear signal; And 상기 반전된 제2 클리어 신호에 응답하여, 온 또는 오프되고, 온 될 때 상기 기준 노드에 내부 전압을 공급하여, 로직 하이의 상기 제1 기준 신호를 발생하는 제1 스위칭 회로를 포함하고,A first switching circuit which is turned on or off in response to the inverted second clear signal, supplies an internal voltage to the reference node to generate the first reference signal of logic high, and 상기 제2 기준 신호 발생 회로는, 상기 입력 제어 신호에 응답하여, 온 또는 오프되고, 온 될 때 상기 기준 노드에 그라운드 공급하여, 로직 로우의 상기 제2 기준 신호를 발생하는 제2 스위칭 회로를 포함하는 펄스 발생기.The second reference signal generation circuit includes a second switching circuit that is turned on or off in response to the input control signal, and is grounded to the reference node when turned on to generate the second reference signal of a logic low. Pulse generator. 제6항에 있어서,The method of claim 6, 상기 클리어 신호는 제1 클리어 신호와 제2 클리어 신호를 포함하고,The clear signal includes a first clear signal and a second clear signal, 상기 클리어 출력 회로는,The clear output circuit, 상기 내부 제어 신호와 상기 기준 노드로부터 수신되는 상기 제1 또는 제2 기준 신호에 응답하여, 상기 제1 클리어 신호를 출력하는 NOR 게이트; 및A NOR gate configured to output the first clear signal in response to the internal control signal and the first or second reference signal received from the reference node; And 상기 제1 클리어 신호를 반전시키고, 그 반전된 신호를 상기 제2 클리어 신호로서 출력하는 인버터를 포함하는 펄스 발생기.And an inverter for inverting the first clear signal and outputting the inverted signal as the second clear signal. 제1항에 있어서, 상기 펄스 출력부는,The method of claim 1, wherein the pulse output unit, 상기 인에이블 신호에 응답하여 상기 클럭 신호의 주기를 카운팅하고, 그 누적된 카운팅 값을 가지는 상기 카운팅 신호를 발생하고, 상기 클리어 신호에 응답하여 카운팅 동작을 정지하는 카운팅 회로; 및A counting circuit that counts a period of the clock signal in response to the enable signal, generates the counting signal having the accumulated counting value, and stops a counting operation in response to the clear signal; And 상기 클리어 신호에 응답하여, 온 또는 오프되고, 온 될 때 수신되는 상기 클럭 신호를 상기 펄스 신호로서 출력하는 스위칭 회로를 포함하는 펄스 발생기.And a switching circuit that, in response to the clear signal, is turned on or off and outputs the clock signal received when the clock signal is turned on as the pulse signal. 제16항에 있어서,The method of claim 16, 상기 카운팅 신호는 제1 내지 제L(L은 정수) 비트들을 포함하고The counting signal includes first to Lth bits (L is an integer) and 상기 카운팅 회로는, 직렬로 연결되고, 상기 인에이블 신호에 응답하여 각각 인에이블되고, 상기 클리어 신호에 응답하여 각각 리셋 되는 제1 내지 제L(L은 정수) 플립-플롭들을 포함하고,The counting circuit includes first to Lth flip-flops (L is an integer) connected in series, each enabled in response to the enable signal, and reset respectively in response to the clear signal, 상기 제1 플립-플롭은 상기 클럭 신호에 응답하여, 상기 제1 비트를 토글(toggle)시켜 출력하고,The first flip-flop toggles and outputs the first bit in response to the clock signal, 상기 제1 비트 내지 제L-1 비트들이 각각 토글될 때, 상기 제2 내지 제L 플립-플롭들이 상기 제2 내지 제L 비트들을 각각 토글시켜 출력하고,When the first to L-1th bits are toggled, the second to Lth flip-flops toggle the second to Lth bits, respectively, 상기 제1 내지 제L 비트들이 각각 토글되는 주기는 서로 다른 펄스 발생기.And a period in which the first to L th bits are toggled respectively. 제17항에 있어서,The method of claim 17, 상기 제1 내지 제L 플립-플롭들 각각은, 상기 인에이블 신호를 각각 수신하 는 J 입력 단자와 K 입력 단자를 포함하는 JK 플립-플롭인 펄스 발생기.Each of the first to Lth flip-flops is a JK flip-flop including a J input terminal and a K input terminal for receiving the enable signal, respectively. 제16항에 있어서,The method of claim 16, 상기 클리어 신호는 제1 클리어 신호와 제2 클리어 신호를 포함하고,The clear signal includes a first clear signal and a second clear signal, 상기 스위칭 회로는, 상기 제1 및 제2 클리어 신호에 응답하여 턴 온 또는 오프되는 전송 게이트인 펄스 발생기.And the switching circuit is a transfer gate that is turned on or off in response to the first and second clear signals. 반도체 메모리 장치의 내부 전압 트리밍 제어 회로에 있어서,In an internal voltage trimming control circuit of a semiconductor memory device, 테스트 모드 신호에 응답하여 테스트 모드로 동작하고, 제1 어드레스 신호에 응답하여, 복수의 테스트 제어 신호들 중 하나를 출력하는 테스트 모드 컨트롤러;A test mode controller operating in a test mode in response to the test mode signal, and outputting one of the plurality of test control signals in response to the first address signal; 제2 어드레스 신호, 클럭 신호, 및 인에이블 신호에 응답하여, 트리밍 펄스 신호의 발생 횟수를 결정하고, 그 결정된 횟수에 따라 상기 트리밍 펄스 신호를 출력하는 펄스 발생기; 및A pulse generator, in response to a second address signal, a clock signal, and an enable signal, determining a number of occurrences of the trimming pulse signal and outputting the trimming pulse signal according to the determined number; And 상기 복수의 테스트 제어 신호들에 각각 응답하여, 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 트리밍 펄스 신호에 각각 응답하여, 트리밍 제어 신호들을 각각 출력하는 복수의 코딩부들을 포함하고,And a plurality of coding units respectively outputting trimming control signals in response to the trimming pulse signal when enabled or disabled, respectively, in response to the plurality of test control signals, 상기 복수의 코딩부들 중 하나가 인에이블될 때, 나머지들은 모두 디세이블되는 내부 전압 트리밍 제어 회로.And when one of the plurality of coding units is enabled, all others are disabled. 제20항에 있어서,The method of claim 20, 상기 제1 어드레스 신호는 N(N은 정수) 비트이고, 상기 제2 어드레스 신호는 L(L은 N보다 작은 정수) 비트인 내부 전압 트리밍 제어 회로.And the first address signal is N bits (N is an integer) and the second address signal is L bits (L is an integer less than N). 제20항에 있어서,The method of claim 20, 상기 테스트 모드 컨트롤러는 상기 제2 어드레스 신호에 응답하여 리셋 신호를 더 출력하고,The test mode controller further outputs a reset signal in response to the second address signal, 상기 복수의 코딩부들은 상기 리셋 신호에 응답하여 각각 리셋되는 내부 전압 트리밍 제어 회로.The plurality of coding units are reset in response to the reset signal. 제20항에 있어서,The method of claim 20, 상기 트리밍 제어 신호들 각각은 복수의 비트들을 포함하고,Each of the trimming control signals includes a plurality of bits, 상기 트리밍 제어 신호들의 비트 값들이 각각 변경될 때, 복수의 전압 발생기들이 상기 트리밍 제어 신호들에 각각 응답하여, 복수의 내부 전압들의 전압 레벨들을 각각 변경시키고,When the bit values of the trimming control signals are respectively changed, a plurality of voltage generators respectively change the voltage levels of the plurality of internal voltages in response to the trimming control signals, 상기 복수의 전압 발생기들 중 하나가, 상기 복수의 내부 전압들 중 자신에 대응하는 내부 전압의 전압 레벨을 변경시킬 때, 나머지들은 동작을 정지하는 내부 전압 트리밍 제어 회로.And when one of the plurality of voltage generators changes a voltage level of an internal voltage corresponding to one of the plurality of internal voltages, the others stop operation. 제21항에 있어서, 상기 펄스 발생기는,The method of claim 21, wherein the pulse generator, 상기 제2 어드레스 신호에 응답하여, 입력 제어 신호를 발생하는 입력 제어 회로;An input control circuit for generating an input control signal in response to the second address signal; 상기 입력 제어 신호에 응답하여, 상기 제2 어드레스 신호를 수신하고, 상기 제2 어드레스 신호와 카운팅 신호에 응답하여, 클리어 신호를 발생하는 클리어 신호 발생기; 및A clear signal generator configured to receive the second address signal in response to the input control signal and to generate a clear signal in response to the second address signal and a counting signal; And 상기 인에이블 신호에 응답하여 상기 클럭 신호의 주기를 카운팅하고, 그 누적된 카운팅 값을 가지는 상기 카운팅 신호를 발생하며, 상기 클럭 신호와 상기 클리어 신호에 의해 결정되는 횟수만큼 상기 트리밍 펄스 신호(들)를 출력하는 펄스 출력부를 포함하고,Counting the period of the clock signal in response to the enable signal, generating the counting signal having the accumulated count value, and the trimming pulse signal (s) a number of times determined by the clock signal and the clear signal. Including a pulse output unit for outputting, 상기 펄스 출력부는 상기 클리어 신호에 응답하여 초기화되고, 상기 펄스 출력부가 초기화될 때, 상기 누적된 카운팅 값은 초기 카운팅 값으로 변경되는 내부 전압 트리밍 제어 회로.The pulse output unit is initialized in response to the clear signal, and when the pulse output unit is initialized, the accumulated counting value is changed to an initial counting value. 제24항에 있어서,The method of claim 24, 상기 입력 제어 회로는, 상기 L비트 중 적어도 어느 하나가 로직 하이 일 때, 상기 입력 제어 신호를 펄스 신호 형태로 출력하는 내부 전압 트리밍 제어 회로.And the input control circuit outputs the input control signal in the form of a pulse signal when at least one of the L bits is logic high. 제24항에 있어서, 상기 입력 제어 회로는,The method of claim 24, wherein the input control circuit, 상기 제2 어드레스 신호의 비트 값에 따라 제1 로직 신호를 출력하는 제1 로직 회로;A first logic circuit outputting a first logic signal according to a bit value of the second address signal; 상기 제1 로직 신호를 제1 설정 시간 동안 지연시키고, 제1 지연된 신호를 출력하는 제1 지연 회로;A first delay circuit for delaying the first logic signal for a first set time and outputting a first delayed signal; 상기 제1 로직 신호를 제2 설정 시간 동안 지연시키고, 제2 지연된 신호를 출력하는 제2 지연 회로; 및A second delay circuit for delaying the first logic signal for a second set time and outputting a second delayed signal; And 상기 제1 및 제2 지연된 신호들에 응답하여, 상기 입력 제어 신호를 출력하는 제2 로직 회로를 포함하는 내부 전압 트리밍 제어 회로.And a second logic circuit outputting the input control signal in response to the first and second delayed signals. 제26항에 있어서,The method of claim 26, 상기 제1 로직 회로는 상기 L비트에 응답하여, 상기 제1 로직 신호를 출력하는 NOR 게이트인 내부 전압 트리밍 제어 회로.And the first logic circuit is a NOR gate that outputs the first logic signal in response to the L bit. 제26항에 있어서,The method of claim 26, 상기 제1 지연된 신호의 로직 레벨과 상기 제2 지연된 신호의 로직 레벨은 서로 다르고,A logic level of the first delayed signal and a logic level of the second delayed signal are different from each other, 상기 입력 제어 신호는 제1 입력 제어 신호와 제2 입력 제어 신호를 포함하고,The input control signal includes a first input control signal and a second input control signal, 상기 제2 로직 회로는,The second logic circuit, 상기 제1 및 제2 지연된 신호들에 응답하여, 상기 제1 입력 제어 신호를 출력하는 NOR 게이트; 및A NOR gate outputting the first input control signal in response to the first and second delayed signals; And 상기 제1 입력 제어 신호를 반전시키고, 그 반전된 신호를 상기 제2 입력 제어 신호로서 출력하는 인버터를 포함하는 내부 전압 트리밍 제어 회로.And an inverter for inverting the first input control signal and outputting the inverted signal as the second input control signal. 제24항에 있어서, 상기 클리어 신호 발생기는,The method of claim 24, wherein the clear signal generator, 상기 입력 제어 신호에 응답하여, 상기 제2 어드레스 신호를 수신하여 저장하고, 그 저장된 제2 어드레스 신호와 상기 카운팅 신호를 비교하고, 그 비교 결과에 따라 내부 제어 신호를 출력하는 비교 회로;A comparison circuit that receives and stores the second address signal in response to the input control signal, compares the stored second address signal with the counting signal, and outputs an internal control signal according to the comparison result; 상기 클리어 신호에 응답하여, 기준 노드에 제1 기준 신호를 발생하는 제1 기준 신호 발생 회로;A first reference signal generation circuit for generating a first reference signal at a reference node in response to the clear signal; 상기 입력 제어 신호에 응답하여, 상기 기준 노드에 제2 기준 신호를 발생하는 제2 기준 신호 발생 회로;A second reference signal generation circuit configured to generate a second reference signal to the reference node in response to the input control signal; 상기 제1 및 제2 기준 신호들 중 상기 기준 노드로부터 수신되는 어느 하나를 저장하고, 그 저장된 제1 또는 제2 기준 신호를 상기 기준 노드에 출력하는 저장 회로; 및A storage circuit for storing any one of the first and second reference signals received from the reference node and outputting the stored first or second reference signal to the reference node; And 상기 내부 제어 신호와 상기 기준 노드로부터 수신되는 상기 제1 또는 제2 기준 신호에 응답하여, 상기 클리어 신호를 출력하는 클리어 출력 회로를 포함하는 내부 전압 트리밍 제어 회로.And a clear output circuit outputting the clear signal in response to the internal control signal and the first or second reference signal received from the reference node. 제29항에 있어서,The method of claim 29, 상기 입력 제어 신호에 응답하여, 상기 비교 회로의 출력 단자를 그라운드 전압으로 디스차지 하는 디스차지 회로를 더 포함하는 내부 전압 트리밍 제어 회로.And a discharge circuit configured to discharge the output terminal of the comparison circuit to the ground voltage in response to the input control signal. 제29항에 있어서,The method of claim 29, 상기 카운팅 신호는 상기 L 비트이고,The counting signal is the L bit, 상기 비교 회로는, 상기 저장된 제2 어드레스 신호의 비트 값과 상기 카운팅 신호의 비트 값이 서로 동일할 때, 상기 내부 제어 신호를 인에이블시키고, 상기 저장된 제2 어드레스 신호의 비트 값과 상기 카운팅 신호의 비트 값이 서로 다를 때, 상기 내부 제어 신호를 디세이블시키는 내부 전압 트리밍 제어 회로.The comparison circuit enables the internal control signal when the bit value of the stored second address signal and the bit value of the counting signal are equal to each other, and the bit value of the stored second address signal and the counting signal. Internal voltage trimming control circuitry, when the bit values differ, disabling the internal control signal. 제31항에 있어서,The method of claim 31, wherein 상기 클리어 신호는 제1 클리어 신호와 제2 클리어 신호를 포함하고,The clear signal includes a first clear signal and a second clear signal, 상기 제1 기준 신호 발생 회로는, 상기 제1 클리어 신호가 디세이블될 때, 상기 기준 노드에 로직 하이의 상기 제1 기준 신호를 발생하고,The first reference signal generation circuit generates the first reference signal of logic high at the reference node when the first clear signal is disabled, 상기 제2 기준 신호 발생 회로는, 상기 입력 제어 신호가 인에이블될 때, 상기 기준 노드에 로직 로우의 상기 제2 기준 신호를 발생하고,The second reference signal generation circuit generates the second reference signal of a logic low at the reference node when the input control signal is enabled, 상기 클리어 출력 회로는, 상기 내부 제어 신호가 디세이블되고, 상기 기준 노드로부터 상기 제2 기준 신호를 수신할 때, 상기 제1 클리어 신호를 인에이블시키고, 상기 내부 제어 신호가 인에이블될 때, 상기 기준 노드로부터 수신되는 상기 제1 또는 제2 기준 신호에 상관없이 상기 제1 클리어 신호를 디세이블시키는 내부 전압 트리밍 제어 회로.The clear output circuit, when the internal control signal is disabled, receives the second reference signal from the reference node, enables the first clear signal, and when the internal control signal is enabled, An internal voltage trimming control circuit that disables the first clear signal regardless of the first or second reference signal received from a reference node. 제32항에 있어서,33. The method of claim 32, 상기 펄스 출력부는, 상기 제1 클리어 신호가 인에이블 상태인 동안, 상기 카운팅 동작과 상기 트리밍 펄스 신호의 출력 동작을 실행하고, 상기 제1 클리어 신호가 디세이블될 때, 상기 카운팅 동작과 상기 트리밍 펄스 신호의 출력 동작을 정지하는 내부 전압 트리밍 제어 회로.The counting operation outputs the counting operation and the trimming pulse signal while the first clear signal is in an enabled state, and when the first clear signal is disabled, the counting operation and the trimming pulse. Internal voltage trimming control circuit for stopping the output operation of the signal. 제29항에 있어서,The method of claim 29, 상기 카운팅 신호는 상기 L 비트이고,The counting signal is the L bit, 상기 비교 회로는,The comparison circuit, 상기 입력 제어 신호에 응답하여, 각각 온 또는 오프 되고, 온 될 때 상기 제2 어드레스 신호의 L 비트를 각각 수신하여 출력하는 복수의 스위칭 회로들;A plurality of switching circuits, which are respectively turned on or off in response to the input control signal, and receive and output L bits of the second address signal, respectively, when turned on; 상기 복수의 스위칭 회로들로부터 수신되는 상기 제2 어드레스 신호의 L비트를 각각 저장하고, 그 저장된 비트들을 각각 출력하는 복수의 래치 회로들;A plurality of latch circuits respectively storing L bits of the second address signal received from the plurality of switching circuits, and outputting the stored bits; 상기 저장된 비트들과 상기 카운팅 신호의 L비트에 각각 응답하여, 복수의 비교 신호들을 각각 출력하는 복수의 비교기들; 및A plurality of comparators for respectively outputting a plurality of comparison signals in response to the stored bits and L bits of the counting signal; And 상기 복수의 비교 신호들에 응답하여, 상기 내부 제어 신호를 출력하는 비교 출력 회로를 포함하는 내부 전압 트리밍 제어 회로.And a comparison output circuit outputting the internal control signal in response to the plurality of comparison signals. 제34항에 있어서,The method of claim 34, wherein 상기 입력 제어 신호는 제1 입력 제어 신호와 제2 입력 제어 신호를 포함하 고,The input control signal includes a first input control signal and a second input control signal, 상기 복수의 스위칭 회로들 각각은, 상기 제1 및 제2 입력 제어 신호들에 응답하여 턴 온 또는 오프되는 전송 게이트인 내부 전압 트리밍 제어 회로.Each of the plurality of switching circuits is a transmission gate that is turned on or off in response to the first and second input control signals. 제34항에 있어서,The method of claim 34, wherein 상기 복수의 비교기들 각각은, 상기 저장된 비트들 중 수신되는 하나의 로직 값과, 상기 카운팅 신호의 L비트 중 수신되는 하나의 로직 값이 서로 동일할 때, 상기 복수의 비교 신호들 중 하나를 로직 하이로 출력하고, 상기 저장된 비트들 중 수신되는 하나의 로직 값과, 상기 카운팅 신호의 L비트 중 수신되는 하나의 로직 값이 서로 다를 때, 상기 복수의 비교 신호들 중 하나를 로직 로우로 출력하는 배타적(exclusive) NOR 게이트이고,Each of the plurality of comparators is configured to logic one of the plurality of comparison signals when one logic value received among the stored bits and one logic value received among the L bits of the counting signal are equal to each other. Outputting high and outputting one of the plurality of comparison signals to a logic low when one logic value received among the stored bits and one logic value received among the L bits of the counting signal are different from each other; Exclusive NOR gate, 상기 비교 출력 회로는, 복수의 비교 신호들이 모두 로직 하이일 때, 상기 내부 제어 신호를 인에이블시키고, 상기 복수의 비교 신호들 중 적어도 어느 하나가 로직 로우일 때, 상기 내부 제어 신호를 디세이블시키는 AND 게이트인 내부 전압 트리밍 제어 회로.The comparison output circuit enables the internal control signal when the plurality of comparison signals are all logic high and disables the internal control signal when at least one of the plurality of comparison signals is logic low. An internal voltage trimming control circuit that is an AND gate. 제29항에 있어서,The method of claim 29, 상기 클리어 신호는 제1 클리어 신호와 제2 클리어 신호를 포함하고,The clear signal includes a first clear signal and a second clear signal, 상기 제1 기준 신호 발생 회로는,The first reference signal generator circuit, 상기 제2 클리어 신호를 반전시켜, 반전된 제2 클리어 신호를 출력하는 인버 터; 및An inverter for inverting the second clear signal and outputting an inverted second clear signal; And 상기 반전된 제2 클리어 신호에 응답하여, 온 또는 오프되고, 온 될 때 상기 기준 노드에 내부 전압을 공급하여, 로직 하이의 상기 제1 기준 신호를 발생하는 제1 스위칭 회로를 포함하고,A first switching circuit which is turned on or off in response to the inverted second clear signal, supplies an internal voltage to the reference node to generate the first reference signal of logic high, and 상기 제2 기준 신호 발생 회로는, 상기 입력 제어 신호에 응답하여, 온 또는 오프되고, 온 될 때 상기 기준 노드에 그라운드 공급하여, 로직 로우의 상기 제2 기준 신호를 발생하는 제2 스위칭 회로를 포함하는 내부 전압 트리밍 제어 회로.The second reference signal generation circuit includes a second switching circuit that is turned on or off in response to the input control signal, and is grounded to the reference node when turned on to generate the second reference signal of a logic low. Internal voltage trimming control circuit. 제29항에 있어서,The method of claim 29, 상기 클리어 신호는 제1 클리어 신호와 제2 클리어 신호를 포함하고,The clear signal includes a first clear signal and a second clear signal, 상기 클리어 출력 회로는,The clear output circuit, 상기 내부 제어 신호와 상기 기준 노드로부터 수신되는 상기 제1 또는 제2 기준 신호에 응답하여, 상기 제1 클리어 신호를 출력하는 NOR 게이트; 및A NOR gate configured to output the first clear signal in response to the internal control signal and the first or second reference signal received from the reference node; And 상기 제1 클리어 신호를 반전시키고, 그 반전된 신호를 상기 제2 클리어 신호로서 출력하는 인버터를 포함하는 내부 전압 트리밍 제어 회로.And an inverter for inverting the first clear signal and outputting the inverted signal as the second clear signal. 제24항에 있어서, 상기 펄스 출력부는,The method of claim 24, wherein the pulse output unit, 상기 인에이블 신호에 응답하여 상기 클럭 신호의 주기를 카운팅하고, 그 누적된 카운팅 값을 가지는 상기 카운팅 신호를 발생하고, 상기 클리어 신호에 응답하여 카운팅 동작을 정지하는 카운팅 회로; 및A counting circuit that counts a period of the clock signal in response to the enable signal, generates the counting signal having the accumulated counting value, and stops a counting operation in response to the clear signal; And 상기 클리어 신호에 응답하여, 온 또는 오프되고, 온 될 때 수신되는 상기 클럭 신호를 상기 트리밍 펄스 신호로서 출력하는 스위칭 회로를 포함하는 내부 전압 트리밍 제어 회로.And a switching circuit which is turned on or off in response to the clear signal, and outputs the clock signal received when it is turned on as the trimming pulse signal. 제39항에 있어서,The method of claim 39, 상기 카운팅 신호는 제1 내지 제L(L은 정수) 비트들을 포함하고The counting signal includes first to Lth bits (L is an integer) and 상기 카운팅 회로는, 직렬로 연결되고, 상기 인에이블 신호에 응답하여 각각 인에이블되고, 상기 클리어 신호에 응답하여 리셋 되는 제1 내지 제L(L은 정수) 플립-플롭들을 포함하고,The counting circuit includes first through Lth flip-flops (L is an integer) connected in series, each enabled in response to the enable signal, and reset in response to the clear signal, 상기 제1 플립-플롭은 상기 클럭 신호에 응답하여, 상기 제1 비트를 토글시켜 출력하고,The first flip-flop toggles and outputs the first bit in response to the clock signal, 상기 제1 비트 내지 제L-1 비트들이 각각 토글될 때, 상기 제2 내지 제L 플립-플롭들이 상기 제2 내지 제L 비트들을 각각 토글시켜 출력하고,When the first to L-1th bits are toggled, the second to Lth flip-flops toggle the second to Lth bits, respectively, 상기 제1 내지 제L 비트들이 각각 토글되는 주기는 서로 다른 내부 전압 트리밍 제어 회로.And a period in which the first to L th bits are toggled different from each other. 제40항에 있어서,The method of claim 40, 상기 제1 내지 제L 플립-플롭들 각각은, 상기 인에이블 신호를 각각 수신하는 J 입력 단자와 K 입력 단자를 포함하는 JK 플립-플롭인 내부 전압 트리밍 제어 회로.Each of the first to L th flip-flops is a JK flip-flop including a J input terminal and a K input terminal for receiving the enable signal, respectively. 제39항에 있어서,The method of claim 39, 상기 클리어 신호는 제1 클리어 신호와 제2 클리어 신호를 포함하고,The clear signal includes a first clear signal and a second clear signal, 상기 스위칭 회로는, 상기 제1 및 제2 클리어 신호에 응답하여 턴 온 또는 오프되는 전송 게이트인 내부 전압 트리밍 제어 회로.And the switching circuit is a transmission gate that is turned on or off in response to the first and second clear signals. 내부 전압 트리밍 기능을 가지는 반도체 메모리 장치의 내부 전압 트리밍 제어 방법에 있어서,In the internal voltage trimming control method of a semiconductor memory device having an internal voltage trimming function, 테스트 모드 신호에 응답하여 테스트 모드로 진입하는 단계;Entering a test mode in response to the test mode signal; 제1 어드레스 신호에 응답하여, 복수의 테스트 제어 신호들 중 하나를 인에이블시키는 단계;In response to the first address signal, enabling one of the plurality of test control signals; 제2 어드레스 신호, 클럭 신호, 및 인에이블 신호에 응답하여, 트리밍 펄스 신호의 발생 횟수를 결정하고, 그 결정된 횟수에 따라 상기 트리밍 펄스 신호를 출력하는 단계;Determining a number of occurrences of the trimming pulse signal in response to a second address signal, a clock signal, and an enable signal, and outputting the trimming pulse signal according to the determined number; 상기 복수의 테스트 제어 신호들 중 인에이블된 하나와, 상기 트리밍 펄스 신호에 응답하여, 트리밍 제어 신호를 출력하는 단계; 및Outputting a trimming control signal in response to the enabled one of the plurality of test control signals and the trimming pulse signal; And 상기 트리밍 제어 신호에 응답하여, 복수의 내부 전압들 중 하나의 전압 레벨을 변경하는 단계를 포함하는 반도체 메모리 장치의 내부 전압 트리밍 제어 방법.And in response to the trimming control signal, changing a voltage level of one of a plurality of internal voltages. 제43항에 있어서, 상기 트리밍 펄스 신호를 출력하는 단계는,The method of claim 43, wherein outputting the trimming pulse signal comprises: 상기 제2 어드레스 신호에 응답하여, 입력 제어 신호를 발생하는 단계;Generating an input control signal in response to the second address signal; 상기 인에이블 신호에 응답하여 상기 클럭 신호의 주기를 카운팅하고, 그 누적된 카운팅 값을 가지는 상기 카운팅 신호를 발생하는 단계;Counting a period of the clock signal in response to the enable signal and generating the counting signal having the accumulated counting value; 상기 입력 제어 신호에 응답하여, 상기 제2 어드레스 신호를 수신하고, 상기 제2 어드레스 신호와 상기 카운팅 신호에 응답하여, 클리어 신호를 발생하는 단계; 및Receiving the second address signal in response to the input control signal, and generating a clear signal in response to the second address signal and the counting signal; And 상기 클럭 신호와 상기 클리어 신호에 의해 결정되는 횟수만큼 상기 트리밍 펄스 신호(들)를 출력하는 단계를 포함하는 반도체 메모리 장치의 내부 전압 트리밍 제어 방법.And outputting the trimming pulse signal (s) a number of times determined by the clock signal and the clear signal. 제44항에 있어서,The method of claim 44, 상기 클리어 신호에 응답하여 상기 누적된 카운팅 값을 초기 카운팅 값으로 변경하는 단계를 더 포함하는 반도체 메모리 장치의 내부 전압 트리밍 제어 방법.And changing the accumulated counting value to an initial counting value in response to the clear signal.
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