KR100728991B1 - 임피던스 조정 회로의 레이아웃 방법 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 입력단의 임피던스를 조정하는 온 다이 터미네이션 회로 또는 반도체 메모리 장치의 출력단의 임피던스를 조정하는 오프 칩 드라이버 회로에 적용되는 임피던스 조정 회로의 레이아웃 방법을 개시한다. 이 방법은, ODT/OCD 회로에서 임피던스 매칭을 위한 저항(RP1~RP6)을 바 형상의 저항(MO1~MOn)으로 레이아웃 상에 형성하고, 각각의 바 형상의 저항(MO1~MOn)을 일정한 패턴으로 배치함으로써, 레이아웃 면적을 효율적으로 사용하고, 레이아웃 상의 저항값과 실제 프로세스의 저항값을 일치시킬 수 있는 효과가 있다.

Description

임피던스 조정 회로의 레이아웃 방법{LAYOUT METHOD OF IMPEDANCE CALIBRATION CIRCUIT}

도 1은 일반적인 OCD/ODT 회로를 나타내는 회로도.

도 2는 종래 기술에 따른 OCD/ODT 회로의 부분 배치도.

도 3은 본 발명의 일 실시 예에 따른 OCD/ODT 회로의 부분 배치도.

도 4는 본 발명의 다른 실시 예에 따른 OCD/ODT 회로의 부분 배치도.

본 발명은 임피던스 조정 회로에 관한 것으로, 특히 반도체 메모리 장치의 입력단의 임피던스를 조정하는 온 다이 터미네이션 회로 또는 반도체 메모리 장치의 출력단의 임피던스를 조정하는 오프 칩 드라이버 회로에 적용되는 임피던스 조정 회로의 레이아웃 방법에 관한 것이다.

반도체 메모리 장치의 동작 속도가 고속화됨에 따라, 신호 전달에 걸리는 지연 시간을 최소화하기 위해서 반도체 메모리 장치들간 또는 반도체 메모리 장치와 외부 장치 간에 인터페이스(interface)되는 신호의 스윙 폭이 점차 줄어들고 있다. 그러나, 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가하고, 인터 페이스단에서의 임피던스 미스매치(impedance mismatch)에 따른 신호의 반사도 크리티컬(critical)해진다.

그 중, 임피던스 미스매치가 발생하면 데이터의 고속 전송이 어렵게 되고, 반도체 메모리 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있으며, 이러한 왜곡된 출력 신호를 수신하는 장치에서는 셋업/홀드 페일 또는 입력 레벨의 판단 미스 등의 문제들이 빈번히 야기될 수 있다.

따라서, 이러한 임피던스 미스매치에 의한 문제점을 해결하기 위해, 고속 동작하는 반도체 장치는 입력단의 임피던스를 조정하는 온 다이 터미네이션(On-Die Termination:ODT, 이하 'ODT'라 함) 회로와 출력단의 임피던스를 조정하는 오프 칩 드라이버(Off Chip Driver calibration:OCD, 이하 'OCD'라 함) 회로를 구비한다.

일반적으로, ODT/OCD 회로는 도 1과 같이 구성될 수 있으며, 구체적으로, 공통 게이트 단자와 공통 소스 단자를 갖는 다수의 PMOS 트랜지스터(P1~P6), 각 PMOS 트랜지스터(P1~P6)의 드레인 단자에 연결된 저항(RP1~RP6), 공통 게이트 단자와 공통 소스 단자를 갖는 다수의 NMOS 트랜지스터(N1~N6), 및 각 NMOS 트랜지스터(N1~N6)의 드레인 단자에 연결된 저항(RN1~RN6)으로 구성되며, 각 저항(RP1~RP6)은 공통 노드를 통하여 각 저항(RN1~RN6)과 연결된다.

여기서, 다수의 PMOS 트랜지스터(P1~P6)의 공통 게이트 단자와 다수의 NMOS 트랜지스터(N1~N6)의 공통 게이트 단자는 ODT 명령(ODT command) 또는 OCD 명령(OCD command)에 의해 생성되는 업 신호 UP와 다운 신호 DOWN를 입력받으며, 각 PMOS 트랜지스터(P1~P6)와 각 NMOS 트랜지스터(N1~N6)는 서로 다른 크기를 갖는다. 따라서, 각 PMOS 트랜지스터(P1~P6)와 각 NMOS 트랜지스터(N1~N6)는 ODT 업 신호 ODT_UP와 ODT 다운 신호 ODT_DOWN의 상태에 따라 선택적으로 턴 온되어서 풀 업 및 풀 다운 동작을 수행한다.

또한, 큰 크기를 갖는 PMOS 및 NMOS 트랜지스터(예컨대, P1,N1)에는 상대적으로 작은 크기의 저항(RP1,PN1)이 각각 연결되고, 작은 크기를 갖는 PMOS 및 NMOS 트랜지스터(예컨대, P6,N6)에는 상대적으로 큰 크기의 저항(RP6,RN6)이 각각 연결된다.

이러한 구성을 갖는 ODT/OCD 회로에서 다수의 PMOS 트랜지스터(P1~P6)와 그에 연결된 다수의 저항(RP1~RP6)은 도 2와 같이 배치될 수 있으며, 이를 상세히 살펴보면, 각 PMOS 트랜지스터(P1~P6)가 상부에 배치되고, 이에 연결되는 저항(RP1~RP6)이 각 PMOS 트랜지스터(P1~P6)의 하부에 배치된다.

이때, 다수의 PMOS 트랜지스터(P1~P6) 중 크기가 큰 PMOS 트랜지스터(예컨대, P1)은 레이아웃 상 다수의 MOS 트랜지스터가 하나의 소오스 단자를 공유하는 핑거 구조를 갖는다.

그리고, 각 PMOS 트랜지스터(P1~P6)를 구성하는 하나 이상의 드레인 단자는 금속배선(M11~M16)에 각각 연결되며, 이러한 금속배선(M11~M16)이 저항(RP1~RP6)에 형성된 콘택(BLC)에 연결됨으로써, 각 PMOS 트랜지스터(P1~P6)와 각 저항(RP1~RP6)이 서로 연결된다.

또한, 각 저항(RP1~RP6)은 PMOS 트랜지스터(P1~P6)의 폭(width)에 대응하여 일단 및 타단이 교번적으로 형성되도록 배치되며, 크기가 큰 저항(예컨대, RP5,RP6)은 레이아웃 상 빈 곳을 최소화하기 위해 수직 방향으로 일정 길이까지 형성된 후 이와 동일한 패턴이 측면에 여러 개 형성되고, 각 패턴은 금속배선(MI1~MI4)과 콘택(BLC)을 통하여 서로 연결된다. 그리고, 각 저항(RP1~RP6)의 종단은 공통 금속배선(MC)에 연결된다.

이와 같은 배치를 갖는 종래의 ODT/OCD 회로는 저항의 크기가 작은 부분, 예컨대, 저항(RP1~RP3)이 배치되는 부분에서 빈 곳이 발생하여 비효율적인 레이아웃 면적을 가질 수 있는 문제점이 있다.

그리고, 실제 프로세스(process)에서 저항(RP1~RP6)마다 꺾어지는 부분이 동일한 모양을 가지기 힘들므로, 많이 꺾어지는 저항(예컨대, RP6)과 적게 꺾어지는 저항(예컨대, RP1)의 비가 일정하지 않을 수 있는 문제점이 있다.

또한, 수직 방향으로 레이아웃된 저항과 수평 방향으로 레이아웃된 저항이 실제 프로세스에 구현될 경우, 저항(RP1~RP6)의 꺾이는 부분이 많을수록 서로 다른 피치(pitch)로 구현될 수 있는 문제점이 있다.

아울러, 각 저항(RP1~RP6)의 꺾인 부분에는 아래의 식이 적용된다.

Rsheet * (W / L) * 0.5x

여기서, 'Rsheet'는 시트 저항을 의미하고, 'W'는 저항의 폭을 의미하며, 'L'은 저항의 길이를 의미하고, 'x'는 오차 범위를 정의하는 정수 값을 의미한다.

이와 같이, 각 저항(RP1~RP6)의 꺾인 부분은 위의 수학식 1에 해당하는 저항값을 가지므로, 실제 프로세스에 형성되는 저항은 레이아웃 상의 유닛 스퀘어(unit square)의 수보다 적은 저항값을 가질 수 있는 문제점이 있다.

따라서, 본 발명의 목적은 ODT/OCD 회로에서 크기가 큰 MOS 트랜지스터를 다수의 핑거 구조로 나누어 배치하고, 바(bar) 형상의 저항을 사용하여 일정한 패턴을 갖도록 배치함으로써, 레이아웃 면적을 효율적으로 사용하고자 함에 있다.

본 발명의 다른 목적은 ODT/OCD 회로에서 바 형상의 저항을 사용하여 저항 간의 비를 일정하게 하고자 함에 있다.

본 발명의 또 다른 목적은 ODT/OCD 회로에서 바 형상의 저항을 사용하여 저항의 꺾이는 부분을 없앰으로써, 각 저항을 동일한 피치로 구현하는 동시에 레이아웃 상의 저항값과 실제 프로세스의 저항값을 일치시키고자 함에 있다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 임피던스 조정 회로의 레이아웃 방법은, 공통 입력 단자를 갖는 핑거 구조로 이루어진 다수의 MOS 트랜지스터형 드라이버 수단을 일측에 배치하고, 상기 각 드라이버 수단의 출력단에 바 형상으로 연결되는 다수의 저항을 일정한 패턴으로 타측에 배치함을 특징으로 한다.

상기 방법에서, 상기 다수의 저항 중 크기가 큰 저항은 바 형상의 저항 사이를 금속배선으로 연결함이 바람직하다.

상기 방법에서, 상기 다수의 MOS 트랜지스터형 드라이버 수단 중 크기가 큰 PMOS 트랜지스터은 다수의 핑거 구조로 나누어 배치하고, 각 핑거 구조 사이를 금 속배선으로 연결함이 바람직하다.

상기 방법에서, 상기 다수의 드라이버 수단과 상기 다수의 저항이 배치되고 남은 공간은 더미 패턴을 추가 배치하며, 상기 더미 패턴은 상기 다수의 드라이버 수단과 상기 다수의 저항 사이 및 상기 각 저항 사이에 배치됨이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.

본 발명의 일 실시 예로서 도 3의 구조가 개시되며, 본 발명의 일 실시 예는 ODT/OCD 회로에서 임피던스 매칭을 위한 저항(RP1~RP6)을 바 형상의 저항(MO1~MOn)으로 레이아웃 상에 형성하고, 각각의 바 형상의 저항(MO1~MOn)을 일정한 패턴으로 배치한다.

구체적으로, 도 3은 도 1의 ODT/OCD 회로에서 다수의 PMOS 트랜지스터(P1~P6)와 그에 연결된 다수의 저항(RP1~RP6)을 레이아웃 상에 나타낸 것으로서, 도 3의 실시 예는 각 저항(RP1~RP6)을 바 형상의 저항(MO1~MOn)으로써 일정한 패턴으로 배치한 뒤, PMOS 트랜지스터(P1~P6)에 각각 대응되는 레이아웃 상의 PMOS 트랜지스터(P11~P16)를 바 형상의 저항(MO1~MOn)의 상부에 배치한다.

여기서, 다수의 PMOS 트랜지스터(P11~P16) 중 크기가 큰 PMOS 트랜지스터(예컨대, P11)은 종래와 마찬가지로 레이아웃 상 다수의 MOS 트랜지스터가 하나의 소오스 단자를 공유하는 핑거 구조를 갖는다.

그리고, 다수의 저항(RP1~RP6) 중 크기가 큰 저항은 바 형상의 저항(MO1~MOn) 사이를 금속배선으로 연결함으로써 배치하고, PMOS 트랜지스 터(P11~P16)를 구성하는 하나 이상의 드레인 단자는 금속배선(M31~M36)을 통해 바 형상의 저항(MO1~MOn)의 일단에 형성된 콘택(BLC11,BLC21,...,BLC61)에 각각 연결된다.

또한, 바 형상의 저항(MO1~MOn)의 종단은 콘택(BLC12,BLC22,...,BLC62)을 통해 공통 금속배선(MCN1)에 연결된다.

이와 같이, 본 발명의 일 실시 예는 MOS 트랜지스터의 폭에 대응되어 일단과 타단이 교번적으로 형성되도록 배치하지 않고, 바 형상의 저항(MO1~MOn)을 일정한 패턴으로 배치함으로써, 레이아웃 상 저항의 꺾이는 부분이 없어진다.

즉, 본 발명의 일 실시 예는 바 형상의 저항(MO1~MOn)이 금속배선으로 연결되어 배치됨으로써 꺾이는 부분이 없어지며, 그에 따라, 실제 프로세스에서 저항 간의 비가 일정할 수 있는 효과가 있다.

또한, 본 발명의 일 실시 예는 바 형상의 저항(MO1~MOn)을 일정한 패턴으로 배치하여 수평 방향으로만 레이아웃되므로, 실제 프로세스에서 각 저항이 동일한 피치로 구현될 수 있는 효과가 있다.

아울러, 본 발명의 일 실시 예는 바 형상의 저항(MO1~MOn)을 금속 배선으로 연결하여 일정한 패턴으로 배치함으로써, 수학식 1에 기재된 바와 같이 꺾이는 부분으로 인해 발생하는 오차 범위가 없어져 레이아웃 상의 저항값과 실제 프로세서의 저항값을 일치시킬 수 있는 효과가 있다.

본 발명의 다른 실시 예로서 도 4의 구조가 개시되며, 본 발명의 다른 실시 예는 ODT/OCD 회로에서 드라이빙을 위한 다수의 MOS 트랜지스터 중 크기가 큰 MOS 트랜지스터를 다수의 핑거 구조로 나누어 배치하고, 본 발명의 일 실시 예와 마찬가지로 각 저항을 바 형상의 저항으로써 일정한 패턴으로 배치한 뒤, 남은 공간에 더미 패턴을 배치한다.

구체적으로, 도 4는 도 1의 ODT/OCD 회로에서 다수의 PMOS 트랜지스터(P1~P6)와 그에 연결된 다수의 저항(RP1~RP6)을 레이아웃 상에 나타낸 것으로서, 도 4의 실시 예는 다수의 PMOS 트랜지스터(P1~P6) 중 크기가 큰 PMOS 트랜지스터를 다수의 핑거 구조로 나누어 상부에 배치하고, 그에 대응되는 각 저항(RP1~RP6)을 바 형상의 저항(MO1~MOn)으로써 일정한 패턴으로 하부에 배치한다. 그리고, 남은 공간에는 바 형상의 더미 패턴(DP)이 배치된다.

여기서, 효율적인 레이아웃 면적을 위하여, 다수의 PMOS 트랜지스터(P1~P6) 중 크기가 큰 PMOS 트랜지스터(예컨대, P1,P2)는 하나의 소오스 단자를 공유하는 핑거 구조가 동일한 크기로 여러 개 나누어진 PMOS 트랜지스터(P21,P22)로 배치될 수 있으며, 다수의 PMOS 트랜지스터(P1~P6) 중 크기가 가장 작은 PMOS 트랜지스터(예컨대, P5,P6)는 동일한 수직선상에 나란히 PMOS 트랜지스터(P25,P26Z)로 배치될 수 있다.

그리고, 다수의 저항(RP1~RP6) 중 크기가 큰 저항은 바 형상의 저항(MO1~MOn) 사이를 금속배선으로 연결함으로써 배치하고, PMOS 트랜지스터(P21~P26)를 구성하는 하나 이상의 드레인 단자는 금속배선(M41~M46)을 통해 바 형상의 저항(MO1~MOn)의 일단에 형성된 콘택(BLCO11,BLCO21,...,BLCO61)에 각각 연결된다. 또한, 바 형상의 저항(MO1~MOn)의 종단은 콘택(BLCO12,BLCO22,..., BLCO62)을 통해 공통 금속배선(MCN2)에 연결된다.

아울러, PMOS 트랜지스터(P21~P26)와 바 형상의 저항(MO1~MOn) 사이의 공간과, 다수의 바 형상의 저항(MO1~MOn) 사이의 공간에는 더미 패턴(DP)이 배치되며, 이 더미 패턴(DP)도 저항(MO1~MOn)과 마찬가지로 바 형상을 갖는다.

이와 같은 구조를 갖는 본 발명의 다른 실시 예는 바 형상의 저항(MO1~MOn)을 일정한 패턴으로 배치하기 때문에, 크기가 큰 PMOS 트랜지스터(예컨대, P21)를 수평 방향에 정렬된 다수의 핑거 구조로 나누어 배치할 수 있다. 그에 따라, 본 발명의 다른 실시 예는 전체적인 레이아웃 면적이 줄어들 수 있는 효과가 있다.

또한, 본 발명의 다른 실시 예는 바 형상의 저항(MO1~MOn)을 일정한 패턴으로 배치하고, 남은 공간에 바 형상의 더미 패턴(DP)을 배치함으로써, 저항(MO1~MOn)의 선폭이 줄어들고, 그에 따라, 기생 캐패시턴스를 줄일 수 있는 효과가 있다.

즉, ODT/OCD 회로에서 저항이 차지하고 있는 캐패시턴스가 전체 중의 약 10~30% 정도가 되며, 이러한 저항의 선폭을 줄일 경우에 나타나는 저항의 감소는 기존 선폭에서 신규 선폭을 나눈 값에 해당하므로, 바 형상의 저항(MO1~MOn)과 더미 패턴(DP)을 이용하여 선폭을 50% 정도 줄일 경우, 약 5~15%의 캐패시턴스가 감소될 수 있는 효과가 있다.

이와 같이, 본 발명은 ODT/OCD 회로에서 크기가 큰 MOS 트랜지스터를 다수의 핑거 구조로 나누어 배치하고, 바 형상의 저항을 사용하여 일정한 패턴을 갖도록 배치함으로써, 레이아웃 면적을 효율적으로 사용할 수 있는 효과가 있다.

그리고, 본 발명은 ODT/OCD 회로에서 바 형상의 저항을 사용하여 일정한 패턴을 갖도록 배치함으로써, 저항 간의 비를 일정하게 할 수 있는 효과가 있다.

또한, 본 발명은 ODT/OCD 회로에서 바 형상의 저항을 사용하고, 크기가 큰 저항일 경우, 각 저항 사이를 금속배선으로 연결하여 꺾이는 부분을 없앰으로써, 각 저항을 동일한 피치로 구현하는 동시에 레이아웃 상의 저항값과 실제 프로세스의 저항값을 일치시킬 수 있는 효과가 있다.

아울러, 본 발명은 ODT/OCD 회로에서 바 형상의 저항을 사용하여 일정한 패턴을 갖도록 배치한 뒤, 남은 공간에 더미 패턴을 형성함으로써, 저항에 의한 캐패시턴스를 줄일 수 있는 효과가 있다.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (5)

1. 인터페이스되는 신호의 임피던스 매칭을 위해 임피던스를 조정하는 임피던스 조정 회로의 레이아웃 방법에 있어서,

   공통 입력 단자를 갖는 핑거 구조로 이루어진 다수의 MOS 트랜지스터형 드라이버 수단을 일측에 배치하고, 상기 각 드라이버 수단의 출력단에 바 형상으로 연결되는 다수의 저항을 일정한 패턴으로 타측에 배치함을 특징으로 하는 임피던스 조정 회로의 레이아웃 방법.
2. 제 1 항에 있어서,

   상기 다수의 저항 중 크기가 큰 저항은 바 형상의 저항 사이를 금속배선으로 연결함을 특징으로 하는 임피던스 조정 회로의 레이아웃 방법.
3. 제 1 항에 있어서,

   상기 다수의 MOS 트랜지스터형 드라이버 수단 중 크기가 큰 PMOS 트랜지스터은 다수의 핑거 구조로 나누어 배치하고, 각 핑거 구조 사이를 금속배선으로 연결함을 특징으로 하는 임피던스 조정 회로의 레이아웃 방법.
4. 제 1 항에 있어서,

   상기 다수의 드라이버 수단과 상기 다수의 저항이 배치되고 남은 공간은 더 미 패턴을 추가 배치함을 특징으로 하는 임피던스 조정 회로의 레이아웃 방법.
5. 제 4 항에 있어서,

   상기 더미 패턴은 상기 다수의 드라이버 수단과 상기 다수의 저항 사이 및 상기 각 저항 사이에 배치됨을 특징으로 하는 임피던스 조정 회로의 레이아웃 방법.

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