KR100728988B1 - Wafer level package and method for fabricating the same - Google Patents

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Abstract

A wafer level package and its manufacturing method are provided to intensify a power line and to embody the device having high integration and speed by forming a power plane in the wafer level package itself using a multilayer structure in a pad rerouting process. First and second bonding pads(22a,22b) are arranged on a center portion of a semiconductor chip(21) in two rows. A first insulating layer(23) for exposing the first and second bonding pads to the outside is formed on the chip. A connection line is formed on the first insulating layer to contact the first bonding pad. A power plane(24b) is formed at an outer portion of the second bonding pad. A second insulating layer(25) is formed on the first insulating layer including the connection line and the power plane. At this time, a portion of the connection line and the second bonding pad are exposed to the outside through the second insulating layer. A metal line(26) is formed on the second insulating layer to contact the exposed connection line portion and second bonding pad. A third insulating layer(27) for exposing partially the metal line to the outside is formed thereon.

Description

웨이퍼 레벨 패키지 및 그의 제조방법{Wafer level package and method for fabricating the same}Wafer level package and method for fabricating the same

도 1a 및 도 1b는 종래 웨이퍼 레벨 패키지의 파워 라인 보강방법을 설명하기 위한 도면. 1A and 1B are views for explaining a power line reinforcement method of a conventional wafer level package.

도 2는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지를 도시한 단면도. 2 is a cross-sectional view illustrating a wafer level package according to an embodiment of the present invention.

도 3a 내지 도 3h는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도. 3A to 3H are cross-sectional views illustrating processes for manufacturing a wafer level package according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

20 : 웨이퍼 레벨 패키지 21 : 반도체칩20 wafer level package 21 semiconductor chip

22a : 제1본딩패드 22b : 제2본딩패드22a: first bonding pad 22b: second bonding pad

23 : 제1절연막 24a : 연결배선23: first insulating film 24a: connection wiring

24b : 파워 플레인 25 : 제2절연막24b: power plane 25: second insulating film

26 : 금속배선 27 : 제3절연막26 metal wiring 27 third insulating film

28 : 솔더볼 31 : 제1금속씨드층28 solder ball 31 first metal seed layer

32 : 제1감광막패턴 33 : 제2금속씨드층32: first photosensitive film pattern 33: second metal seed layer

34 : 제2감광막패턴34: second photosensitive film pattern

본 발명은 웨이퍼 레벨 패키지에 관한 것으로, 보다 상세하게는, 파워 라인을 강화시킨 웨이퍼 레벨 패키지 및 그의 제조방법에 관한 것이다. TECHNICAL FIELD The present invention relates to a wafer level package, and more particularly, to a wafer level package in which a power line is reinforced and a method of manufacturing the same.

기존의 패키지는 웨이퍼를 절단하여 개개의 반도체칩들로 분리시킨 다음, 개개의 반도체칩별로 패키징 공정을 실시하는 것에 의해 제조되었다. 그러나, 상기의 패키징 공정은 자체적으로 많은 단위 공정들, 즉, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 반도체칩별로 각각의 패키징 공정이 수행되어야 하는 기존의 패키지 제조방법은, 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때, 모든 반도체 칩에 대한 패키징에 소요되는 시간이 너무 많다는 문제점을 안고 있다.Existing packages are manufactured by cutting a wafer into separate semiconductor chips and then packaging the individual semiconductor chips. However, the above packaging process itself includes many unit processes, that is, chip attaching, wire bonding, molding, trim / forming, etc., and thus, a conventional package in which each packaging process must be performed for each semiconductor chip. The manufacturing method has a problem in that it takes too much time for packaging for all the semiconductor chips, considering the number of semiconductor chips obtained from one wafer.

이에, 최근에는 웨이퍼 상태에서 패키징 공정을 우선적으로 실시한 다음, 웨이퍼를 절단하여 개개의 패키지들로 분리시켜 다수의 패키지를 제조하는 방법이 제안되었다. 이와같은 방법으로 제조된 패키지를 웨이퍼 레벨 패키지(Wafer Level Package)라 칭하며, 이러한 웨이퍼 레벨 패키지는 패드 재배열이 필수적으로 이루어져야 한다.Therefore, recently, a method of manufacturing a plurality of packages by first performing a packaging process in a wafer state and then cutting the wafer into individual packages has been proposed. Packages manufactured in this manner are referred to as wafer level packages, and such wafer level packages require pad rearrangement.

한편, 고집적회로 및 고속 소자 제품을 구현하기 위해서는 안정적인 전원공급이 필수적이며, 이러한 안정적인 전원공급을 위해서는 일정한 캐패시턴스 값을 확보하여야 한다. 이에, 종래의 웨이퍼 레벨 패키지에서는 파워 라인(power line)을 강화시키기 위한 방법으로서, 도 1a에 도시된 바와 같이, 각각의 파워 핀(power pin; 2)을 하나의 파워 플레인(power plane; 3)으로 연결시키는 방법, 또는, 도 1b에 도시된 바와 같이, 반도체칩(1)의 여유면적에 파워 플레인(3)을 형성하는 방법 등을 이용하고 있다. On the other hand, stable power supply is essential to realize high-integrated circuit and high-speed device products, and a constant capacitance value must be secured for such stable power supply. Accordingly, in the conventional wafer level package, as a method for strengthening a power line, as shown in FIG. 1A, each power pin 2 is connected to one power plane 3. Or a method of forming the power plane 3 in the free area of the semiconductor chip 1, as shown in FIG. 1B.

그러나, 종래의 파워 라인 강화방법은 반도체칩의 크기가 감소되고 있고, 반면, I/O 단자의 수가 증가하고 있는 추세에서 그 이용에 제약이 있다. 다시말해, 상기한 종래의 파워 라인 강화방법으로는 고집적 및 고속 소자 제품을 구현함에 어려움이 있다. However, the conventional power line reinforcement method is limited in the size of the semiconductor chip, while the number of I / O terminals is increasing and the use thereof is limited. In other words, the conventional power line reinforcement method has a difficulty in realizing high integration and high speed device products.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 파워 라인을 강화시킨 웨이퍼 레벨 패키지 및 그의 제조방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a wafer level package and a method of manufacturing the same, which are devised to solve the above problems, and which reinforce power lines.

또한, 본 발명은 파워 라인을 강화시킴으로써 고집적 및 고속 소자 제품을 구현할 수 있는 웨이퍼 레벨 패키지 및 그의 제조방법을 제공함에 그 다른 목적이 있다. Another object of the present invention is to provide a wafer level package and a method of manufacturing the same, which can implement a high integration and high speed device product by strengthening a power line.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 상면 중앙에 2열로 제1 및 제2 본딩패드들이 배열된 반도체칩; 상기 반도체칩 상에 상기 제1 및 제2 본딩패드들을 노출시키도록 형성된 제1절연막; 상기 제1절연막 상에 상기 제1본딩패드와 연결되게 형성된 연결배선 및 상기 제2본딩패드의 외측에 배치되게 형성된 파워 플레인; 상기 연결배선 및 파워 플레인을 포함한 제1절연막 상에 상기 연결배선의 일부 분 및 제2본딩패드를 노출시키도록 형성된 제2절연막; 상기 제2절연막 상에 노출된 연결배선 부분 및 제2본딩패드와 각각 연결되게 형성된 금속배선; 상기 금속배선을 포함한 제2절연막 상에는 상기 금속배선의 일부분을 노출시키도록 형성된 제3절연막; 및 상기 노출된 금속배선 부분 상에 부착된 솔더볼;을 포함하는 웨이퍼 레벨 패키지를 제공한다. In order to achieve the above object, the present invention, a semiconductor chip in which the first and second bonding pads are arranged in two rows at the center of the upper surface; A first insulating layer formed to expose the first and second bonding pads on the semiconductor chip; A connection wire formed on the first insulating layer so as to be connected to the first bonding pad and a power plane formed on an outer side of the second bonding pad; A second insulating layer formed to expose a portion of the connection wiring and a second bonding pad on the first insulating layer including the connection wiring and the power plane; A metal wiring formed to be connected to the connection wiring portion and the second bonding pad exposed on the second insulating layer, respectively; A third insulating film formed on the second insulating film including the metal wiring to expose a portion of the metal wiring; And a solder ball attached to the exposed metallization portion.

상기 연결배선 및 파워 플레인은 제1금속씨드층과 Cu막의 적층막으로 이루어지며, 상기 제1금속씨드층은 Ti로 이루어진 것을 특징으로 한다. The connection wiring and the power plane are made of a laminated film of a first metal seed layer and a Cu film, and the first metal seed layer is made of Ti.

상기 금속배선은 제2금속씨드층과 Cu막의 적층막으로 이루어지며, 상기 제2금속씨드층은 Ti로 이루어진 것을 특징으로 한다. The metal wiring is formed of a laminated film of a second metal seed layer and a Cu film, and the second metal seed layer is made of Ti.

또한, 본 발명은, 상면 중앙에 2열로 제1 및 제2 본딩패드가 배열된 반도체칩들을 포함하는 웨이퍼 상에 상기 제1 및 제2 본딩패드를 노출시키도록 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제1본딩패드와 연결되는 연결배선 및 제2본딩패드의 외측에 배치되는 파워 플레인을 형성하는 단계; 상기 연결배선 및 파워 플레인을 포함한 제1절연막 상에 상기 연결배선의 일부분 및 제2본딩패드를 노출시키도록 제2절연막을 형성하는 단계; 상기 제2절연막 상에 노출된 연결배선 부분 및 제2본딩패드와 각각 연결되게 금속배선을 형성하는 단계; 상기 금속배선을 포함한 제2절연막 상에 상기 금속배선의 일부분을 노출시키도록 제3절연막을 형성하는 단계; 및 상기 노출된 금속배선 부분 상에 솔더볼을 부착하는 단계;를 포함하는 웨이퍼 레벨 패키지 제조방법을 제공한다. In addition, the present invention includes forming a first insulating film to expose the first and second bonding pads on a wafer including semiconductor chips in which the first and second bonding pads are arranged in two rows at the center of the upper surface; Forming a connection wire connected to the first bonding pad and a power plane disposed outside the second bonding pad on the first insulating layer; Forming a second insulating layer on the first insulating layer including the connection wiring and the power plane to expose a portion of the connection wiring and a second bonding pad; Forming metal wires to be connected to the connection wire portions and the second bonding pads exposed on the second insulating layer, respectively; Forming a third insulating film on the second insulating film including the metal wiring to expose a portion of the metal wiring; And attaching a solder ball on the exposed metallization portion.

여기서, 상기 연결배선 및 파워 플레인을 형성하는 단계는, 상기 노출된 본 딩패드들을 포함한 제1절연막 상에 제1금속씨드층을 형성하는 단계; 상기 제1금속씨드층 상에 제1본딩패드와 연결되는 연결배선이 형성될 부분과 파워 플레인이 형성될 부분을 노출시키는 제1감광막패턴을 형성하는 단계; 상기 노출된 제1금속씨드층 부분 상에 Cu막을 형성하는 단계; 및 상기 제1감광막패턴 및 그 아래의 제1금속씨드층 부분을 제거하는 단계;를 포함하는 것을 특징으로 한다. The forming of the connection wiring and the power plane may include forming a first metal seed layer on the first insulating layer including the exposed bonding pads; Forming a first photoresist pattern on the first metal seed layer to expose a portion where a connection wiring to be connected to the first bonding pad is formed and a portion where a power plane is to be formed; Forming a Cu film on the exposed first metal seed layer portion; And removing the first photoresist pattern and the first metal seed layer portion thereunder.

상기 제1금속씨드층은 Ti로 형성하고, 상기 Cu막은 전해도금 공정을 이용해 5∼10㎛의 두께로 형성하는 것을 특징으로 한다. The first metal seed layer is formed of Ti, and the Cu film is formed to a thickness of 5 to 10 μm using an electroplating process.

상기 금속배선을 형성하는 단계는, 상기 노출된 연결배선 부분 및 제2본딩패드를 포함한 제2절연막 상에 제2금속씨드층을 형성하는 단계; 상기 제2금속씨드층 상에 금속배선이 형성될 영역을 노출시키는 제2감광막패턴을 형성하는 단계; 상기 노출된 제2금속씨드층 부분 상에 Cu막을 형성하는 단계; 및 상기 제2감광막패턴 및 그 아래의 제2금속씨드층 부분을 제거하는 단계;를 포함하는 것을 특징으로 한다. The forming of the metal wiring may include forming a second metal seed layer on a second insulating layer including the exposed connection wiring portion and the second bonding pad; Forming a second photoresist pattern on the second metal seed layer to expose a region where a metal wiring is to be formed; Forming a Cu film on the exposed second metal seed layer portion; And removing the second photoresist pattern and the second metal seed layer portion thereunder.

상기 제2금속씨드층은 Ti로 형성하고, 상기 Cu막은 전해도금 공정을 이용해 5∼10㎛의 두께로 형성하는 것을 특징으로 한다. The second metal seed layer is formed of Ti, and the Cu film is formed to a thickness of 5 to 10 μm using an electroplating process.

(실시예)(Example)

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 다층 구조를 이용하여 패키지 내부에 파워 플레인을 형성해준다. 즉, 본 발명은 각각의 파워 핀을 하나로 연결시키거나 반도체칩의 여유면적에 파워 플레인을 형성하는 방법 대신에 패드 재 배열 공정시 다층 구조를 이용해서 내부에 파워 플레인을 형성해준다. First, describing the technical principle of the present invention, the present invention forms a power plane inside the package using a multilayer structure. That is, in the present invention, instead of a method of connecting each power pin to one or forming a power plane on a spare area of a semiconductor chip, a power plane is formed inside using a multilayer structure in a pad rearrangement process.

이렇게 함에 따라, 본 발명의 웨이퍼 레벨 패키지는 파워 플레인 형성을 위한 별도의 공간이 필요치 않으며, 또한, 각각의 파워 핀을 하나로 연결시키는 것 또한 필요치 않으므로, 반도체칩의 크기가 감소되고, I/O 단자가 증가하는 추세에도 매우 유리하게 파워 라인을 강화시킬 수 있다. As a result, the wafer level package of the present invention does not require a separate space for forming a power plane, nor does it need to connect each power pin to one, thereby reducing the size of the semiconductor chip and I / O terminals. Even with the increasing trend, it is very advantageous to strengthen the power line.

구체적으로, 도 2는 본 발명의 실시예에 따른 파워 라인을 강화시킨 웨이퍼 레벨 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.Specifically, FIG. 2 is a cross-sectional view illustrating a wafer level package in which a power line is reinforced according to an embodiment of the present invention.

도시된 바와 같이, 본 발명의 웨이퍼 레벨 패키지(20)는 중앙에 2열로 본딩패드들(22a, 22b)이 배열된 반도체칩(21) 상에 상기 본딩패드들(22a, 22b)을 노출시키도록 제1절연막(23)이 형성되고, 상기 제1절연막(23) 상에 좌측의 제1본딩패드(22a)와 연결되게 연결배선(24a)을 형성함과 아울러 우측의 제2본딩패드(22b)의 외측으로 배치되게 파워 플레인(24b)이 형성되며, 상기 연결배선(24a) 및 파워 플레인(24b)을 포함한 제1절연막(23) 상에는 상기 연결배선(24a)의 일부분 및 우측의 제2본딩패드(22b)를 노출시키도록 제2절연막(25)이 형성되고, 상기 제2절연막(25) 상에 노출된 연결배선 부분 및 제2본딩패드(22b)와 각각 연결되게 금속배선(26)이 형성되며, 상기 금속배선(26)을 포함한 제2절연막(25) 상에는 상기 금속배선(26)의 볼랜드 부분을 노출시키도록 제3절연막(27)이 형성되고, 그리고, 상기 노출된 금속배선(26)의 볼랜드 상에 솔더볼(28)이 부착된 구조를 갖는다. As shown, the wafer level package 20 of the present invention exposes the bonding pads 22a and 22b on the semiconductor chip 21 with the bonding pads 22a and 22b arranged in two rows in the center. A first insulating layer 23 is formed, and a connection wiring 24a is formed on the first insulating layer 23 to be connected to the first bonding pad 22a on the left side, and the second bonding pad 22b on the right side is formed. A power plane 24b is formed to be disposed outwardly of the power plane, and a portion of the connection wire 24a and a second bonding pad on the right side are formed on the first insulating layer 23 including the connection wire 24a and the power plane 24b. A second insulating film 25 is formed to expose 22b, and a metal wiring 26 is formed to be connected to the connection wiring portion and the second bonding pad 22b exposed on the second insulating film 25, respectively. The third insulating layer 27 is formed on the second insulating layer 25 including the metal wiring 26 to expose the ballland portion of the metal wiring 26. In addition, the solder ball 28 is attached to the ball land of the exposed metal wiring 26.

여기서, 상기 연결배선(24a)은, 예컨데, 반도체칩(21)의 좌측에 배치된 제1본딩패드(22a)와 연결되게 형성되며, 상기 파워 플레인(24b)은 상기 연결배선(24a) 이 배치되지 않는 반도체칩(21)의 우측에 배치된다. Here, the connection line 24a is formed to be connected to the first bonding pad 22a disposed on the left side of the semiconductor chip 21, and the power plane 24b is disposed on the connection line 24a. The semiconductor chip 21 is disposed on the right side.

이와같은 구조를 갖는 본 발명의 웨이퍼 레벨 패키지(20)는 다층 구조를 통해 파워 플레인(24b)을 형성하므로 파워가 안정적으로 공급되도록 할 수 있으며, 이에 따라, 소자 처리 속도를 개선시킬 수 있다. The wafer level package 20 of the present invention having such a structure forms a power plane 24b through a multi-layered structure so that power can be supplied stably, thereby improving device processing speed.

특히, 본 발명의 웨이퍼 레벨 패키지는 다층 구조를 이용해 그 내부에 파워 플레인을 형성하므로, 상기 파워 플레인을 형성하기 위한 별도의 공간이 필요치 않고, 아울러, 각각의 파워 핀을 하나로 연결시킬 필요가 없어서, 칩 크기가 감소되고, I/O 단자의 수가 증가되는 추세에 매우 유리하게 대처할 수 있다. In particular, since the wafer level package of the present invention uses a multilayer structure to form a power plane therein, a separate space for forming the power plane is not required, and each power pin does not need to be connected as one. The chip size is reduced and the number of I / O terminals is increased, which can be very advantageously coped with.

이하에서는 전술한 바와 같은 본 발명의 실시예에 따른 파워 라인을 강화시킨 웨이퍼 레벨 패키지의 제조방법을 도 3a 내지 도 3h를 참조하여 설명하도록 한다. 여기서, 각 도면은 하나의 반도체칩에 대해서만 도시하였다. Hereinafter, a method of manufacturing a wafer level package in which a power line is strengthened according to an embodiment of the present invention as described above will be described with reference to FIGS. 3A to 3H. Here, each drawing is shown for only one semiconductor chip.

도 3a를 참조하면, 소자 제조 공정이 끝난 다수의 반도체칩(21)을 포함하는 웨이퍼를 마련한다. 이때, 상기 반도체칩(21)은 그 상부면 중앙에 2열로 본딩패드(22a, 22b)가 배열된다. 이러한 본딩패드는 통상 알루미늄으로 이루어진다. Referring to FIG. 3A, a wafer including a plurality of semiconductor chips 21 having a device manufacturing process is prepared. In this case, the bonding pads 22a and 22b are arranged in two rows at the center of the upper surface of the semiconductor chip 21. Such bonding pads are usually made of aluminum.

여기서, 설명의 편의상 좌측에 배치된 본딩패드를 제1본딩패드(22a)라 칭하며, 우측에 배치된 본딩패드를 제2본딩패드(22b)라 칭한다. 상기 반도체칩(21) 상에 제1절연막(23)을 증착한 후, 이를 상기 제1 및 제2 본딩패드(22a, 22b)를 노출시키도록 패터닝한다. Here, for convenience of description, the bonding pads disposed on the left side are referred to as first bonding pads 22a, and the bonding pads disposed on the right side are referred to as second bonding pads 22b. The first insulating layer 23 is deposited on the semiconductor chip 21, and then patterned to expose the first and second bonding pads 22a and 22b.

도 3b를 참조하면, 노출된 제1 및 제2 본딩패드(22a, 22b)를 포함한 제1절연막(23) 상에 파워 플레인을 형성하기 위하여 제1금속씨드층(31)을 형성한다. 상기 제1금속씨드층(31)으로서는 Ti층을 이용한다. Referring to FIG. 3B, a first metal seed layer 31 is formed to form a power plane on the first insulating layer 23 including the exposed first and second bonding pads 22a and 22b. Ti layer is used as the first metal seed layer 31.

이어서, 상기 제1금속씨드층(31) 상에 제1본딩패드(22a)와 연결되는 연결배선이 형성될 영역 및 파워 플레인이 형성될 영역을 노출시키는 제1감광막패턴(32)을 형성한다. Subsequently, a first photoresist pattern 32 is formed on the first metal seed layer 31 to expose a region in which a connection wiring to be connected to the first bonding pad 22a and a region in which a power plane is to be formed.

도 3c를 참조하면, 제1감광막패턴(32)으로부터 노출된 제1금속씨드층 부분 상에 전해도금 방식을 이용해서 Cu막을 형성하고, 이를 통해, 상기 제1본딩패드(22a)와 연결되는 연결배선(24a)과 상기 제2본딩패드(22b)의 외측으로 배치되는 플로팅(floating)된 파워 플레인(24b)을 형성한다. 여기서, 상기 연결배선(24a)을 포함한 파워 플레인(24b)은, 예컨데, Cu막을 5∼10㎛의 두께로 도금하여 형성한다. Referring to FIG. 3C, a Cu film is formed on the portion of the first metal seed layer exposed from the first photoresist layer pattern 32 by using an electroplating method, and thus connected to the first bonding pad 22a. A floating power plane 24b is formed outside the wiring 24a and the second bonding pad 22b. Here, the power plane 24b including the connection wiring 24a is formed by, for example, plating a Cu film with a thickness of 5 to 10 mu m.

한편, 상기에서 연결배선(24a) 및 파워 플레인(24b)의 형성은, 보다 정확하게는, 이후에 수행될 제1감광막패턴(32) 제거 및 그 아래의 제1금속씨드층 부분을 제거하는 것을 통해 완성된다.On the other hand, the formation of the connection wiring 24a and the power plane 24b in the above, more precisely, by removing the first photoresist pattern 32 to be performed later and removing the portion of the first metal seed layer thereunder. Is completed.

도 3d를 참조하면, 공지의 공정에 따라 제1감광막패턴을 제거한 후, 상기 제1감광막패턴이 제거되어 노출된 제1금속씨드층 부분을 제거한다. 이어서, 상기 연결배선(24a) 및 파워 플레인(24b)을 포함한 제1절연막(23) 상에 제2절연막(25)을 증착한 후, 이를 제1본딩패드(22a)의 상부에 배치된 연결배선 부분을 노출시킴과 아울러 제2본딩패드(22b)를 노출시키도록 패터닝한다. Referring to FIG. 3D, after removing the first photoresist pattern according to a known process, the first photoresist pattern is removed to remove the exposed portion of the first metal seed layer. Subsequently, after depositing the second insulating film 25 on the first insulating film 23 including the connection wiring 24a and the power plane 24b, the connection wiring disposed on the first bonding pad 22a. The portion is exposed and patterned to expose the second bonding pad 22b.

도 3e를 참조하면, 노출된 제1연결배선 부분 및 제2본딩패드(22b)를 포함한 제2절연막(25) 상에 금속배선을 형성하기 위한 제2금속씨드층(33)을 형성하고, 그런다음, 상기 제2금속씨드층(33) 상에 금속배선이 형성될 제2금속씨드층 부분을 노 출시키는 제2감광막패턴(34)을 형성한다. Referring to FIG. 3E, a second metal seed layer 33 is formed on the second insulating layer 25 including the exposed first connection wiring portion and the second bonding pad 22b to form a metal wiring. Next, a second photoresist pattern 34 is formed on the second metal seed layer 33 to expose a portion of the second metal seed layer on which the metal wiring is to be formed.

도 3f를 참조하면, Cu 전해도금 공정을 이용해서 노출된 제2금속씨드층 부분 상에 5∼10㎛의 두께로 Cu막을 형성한다. 그런다음, 공지의 공정에 따라 제2감광막패턴을 제거한 후, 상기 제2감광막패턴이 제거되어 노출된 제2금속씨드층 부분을 제거해서 연결배선(24a) 및 제2본딩패드(22b)와 각각 연결되는 금속배선(26)을 형성한다. Referring to FIG. 3F, a Cu film is formed to a thickness of 5 to 10 μm on the exposed second metal seed layer portion using a Cu electroplating process. Then, after removing the second photoresist pattern according to a known process, the second photoresist pattern is removed to remove the exposed portion of the second metal seed layer, thereby connecting the connection wirings 24a and the second bonding pads 22b, respectively. The metal wiring 26 to be connected is formed.

도 3g를 참조하면, 금속배선(26)이 형성된 제2절연막 상에 제3절연막(27)을 형성한다. 그런다음, 상기 제3절연막(27)을 금속배선(26)의 볼랜드 부분을 노출시키도록 패터닝한다. 여기서, 상기 제3절연막(27)은 BGA 타입 패키지에서의 볼랜드 형성을 위한 솔더 마스크로 이해될 수 있다. Referring to FIG. 3G, a third insulating layer 27 is formed on the second insulating layer on which the metal wiring 26 is formed. Thereafter, the third insulating layer 27 is patterned to expose the ballland portion of the metal wiring 26. Here, the third insulating layer 27 may be understood as a solder mask for forming a ball land in a BGA type package.

도 3h를 참조하면, 노출된 금속배선(26)의 볼랜드 상에 솔더볼(28)을 부착시킨 후, 상기 부착된 솔더볼(28)에 대한 리플로우를 실시한다. Referring to FIG. 3H, after the solder balls 28 are attached to the ball lands of the exposed metal wires 26, the attached solder balls 28 are reflowed.

이후, 상기한 바와 같은 공정들을 통해 제조된 웨이퍼 레벨의 패키지들을 유니트 레벨(unit level)의 패키지들로 분리시킨다.Thereafter, the wafer level packages manufactured through the above processes are separated into unit level packages.

전술한 바와 같이, 본 발명의 웨이퍼 레벨 패키지는 다층 구조를 이용해 그 내부에 파워 플레인을 형성하므로, 파워 라인의 강화시킬 수 있고, 그래서, 고집적 및 고속 동작이 가능한 소자를 구현할 수 있다. As described above, the wafer level package of the present invention uses a multilayer structure to form a power plane therein, so that power lines can be strengthened, and thus, a device capable of high integration and high speed operation can be implemented.

한편, 전술한 본 발명의 실시예에서는 웨이퍼 레벨 패키지에 대해서도 도시하고 설명하였지만, 와이어 본딩 방식을 채택하는 패키지를 제외한 모든 패키지, 예컨데, 솔더 범프를 이용한 플립 칩 패키지에서의 솔더 범프 형성 이전에 다층 구 조를 이용해 파워 플레인을 형성할 수 있다. Meanwhile, in the above-described embodiment of the present invention, the wafer-level package is illustrated and described, but all packages except the wire-bonding package, for example, the multilayer structure before the solder bumps are formed in the flip chip package using the solder bumps. The jaw can be used to form a power plane.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 웨이퍼 레벨 패키지 제조시 패드 재배열 공정에서 다층 구조를 이용해 내부에 파워 플레인을 형성해줌으로써 파워 라인을 강화시켜 고집적 및 고속 소자를 구현할 수 있다. As described above, the present invention can implement a high-integration and high-speed device by strengthening the power line by forming a power plane therein by using a multilayer structure in the pad rearrangement process during wafer-level package manufacturing.

또한, 본 발명은 패키지 내부에 파워 플레인을 형성해줌으로써 반도체칩의 크기가 감소되고, I/O 단자의 수가 증가되는 추세에 매우 유리하게 대처할 수 있다. In addition, the present invention can advantageously cope with the trend of decreasing the size of the semiconductor chip and increasing the number of I / O terminals by forming a power plane inside the package.

Claims (14)

상면 중앙에 2열로 제1 및 제2 본딩패드들이 배열된 반도체칩; A semiconductor chip in which first and second bonding pads are arranged in two rows at the center of the upper surface; 상기 반도체칩 상에 상기 제1 및 제2 본딩패드들을 노출시키도록 형성된 제1절연막; A first insulating layer formed to expose the first and second bonding pads on the semiconductor chip; 상기 제1절연막 상에 상기 제1본딩패드와 연결되게 형성된 연결배선 및 상기 제2본딩패드의 외측에 배치되게 형성된 파워 플레인; A connection wire formed on the first insulating layer so as to be connected to the first bonding pad and a power plane formed on an outer side of the second bonding pad; 상기 연결배선 및 파워 플레인을 포함한 제1절연막 상에 상기 연결배선의 일부분 및 제2본딩패드를 노출시키도록 형성된 제2절연막; A second insulating layer formed to expose a portion of the connection wiring and a second bonding pad on the first insulating layer including the connection wiring and the power plane; 상기 제2절연막 상에 노출된 연결배선 부분 및 제2본딩패드와 각각 연결되게 형성된 금속배선; A metal wiring formed to be connected to the connection wiring portion and the second bonding pad exposed on the second insulating layer, respectively; 상기 금속배선을 포함한 제2절연막 상에는 상기 금속배선의 일부분을 노출시키도록 형성된 제3절연막; 및 A third insulating film formed on the second insulating film including the metal wiring to expose a portion of the metal wiring; And 상기 노출된 금속배선 부분 상에 부착된 솔더볼;A solder ball attached to the exposed metal wiring part; 을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지. Wafer level package comprising a. 제 1 항에 있어서, 상기 연결배선 및 파워 플레인은 제1금속씨드층과 Cu막의 적층막으로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지. The wafer level package of claim 1, wherein the connection wiring and the power plane are formed of a laminated film of a first metal seed layer and a Cu film. 제 1 항에 있어서, 상기 제1금속씨드층은 Ti로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지. The wafer level package of claim 1, wherein the first metal seed layer is made of Ti. 제 1 항에 있어서, 상기 금속배선은 제2금속씨드층과 Cu막의 적층막으로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지. The wafer level package of claim 1, wherein the metal wiring comprises a laminated film of a second metal seed layer and a Cu film. 제 1 항에 있어서, 상기 제2금속씨드층은 Ti로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지. The wafer level package of claim 1, wherein the second metal seed layer is made of Ti. 상면 중앙에 2열로 제1 및 제2 본딩패드가 배열된 반도체칩들을 포함하는 웨이퍼 상에 상기 제1 및 제2 본딩패드를 노출시키도록 제1절연막을 형성하는 단계; Forming a first insulating film to expose the first and second bonding pads on a wafer including semiconductor chips having first and second bonding pads arranged in two rows at a center of an upper surface thereof; 상기 제1절연막 상에 제1본딩패드와 연결되는 연결배선 및 제2본딩패드의 외측에 배치되는 파워 플레인을 형성하는 단계; Forming a connection wire connected to the first bonding pad and a power plane disposed outside the second bonding pad on the first insulating layer; 상기 연결배선 및 파워 플레인을 포함한 제1절연막 상에 상기 연결배선의 일부분 및 제2본딩패드를 노출시키도록 제2절연막을 형성하는 단계; Forming a second insulating layer on the first insulating layer including the connection wiring and the power plane to expose a portion of the connection wiring and a second bonding pad; 상기 제2절연막 상에 노출된 연결배선 부분 및 제2본딩패드와 각각 연결되게 금속배선을 형성하는 단계; Forming metal wires to be connected to the connection wire portions and the second bonding pads exposed on the second insulating layer, respectively; 상기 금속배선을 포함한 제2절연막 상에 상기 금속배선의 일부분을 노출시키도록 제3절연막을 형성하는 단계; 및 Forming a third insulating film on the second insulating film including the metal wiring to expose a portion of the metal wiring; And 상기 노출된 금속배선 부분 상에 솔더볼을 부착하는 단계;Attaching solder balls onto the exposed metallization; 를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.Wafer level package manufacturing method comprising a. 제 6 항에 있어서, 상기 연결배선 및 파워 플레인을 형성하는 단계는, The method of claim 6, wherein the forming of the connection wiring and the power plane comprises: 상기 노출된 본딩패드들을 포함한 제1절연막 상에 제1금속씨드층을 형성하는 단계; Forming a first metal seed layer on the first insulating layer including the exposed bonding pads; 상기 제1금속씨드층 상에 제1본딩패드와 연결되는 연결배선이 형성될 부분과 파워 플레인이 형성될 부분을 노출시키는 제1감광막패턴을 형성하는 단계; Forming a first photoresist pattern on the first metal seed layer to expose a portion where a connection wiring to be connected to the first bonding pad is formed and a portion where a power plane is to be formed; 상기 노출된 제1금속씨드층 부분 상에 Cu막을 형성하는 단계; 및 Forming a Cu film on the exposed first metal seed layer portion; And 상기 제1감광막패턴 및 그 아래의 제1금속씨드층 부분을 제거하는 단계;Removing the first photoresist pattern and the first metal seed layer portion thereunder; 를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법. Wafer level package manufacturing method comprising a. 제 7 항에 있어서, 상기 제1금속씨드층은 Ti로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법. 8. The method of claim 7, wherein the first metal seed layer is formed of Ti. 제 7 항에 있어서, 상기 Cu막은 전해도금 공정으로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법. 8. The method of claim 7, wherein the Cu film is formed by an electroplating process. 제 9 항에 있어서, 상기 Cu막은 5∼10㎛의 두께로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법. 10. The method of claim 9, wherein the Cu film is formed to a thickness of 5 to 10 mu m. 제 7 항에 있어서, 상기 금속배선을 형성하는 단계는, The method of claim 7, wherein forming the metal wiring, 상기 노출된 연결배선 부분 및 제2본딩패드를 포함한 제2절연막 상에 제2금속씨드층을 형성하는 단계; Forming a second metal seed layer on the second insulating layer including the exposed connection wiring portion and the second bonding pad; 상기 제2금속씨드층 상에 금속배선이 형성될 영역을 노출시키는 제2감광막패턴을 형성하는 단계; Forming a second photoresist pattern on the second metal seed layer to expose a region where a metal wiring is to be formed; 상기 노출된 제2금속씨드층 부분 상에 Cu막을 형성하는 단계; 및 Forming a Cu film on the exposed second metal seed layer portion; And 상기 제2감광막패턴 및 그 아래의 제2금속씨드층 부분을 제거하는 단계;Removing the second photoresist pattern and the second metal seed layer portion thereunder; 를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법. Wafer level package manufacturing method comprising a. 제 11 항에 있어서, 상기 제2금속씨드층은 Ti로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법. 12. The method of claim 11, wherein the second metal seed layer is formed of Ti. 제 11 항에 있어서, 상기 Cu막은 전해도금 공정으로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법. The method of claim 11, wherein the Cu film is formed by an electroplating process. 제 13 항에 있어서, 상기 Cu막은 5∼10㎛의 두께로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법. The method of claim 13, wherein the Cu film is formed to a thickness of 5 to 10 μm.
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