KR100724344B1

KR100724344B1 - Mpeg data input/output apparatus of digital television

Info

Publication number: KR100724344B1
Application number: KR1020000006673A
Authority: KR
Inventors: 유한석
Original assignee: 엘지전자 주식회사
Priority date: 2000-02-12
Filing date: 2000-02-12
Publication date: 2007-06-04
Also published as: KR20010081321A

Abstract

본 발명은 디지털 티브이의 엠펙 데이터 입/출력 장치에 관한 것으로, 종래에는 수신기의 순방향 오류 정정부(FEC)에서 최초의 입력 클럭을 마스킹해서 게이티드 클럭으로 만들어 분배하고 각 블록이 이에 맞춰 동작되도록 함으로써 최종 MPEG 데이터의 출력부에서도 이 게이티드 클럭에 맞춰 데이터를 내보내 주게 되어 데이터 레이트가 일정치 않게 되며 데이터 클럭의 주기가 비디오 디코더의 전송(Transport)부에서 인식할 수 있는 주기보다 짧은 구간도 발생하게 되는 문제점이 있었다. 따라서, 본 발명은 일정 비트 단위의 엠펙 패킷 데이터 및 그 시작신호를 저장하는 비동기 버퍼부와; 상기 비동기 버퍼부에 저장된 데이터의 저장정도에 따라 입/출력 레이트를 조절하는 입/출력 제어부를 포함하여 구성함으로써 출력되는 데이터의 레이트를 일정하게 만들어 주어 데이터의 출력 주기의 불규칙성을 완화시킬 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an MPEG data input / output device of a digital TV. In the related art, a first error clock is masked by a forward error correction unit (FEC) of a receiver to make a gated clock, and each block is operated accordingly. The output of the final MPEG data also exports the data according to the gated clock so that the data rate is not constant, and the period of the data clock is shorter than the period recognized by the transport of the video decoder. There was a problem. Accordingly, the present invention provides an asynchronous buffer unit for storing MPEG packet data and a start signal of the predetermined bit unit; By including an input / output control unit for controlling the input / output rate according to the storage degree of the data stored in the asynchronous buffer unit by making the rate of the output data constant to reduce the irregularity of the output cycle of the data There is.

Description

MPEG DATA INPUT / OUTPUT APPARATUS OF DIGITAL TELEVISION}

도1은 종래 엠펙 데이터의 출력 동작을 설명하기 위한 타이밍도.1 is a timing diagram for explaining an output operation of conventional MPEG data.

도2는 본 발명에 의한 디지털 티브이의 엠펙 데이터 입/출력 장치의 구성을 보인 블록도.Figure 2 is a block diagram showing the configuration of the MPEG data input / output device of the digital TV according to the present invention.

도3은 상기 도2에서 버퍼부를 구성하는 각 셀의 일실시예를 보인 구성도.3 is a diagram illustrating an embodiment of each cell constituting the buffer unit in FIG.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10 : 비동기 버퍼부 20 : 입/출력 제어부10: asynchronous buffer unit 20: input / output control unit

본 발명은 디지털 티브이의 엠펙 데이터 입/출력 장치에 관한 것으로, 특히 출력되는 데이터의 레이트를 일정하게 만들어 주는 디지털 티브이의 엠펙 데이터 입/출력 장치에 관한 것이다.The present invention relates to an MPEG data input / output device of a digital TV, and more particularly, to an MPEG data input / output device of a digital TV which makes a constant rate of output data.

최근 디지털 티브이 방송이 예정되면서 여러 가지 수신장치들이 개발되고 있는 상황으로, 이 디지털 방송은 전송 매체에 따라(예를 들어, 공중파에서는 ATSC VSB 방식, 케이블에서는 ITU-T J.83B QAM 방식) 다른 전송 규약을 사용하고 있다.As digital TV broadcasting is recently scheduled, various receivers are being developed. The digital broadcasting is different depending on the transmission medium (e.g., ATSC VSB over airwaves and ITU-T J.83B QAM over cable). The convention is used.

그 중 ITU의 QAM 방식에서는 순방향 오류 정정(FEC : Forward Error Correction)을 위한 각 구성부(비터비 디코더, 싱크 트레일러, 리드 솔로몬 디코더)등의 동작에 있어서 동일한 데이터 레이트를 사용하지 않는다.Among them, the IAM QAM method does not use the same data rate in the operation of each component (Viterbi decoder, sync trailer, Reed Solomon decoder) for forward error correction (FEC).

즉, 입력되는 데이터의 클럭과 출력되는 데이터의 클럭이 서로 다르게 되는 것이다.That is, the clock of the input data and the clock of the output data are different from each other.

이에 따라 수신기의 순방향 오류 정정부(FEC)에서는 최초의 입력 클럭을 마스킹해서 게이티드 클럭으로 만들어 분배하고 각 블록이 이에 맞춰 동작하도록 한다.Accordingly, the forward error correcting unit (FEC) of the receiver masks the original input clock, makes it a gated clock, and distributes it so that each block operates accordingly.

그런데, 이렇게 되면 도1에 도시된 바와 같이 최종 MPEG 데이터의 출력부에서도 이 게이티드 클럭에 맞춰 데이터를 내보내 주게 되어 데이터 레이트가 일정치 않게 되며 데이터 클럭의 주기가 비디오 디코더의 전송(Transport)부에서 인식할 수 있는 주기보다 짧은 구간도 발생하게 되는 문제점이 있었다.However, as shown in FIG. 1, the output of the final MPEG data also outputs the data according to the gated clock, so that the data rate is not constant, and the period of the data clock is transmitted from the transport of the video decoder. There was also a problem in that a shorter period than the recognizable period occurs.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 출력되는 데이터의 레이트를 일정하게 만들어 주어 데이터의 출력 주기가 너무 짧아지지 않도록 조절하여 출력하는 디지털 티브이의 엠펙 데이터 입/출력 장치를 제공함에 그 목적이 있다.Therefore, the present invention was created in order to solve the above-described conventional problems, and the MPEG data input / output of the digital TV output by adjusting the output period of the data to make the output data constant so as not to be too short The object is to provide a device.

이와 같은 목적을 달성하기 위한 본 발명은, 일정 비트 단위의 엠펙 패킷 데이터 및 그 시작신호를 저장하는 비동기 버퍼부와; 상기 비동기 버퍼부에 저장된 데이터의 저장정도에 따라 입/출력 레이트를 조절하는 입/출력 제어부를 포함하여 구성한 것을 특징으로 한다.The present invention for achieving the above object, an asynchronous buffer unit for storing the MPEG packet data and the start signal of a certain bit unit; And an input / output control unit configured to adjust an input / output rate according to a storage degree of data stored in the asynchronous buffer unit.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도2는 본 발명에 의한 엠펙 데이터 입/출력 장치의 개략적인 구성을 보인 블록도로서, 이에 도시한 바와 같이 일정 비트 단위의 엠펙 패킷 데이터 및 그 시작신호(SOP : Start of Packet)를 저장하는 비동기 버퍼부(10)와; 상기 비동기 버퍼(10)부에 저장된 데이터의 저장정도에 따라 입/출력 레이트를 조절하는 입/출력 제어부(20)를 포함하여 구성한 것으로, 이하 상기와 같이 구성한 본 발명의 동작 및 작용을 설명한다.First, FIG. 2 is a block diagram showing a schematic configuration of an MPEG data input / output device according to the present invention. As shown in FIG. 2, MPEG packet data and a start signal (SOP) of a predetermined bit unit are stored. An asynchronous buffer unit 10; The input / output control unit 20 adjusts the input / output rate according to the storage degree of the data stored in the asynchronous buffer 10. The operation and operation of the present invention configured as described above will be described below.

일단, 상기 비동기 버퍼부(10)는 원래의 데이터 8비트와 패킷의 시작 위치를 나타내는 SOP를 더하여 9비트 단위로 32개의 셀을 이루고, 입/출력 어드레스와 제어신호에 의해 해당 주소의 셀에 데이터를 라이트하거나 리드하게 된다.First, the asynchronous buffer unit 10 forms 32 cells in units of 9 bits by adding the original 8 bits of data and the SOP indicating the start position of the packet, and the data is input to the cells of the corresponding addresses by the input / output address and the control signal. Light or lead.

즉, 도3에 도시된 바와 같이 입/출력시 각각 해당 어드레스의 셀이 선택(select)되어 인에이블 신호와 클럭(Write clk, Read clk)에 따라 데이터를 라이트 또는 리드하게 된다.That is, as illustrated in FIG. 3, cells of corresponding addresses are selected during input / output to write or read data according to an enable signal and a clock (Write clk, Read clk).

다음, 상기 입/출력 제어부(20)는 비동기 버퍼부(10)를 제어하기 위한 인에이블 신호와 입/출력 어드레스를 발생하여 버퍼부(10)의 일정 정도가 데이터로 차면 출력하고, 일정 정도 이하로 떨어지면 출력을 멈추도록 제어한다.Next, the input / output control unit 20 generates an enable signal and an input / output address for controlling the asynchronous buffer unit 10 and outputs a predetermined level of the buffer unit 10 when the data is filled with a predetermined level or less. When it drops to, it controls to stop the output.

다시 말해, 상기 입/출력 제어부(20)는 데이터가 입력되기 시작하면 입력 어드레스를 증가시키고, 출력 어드레스와 어느정도 차이가 생기면 즉, 버퍼가 반 이상 차게 되면 출력 어드레스를 증가시킨다.In other words, the input / output control unit 20 increases the input address when data starts to be input, and increases the output address when the buffer is more than half full, if there is some difference from the output address.

이때, 상기 비동기 버퍼부(10)가 32×9 비트셀로 되어 있을 경우 어드레스가 '31'이 되면 다시 '0'으로 돌아와 링 버퍼처럼 동작시킨다.At this time, when the asynchronous buffer unit 10 is a 32x9 bit cell, when the address becomes '31', it returns to '0' and operates like a ring buffer.

데이터는 보통 어느 정도 긴 구간, 버퍼가 차 있는 구간에서 끊어짐 없이 연속적으로 출력되는데, 이때 유효한 데이터 구간을 나타내는 신호(Valid) 및 SOP도 데이터와 함께 출력되고 에러 신호(Error)도 패킷 단위로 딜레이를 맞춰서 나오도록 한다.The data is usually output continuously without interruption in a section that is a bit longer and full of buffers. At this time, a signal (Valid) and SOP indicating a valid data section are output together with the data, and an error signal (Error) is also delayed in packet units. Make sure it comes out.

이상에서 설명한 바와 같이 본 발명 디지털 티브이의 엠펙 데이터 입/출력 장치는 출력되는 데이터의 레이트를 일정하게 만들어 주어 데이터의 출력 주기의 불규칙성을 완화시킬 수 있는 효과가 있다.As described above, the MPEG data input / output device of the present invention has an effect of reducing the irregularity of the output cycle of the data by making the output data constant.

Claims

An asynchronous buffer unit for storing MPEG packet data in a predetermined bit unit;

And an input / output control unit configured to adjust an input / output rate of the asynchronous buffer unit according to a storage degree of data stored in the asynchronous buffer unit, wherein the input / output control unit has data up to a preset data capacity of the asynchronous buffer unit. Outputs the data stored in the asynchronous buffer unit when the data is stored, and stops outputting the data stored in the asynchronous buffer unit if the data is not stored up to the preset data capacity in the asynchronous buffer unit. Data input / output device.