KR100711925B1 - Semiconductor device and fabricating method thereof - Google Patents
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Abstract
본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판, 반도체 기판 위에 형성되어 있으며 복수의 제1 및 제2 비아, 제2 비아를 노출하는 트렌치를 포함하는 층간 절연막, 제2 비아 및 트렌치에 형성되어 있는 금속 배선, 그리고 층간 절연막 및 금속 배선 위에 형성되어 있는 확산 방지막을 포함하고, 확산 방지막은 제1 비아를 노출하는 절개부를 포함하고, 제1 비아는 빈공간이다.A method of manufacturing a semiconductor device according to the present invention is formed on a semiconductor substrate, an interlayer insulating film including a trench exposing a plurality of first and second vias and a second via, a second via and a trench formed on the semiconductor substrate. A metal wiring, and an interlayer insulating film and a diffusion barrier film formed over the metal wiring, wherein the diffusion barrier film includes a cutout exposing the first via, and the first via is an empty space.
다마신, 금속배선, 반도체, 기공, 저유전율 Damascene, metallization, semiconductor, porosity, low dielectric constant
Description
도 1은 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.
도 2 내지 도 8은 본 발명의 한 실시예에 따른 반도체 장치를 제조하는 방법의 중간 단계부터 순서대로 도시한 단면도이다.2 to 8 are cross-sectional views sequentially showing an intermediate step of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것으로, 특히 구리 배선을 포함하는 반도체 장치에 관한 것이다. TECHNICAL FIELD This invention relates to the metal wiring formation method of a semiconductor device. Specifically, It is related with the semiconductor device containing a copper wiring.
반도체 장치가 점점 고속화. 고집적화 되면서 반도체 장치내에 형성되는 금속 배선의 미세화 및 다층화가 이루어지고 있다. 이러한 금속 배선의 폭이 좁아져서 금속 배선의 저항 및 기생 용량(capacitance)으로 인한 RC(resistance capacitance)에 의한 지연이 발생하여 반도체 소자의 고속화를 방해한다. 그리고 누설 전류 증가로 인해서 전력 소모량이 증가한다.Semiconductor devices are getting faster. Increasingly integrated, miniaturization and multilayering of metal wirings formed in semiconductor devices have been achieved. As the width of the metal wiring is narrowed, delay due to resistance capacitance (RC) due to resistance and parasitic capacitance of the metal wiring occurs, thereby preventing the speed of the semiconductor device. Increasing leakage currents also increase power consumption.
이러한 신호 지연을 감소시키기 위하여 알루미늄 배선 대신에 구리를 이용하고 있다. 그러나 종래의 배선보다 점점 선폭이 좁아지고 이에 따른 배선과 배선 사이의 기생 용량이 증가하여 구리 배선이라도 신호 지연이 발생한다.Copper is used instead of aluminum wiring to reduce this signal delay. However, the line width becomes narrower than the conventional wiring, and accordingly, parasitic capacitance between the wiring and the wiring increases, so that signal delay occurs even in the copper wiring.
이러한 RC 지연을 해소하기 위해서 저유전율(low-k)물질을 사용하여 배선과 배선 사이의 절연막을 형성하고 있으나, 소자가 미세화 되면서 더욱 낮은 저유전율을 필요로하고 있다.In order to eliminate the RC delay, a low dielectric constant (low-k) material is used to form an insulating film between the wiring and the wiring, but as the device becomes finer, a lower dielectric constant is required.
따라서 층간 절연막 내에 저유전율 물질보다 더욱 유전율이 낮은 기공(air gap)을 형성하는 방법이 제안되었다.Therefore, a method of forming an air gap having a lower dielectric constant than a low dielectric constant material has been proposed in an interlayer insulating film.
그러나 기공을 포함하는 구조는 기공을 포함하지 않는 절연막에 비해서 구조가 복잡하고 공정이 어렵다.However, a structure including pores is more complicated in structure and difficult to process than an insulating film not containing pores.
본 발명이 이루고자 하는 기술적 과제는 기공을 포함하는 절연막을 용이하게 형성하는 것이다.The technical problem to be achieved by the present invention is to easily form an insulating film containing pores.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판, 반도체 기판 위에 형성되어 있으며 복수의 제1 및 제2 비아, 제2 비아를 노출하는 트렌치를 포함하는 층간 절연막, 제2 비아 및 트렌치에 형성되어 있는 금속 배선, 그리고 층간 절연막 및 금속 배선 위에 형성되어 있는 확산 방지막을 포함하고, 확산 방지막은 제1 비아를 노출하는 절개부를 포함하고, 제1 비아는 빈공간이다.A semiconductor device manufacturing method according to the present invention for achieving the above technical problem is formed on a semiconductor substrate, a semiconductor substrate, an interlayer insulating film including a plurality of first and second vias, trenches exposing the second vias, A metal wiring formed in the two vias and the trench, and a diffusion barrier formed on the interlayer insulating film and the metal wiring, wherein the diffusion barrier includes a cutout exposing the first via, and the first via is an empty space.
제1 비아의 지름은 160~200nm일 수 있다.The diameter of the first via may be 160-200 nm.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제 조 방법은 반도체 기판 위에 층간 절연막을 형성하는 단계, 층간 절연막에 복수의 제1 비아 및 제2 비아를 형성하는 단계, 제1 비아 및 제2 비아의 일부를 감광막으로 채우는 단계, 제2 비아를 노출하는 트렌치를 형성하는 단계, 제2 비아의 감광막을 제거하는 단계, 제2 비아 및 트렌치 내부를 채우는 금속막을 형성하는 단계, 연마로 반도체 기판을 평탄화하여 금속 배선을 형성하는 단계, 금속 배선 및 층간 절연막 위에 확산 방지막을 형성하는 단계, 확산 방지막에 제1 비아를 노출하는 절개부를 형성하는 단계, 그리고 제1 비아의 감광막을 제거하는 단계를 포함하다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: forming an interlayer insulating film on a semiconductor substrate, forming a plurality of first vias and second vias in the interlayer insulating film, and first vias And filling a portion of the second via with a photosensitive film, forming a trench to expose the second via, removing the photosensitive film of the second via, forming a metal film filling the second via and the trench interior, a polishing furnace Planarizing the semiconductor substrate to form metal wiring, forming a diffusion barrier on the metal interconnect and the interlayer insulating film, forming a cutout exposing the first via to the diffusion barrier, and removing the photoresist of the first via It includes.
감광막을 제1 비아 및 제2 비아의 상부로부터 1.000Å의 깊이까지는 채우지 않을 수 있다.The photoresist may not be filled to a depth of 1.000 mm from the top of the first via and the second via.
트렌치를 형성하는 단계는, 층간 절연막 위에 제2 비아를 노출하는 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 층간 절연막을 식각하는 단계를 포함할 수 있다.The forming of the trench may include forming a first photoresist layer pattern exposing the second via on the interlayer insulation layer, and etching the interlayer insulation layer using the first photoresist layer pattern as a mask.
트렌치를 형성하는 단계는, 층간 절연막 위에 제2 비아를 노출하는 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 층간 절연막을 1차 식각하는 단계, 제1 감광막 패턴 위에 제1 감광막 패턴과 동일한 패턴의 제2 감광막 패턴을 형성하는 단계, 층간 절연막을 2차 식각하는 단계를 포함할 수 있다.The forming of the trench may include forming a first photoresist pattern exposing a second via on the interlayer insulating layer, first etching the interlayer insulating layer using the first photoresist pattern as a mask, and first first photoresist pattern on the first photoresist pattern The method may include forming a second photoresist pattern having the same pattern as the second pattern, and second etching the interlayer insulating layer.
연마는 제2 비아의 감광막이 노출될 때까지 진행할 수 있다.Polishing may proceed until the photoresist of the second via is exposed.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설 명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
이제 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치 및 그 제조 방법을 설명한다.A semiconductor device and a method of manufacturing the same according to the present invention will now be described with reference to the accompanying drawings.
도 1은 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.
도 1에 도시한 바와 같이, 기판(100) 위에 층간 절연막(102)이 형성되어 있다. As shown in FIG. 1, an interlayer
기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(도시하지 않음)를 포함할 수 있다. The
하부 도전체(102)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 백금(Pt) 등으로 형성될 수 있다. 그리고 층간 절연막(106)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), SiH4, TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다.The
층간 절연막(102)에는 기판(100)의 개별 소자 또는 하부 도전체를 노출하는 복수의 제1 비아(V1), 제1 비아(V1)와 분리되어 있으며 기판(100)의 개별 소자 또는 하부 도전체를 노출하지 않는 복수의 제2 비아(V2), 제1 비아(V1)를 각각 노출하는 복수의 트렌치(T)가 형성되어 있다.The
트렌치(T)와 제1 비아(V1)의 내벽을 따라 장벽층(barrier metal)(104)이 얇 게 형성되어 있으며, 장벽층(104) 위에는 장벽층(104)에 의해 정의되는 비아와 트렌치 내부를 채우는 금속 배선(106)이 형성되어 있다.
제2 비아(V2)의 지름은 160~200nm이며, 제2 비아(V2)의 내부는 금속 또는 절연 물질 등으로 채워지지 않은 빈공간으로 층간 절연막(102)의 유전율을 감소시킨다.The diameter of the second via V2 is 160 to 200 nm, and the inside of the second via V2 is a void space not filled with metal or an insulating material, thereby reducing the dielectric constant of the
장벽층(104)은 금속 배선(106)의 금속물질이 절연막과 같은 다른층으로 확산되는 것을 방지하고, 절연막과 금속 배선(106)의 접합성(adhension)을 강화시킨다. 금속 배선(106)은 저저항 금속인 구리 따위의 도전 물질로 이루어진다.The
금속 배선(106) 위에는 확산 방지막(108)이 형성되어 있다. 확산 방지막(108)은 SiN 또는 SiH4 따위로 이루어진다. 그리고 확산 확지막(108)은 제2 비아(V2)와 대응하는 절개부(P)를 포함한다.A
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 2 내지 8과 기 설명한 도 1을 참조하여 설명한다.A method of forming a metal wiring of such a semiconductor device will be described with reference to FIGS. 2 to 8 and FIG. 1 described above.
도 2 내지 도 8은 본 발명의 한 실시예에 따른 반도체 장치를 제조하는 방법의 중간 단계부터 순서대로 도시한 단면도이다.2 to 8 are cross-sectional views sequentially showing an intermediate step of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
먼저 도 2에 도시한 바와 같이, 기판(100) 위에 층간 절연막을 형성하고, 선택적 식각 공정으로 층간 절연막에 제1 및 제2 비아(V1, V2)를 형성한다. 제2 비아(V2)의 지름은 160~200nm정도로 형성한다.First, as shown in FIG. 2, an interlayer insulating film is formed on the
다음 도 3에 도시한 바와 같이, 감광막(PR1)을 도포하여 제1 및 제2 비아(V1, V2)를 채운다. 이때 비아(V1, V2) 상부의 1,000Å 정도는 감광막(PR1)으로 채우지 않는다.Next, as shown in FIG. 3, the photosensitive film PR1 is applied to fill the first and second vias V1 and V2. In this case, the photosensitive film PR1 is not filled with about 1,000 mm of the upper portions of the vias V1 and V2.
다음 도 4에 도시한 바와 같이, 층간 절연막(102) 위에 제1 감광막 패턴(PR2)을 형성한다. 제1 감광막 패턴(PR2)은 제1 비아(V1)를 노출하는 트렌치를 형성하기 위한 것으로 제2 비아(V2)는 제1 감광막 패턴(PR2)에 의해서 보호된다. 제1 감광막 패턴(PR2)을 형성하기 위한 감광막 노광 공정시에 제1 비아(V1)에 채워진 감광막도 노광될 수 있다. 따라서 제1 감광막 패턴(PR2)을 현상할 때 일부가 현상되어 제거될 수 있다.Next, as shown in FIG. 4, the first photoresist film pattern PR2 is formed on the
다음 도 5에 도시한 바와 같이, 제1 감광막 패턴(PR2)을 마스크로 층간 절연막(102)을 식각하여 트렌치(T)를 형성한다. 이때 제1 감광막 패턴(PR2)의 상부도 일부 제거되며, 제1비아(V1)의 감광막도 일부 제거될 수 있다.Next, as shown in FIG. 5, the trench T is formed by etching the
다음 도 6에 도시한 바와 같이, 제1 감광막 패턴(PR2)과 동일한 제2 감광막 패턴(PR3)을 제1 감광막 패턴(PR2) 위에 형성한다. 그리고 제2 감광막 패턴(PR3)을 마스크로 층간 절연막(102)을 한 번 더 식각 한다. 이는 제1 비아(V1)에 남겨지는 감광막을 최소화하기 위해서이다.Next, as illustrated in FIG. 6, a second photoresist pattern PR3 identical to the first photoresist pattern PR2 is formed on the first photoresist pattern PR2. The
다음 도 7에 도시한 바와같이, 제1 및 제2 감광막 패턴(PR2, PR3)을 애싱(ashing)으로 제거한다. 이때 도 6에서 완전히 제거되지 않은 제1 비아(V1) 내부의 감광막이 완전히 제거되나, 제2 비아(V2)에는 감광막이 남겨진다.Next, as shown in FIG. 7, the first and second photosensitive film patterns PR2 and PR3 are removed by ashing. In this case, the photoresist film inside the first via V1 that is not completely removed in FIG. 6 is completely removed, but the photoresist film remains on the second via V2.
다음 도 8에 도시한 바와 같이, 제1 비아(V1) 및 트렌치(T)를 포함하는 기판 위에 스퍼터(sputter), 화학적기상증착(chemical vapor deposition), 물리기상증착(physical vapor deposition), 원자층 증착 방법(atomic layer deposition) 등의 방법으로 제1 금속막을 형성한다.Next, as shown in FIG. 8, a sputter, chemical vapor deposition, physical vapor deposition, and atomic layer on the substrate including the first via V1 and the trench T. The first metal film is formed by a method such as atomic layer deposition.
그리고 제1 금속막에 의해 비아 및 트렌치를 채우도록 구리를 증착하여 제2 금속막을 형성한다.Then, copper is deposited to fill the vias and trenches with the first metal film to form a second metal film.
이후 화학적 기계적 연마로 기판(100)을 평탄화하여 장벽층(104) 및 금속 배선(106)을 형성한다. 이때 감광막으로 채워지지 않은 제2 비아(V2)의 상부도 함께 제거되어 제2 비아(V2)의 깊이가 낮아 진다. The
다음 도 1에 도시한 바와 같이, 기판(100) 위에 확산 방지막(108)을 형성한다. 그리고 확산 방지막(108) 위에 제3 감광막 패턴(도시하지 않음)을 형성한 후 확산 방지막(108)의 일부를 제거하여 제2 비아(V2)를 노출하는 절개부(P)를 형성한다.Next, as shown in FIG. 1, a
그리고 제3 감광막 패턴과 함께 제2 비아(V2)를 채우는 감광막(PR)을 제거하여 빈공간을 형성한다.In addition, an empty space is formed by removing the photoresist film PR filling the second via V2 together with the third photoresist pattern.
이상 기술한 바와 같이, 비아와 함께 더미 비아를 형성하면 용이하게 층간 절연막에 기공을 형성할 수 있다. 따라서 유전율이 낮은 층간 절연막을 형성할 수 있으므로 RC 지연 등이 발생하지 않는 고품질의 반도체 장치를 제공할 수 있다. As described above, when the via is formed together with the via, pores can be easily formed in the interlayer insulating film. Therefore, since an interlayer insulating film having a low dielectric constant can be formed, a high quality semiconductor device can be provided in which an RC delay or the like does not occur.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050134365A KR100711925B1 (en) | 2005-12-29 | 2005-12-29 | Semiconductor device and fabricating method thereof |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020050134365A KR100711925B1 (en) | 2005-12-29 | 2005-12-29 | Semiconductor device and fabricating method thereof |
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| Publication Number | Publication Date |
|---|---|
| KR100711925B1 true KR100711925B1 (en) | 2007-04-27 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566487B1 (en) * | 1998-06-25 | 2006-07-14 | 에스케이 주식회사 | Sweetening Process of Petroleum Hydrocarbons |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030058523A (en) * | 2001-12-31 | 2003-07-07 | 주식회사 하이닉스반도체 | Method for forming multi metal layer by dual damascene process |
| KR20050007638A (en) * | 2003-07-11 | 2005-01-21 | 매그나칩 반도체 유한회사 | Method for forming a dual damascene pattern in semiconductor device |
-
2005
- 2005-12-29 KR KR1020050134365A patent/KR100711925B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030058523A (en) * | 2001-12-31 | 2003-07-07 | 주식회사 하이닉스반도체 | Method for forming multi metal layer by dual damascene process |
| KR20050007638A (en) * | 2003-07-11 | 2005-01-21 | 매그나칩 반도체 유한회사 | Method for forming a dual damascene pattern in semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566487B1 (en) * | 1998-06-25 | 2006-07-14 | 에스케이 주식회사 | Sweetening Process of Petroleum Hydrocarbons |
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