KR100709449B1 - Refresh counter of semiconductor device and test method with the same - Google Patents
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Abstract
본 발명은 반도체 소자의 리프레쉬 카운터 및 그 테스트 방법에 관한 것으로서, 특히, 리프레쉬 카운터를 초기화하여 특정 번지에서부터 리프레쉬 동작을 수행할 수 있도록 하여 리프레쉬 동작과 관련된 디램의 특성 평가시 정밀도를 향상시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 복수개의 플립플롭을 어드레스 단위로 분리하여 독립적인 래치 동작을 수행하고, 복수개의 플립플롭에 리셋 데이터를 입력하며, 복수개의 플립플롭의 클록 입력단에 리셋 명령을 입력하여 클록을 한 사이클 진행시키고 복수개의 플립플롭의 출력 데이터를 초기화시키도록 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a refresh counter of a semiconductor device and a test method thereof, and more particularly, to initialize a refresh counter to perform a refresh operation from a specific address, thereby improving accuracy in evaluating characteristics of a DRAM related to a refresh operation. Discuss the technique. The present invention performs independent latch operation by separating a plurality of flip-flops in address units, inputs reset data to a plurality of flip-flops, and inputs a reset command to a clock input terminal of the plurality of flip-flops for one cycle of clocking. Proceed and initialize the output data of the plurality of flip-flops.
Description
도 1은 종래의 반도체 소자의 리프레쉬 카운터에 관한 회로도. 1 is a circuit diagram of a refresh counter of a conventional semiconductor element.
도 2는 본 발명에 따른 반도체 소자의 리프레쉬 카운터에 관한 회로도. 2 is a circuit diagram of a refresh counter of a semiconductor device according to the present invention.
본 발명은 반도체 소자의 리프레쉬 카운터 및 그 테스트 방법에 관한 것으로서, 특히, 리프레쉬 카운터를 초기화하여 특정 번지에서부터 리프레쉬 동작을 수행할 수 있도록 하여 리프레쉬 동작과 관련된 디램의 특성 평가시 정밀도를 향상시킬 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a refresh counter of a semiconductor device and a test method thereof, and more particularly, to initialize a refresh counter to perform a refresh operation from a specific address, thereby improving accuracy in evaluating characteristics of a DRAM related to a refresh operation. Technology.
일반적으로 반도체 메모리 장치는 크게 동적 메모리 장치(DRAM)와 정적 메모리 장치(SRAM)로 분류된다. 그 중에서 SRAM은 래치를 형성하는 4개의 트랜지스터로 기본 셀을 구현하기 때문에 전원이 제거되지 않는 한, 저장된 데이터는 손상없이 보존된다. 따라서, 데이터를 재충전시키는 리프레쉬 동작은 요구되지 않는다. Generally, semiconductor memory devices are classified into dynamic memory devices (DRAM) and static memory devices (SRAM). Among them, SRAM implements a basic cell with four transistors forming a latch, so stored data is preserved without damage unless power is removed. Thus, no refresh operation to recharge the data is required.
그러나, DRAM은 1개의 트랜지스터와 1개의 커패시터로 기본 셀을 구성하고, 커패시터에 데이터를 저장한다. 그런데, 커패시터 소자의 특성상 저장된 데이터를 나타내는 커패시터의 전하는 시간이 지나감에 따라 감소한다. 이에 따라, 디램 장치에서는 디램에 저장된 데이터를 계속 유지하기 위하여 반드시 일정 주기마다 메모리 셀 내의 데이터를 재충전하는 리프레쉬 동작이 요구된다. However, DRAM constitutes a basic cell with one transistor and one capacitor, and stores data in the capacitor. However, due to the characteristics of the capacitor element, the charge of the capacitor representing the stored data decreases with time. Accordingly, the DRAM device requires a refresh operation of recharging data in a memory cell at regular intervals in order to maintain data stored in the DRAM.
이러한 리프레쉬 동작은 다음과 같은 일련의 과정을 통해 수행된다. 일정 시간마다 순차적으로 행번지를 바꿔가면서 메모리 셀의 워드라인이 선택된다. 그리고, 이 워드라인에 대응하는 커패시터에 저장된 전하는 감지 증폭수단에 의하여 증폭되어 다시 커패시터에 저장된다. 이러한 일련의 리프레쉬 과정을 통하여 저장된 데이터가 손상없이 보존된다. This refresh operation is performed through a series of processes as follows. The word line of the memory cell is selected while sequentially changing the row address at predetermined time intervals. The charge stored in the capacitor corresponding to this word line is amplified by the sense amplifying means and stored in the capacitor again. Through this series of refresh processes, the stored data is preserved intact.
이전에는 리프레쉬에 필요한 명령어 및 어드레스 등을 외부에 입력하는 방식으로 리프레쉬를 진행하였으나, 근래에 들어서는 제어의 간편화, 칩의 고속화 등을 이유로 내부에서 리프레쉬에 필요한 명령어 및 어드레스 등을 생성하여 리프레쉬를 진행하고 있다. In the past, the refresh was performed by inputting an instruction and an address necessary for the refresh to the outside. However, in recent years, the refresh is generated by generating an instruction and an address necessary for refreshing internally due to the ease of control and the speed of the chip. have.
내부적으로 리프레위 어드레스를 생성하여 리프레쉬를 진행하는 방법으로는 오토(Auto) 리프레쉬와 셀프(Self) 리프레쉬 등이 있다. There are two methods for generating a refresh address internally and performing refresh, such as auto refresh and self refresh.
먼저, 현재 디램에서는 저전력 소비를 구현하기 위해서 셀프 리프레쉬 모드를 채용하고 있다. 셀프 리프레쉬 동작은 리프레쉬 동기신호로 사용되는 라스 /RAS 신호마저도 메모리 장치 내부장치에서 발생시키고, 라스 /RAS 신호보다 카스 /CAS 신호가 먼저 발생한 후, 일정한 조건이 되면 자체적으로 리프레쉬를 진행하는 방법이다. First of all, DRAM uses self-refresh mode to realize low power consumption. The self-refresh operation generates even the Lars / RAS signal used as the refresh synchronization signal from the internal device, and the Cas / CAS signal occurs before the Lars / RAS signal, and then refreshes itself under certain conditions.
반면에, 오토 리프레쉬 장치에서는 외부로부터 리프레쉬 어드레스를 입력받 는대신 메모리 장치 칩에 내장된 리프레쉬 어드레스 카운터가 로오 어드레스를 발생시켜 리프레쉬를 수행하는 방식으로, 일명 카스 비포 라스 리프레쉬(CAS-Before-Ras Refresh;CBR)라고 한다. 이는 라스 /RAS 신호보다 카스 /CAS 신호가 먼저 발생할 때, 외부에서 입력되는 어드레스를 무시하고 내부에서 발생된 어드레스를 이용하여 리프레쉬를 진행하는 방법이다. CBR 진입 후 일정한 시간이 지나면 셀프 리프레쉬 모드로 진입하게 된다. On the other hand, in an auto refresh device, a refresh address counter built in a memory device chip generates a row address to perform a refresh instead of receiving a refresh address from an external source, which is called CAS-Before-Ras Refresh. ; CBR). This is a method of refreshing using an internally generated address while ignoring an externally input address when the casing / CAS signal occurs before the Lars / RAS signal. After a certain time after entering the CBR, it enters the self refresh mode.
셀프 리프레쉬 모드로 진입하면 셀프 리프레쉬 모드의 자체 카운터에 의해 일정한 주기마다 한 사이클씩 리프레쉬를 수행하게 된다. 이때, 워드라인을 인에이블시켜 리프레쉬를 수행하는 순서는 일반적인 리프레쉬 모드에서와 마찬가지로 카운터에서 발생되는 어드레스를 정보를 입력받아 로오 오드레스를 발생시킴으로써 전체 리프레쉬 사이클만큼 수행한다. When the self refresh mode is entered, the self counter of the self refresh mode is used to perform refresh cycle by one cycle. At this time, the order of performing the refresh by enabling the word line is performed by the entire refresh cycle by generating a row address by receiving the information of the address generated from the counter as in the normal refresh mode.
즉, 종래의 반도체 소자의 리프레쉬 카운터는 도 1에서와 같이 로오 어드레스 비트와 동수의 토글 플립플롭들 FF0~FF7이 직렬로 연결된다. 그리고, 카스 비포 라스 리프레쉬 신호 CBR가 인에이블되면 각 플립플롭들 FF0~FF7이 연쇄적으로 반응하여 업-카운팅을 수행하게 된다. That is, in the refresh counter of the conventional semiconductor device, toggle flip-flops FF0 to FF7 having the same number as the row address bits are connected in series as shown in FIG. 1. In addition, when the cas bipolar refresh signal CBR is enabled, each of the flip-flops FF0 to FF7 reacts in series to perform up-counting.
그리고, 각각의 플립플롭들 FF0~FF7의 출력이 어드레스 A0~A7에 대응하여 어드레스 버퍼에 연결된다. 이에 따라, 각 플립플롭들 FF0~FF7의 상태 출력이 각각의 어드레스 버퍼에 연결되어 있어 외부 핀에서 입력된 어드레스 대신에 내부 어드레스 카운터의 출력을 어드레스로 받아들인다. The outputs of the respective flip-flops FF0 to FF7 are connected to the address buffers corresponding to the addresses A0 to A7. Accordingly, the state outputs of the respective flip-flops FF0 to FF7 are connected to respective address buffers, so that the output of the internal address counter is accepted as an address instead of an address input from an external pin.
이러한 디램에서 리프레쉬 동작은 데이터를 유지하기 위한 필수 동작으로 이 와 관련된 동작에 대하여 정확한 측정을 수행해야 제품의 특성을 정밀하게 평가할 수 있다. In such a DRAM, a refresh operation is an essential operation to maintain data, and accurate measurement of the related operation can be performed to accurately evaluate the characteristics of the product.
그런데, 종래의 반도체 소자의 리프레쉬 카운터는 리프레쉬 명령어인 카스 비포 라스 리프레쉬 신호 CBR를 입력받는 반면에, 리프레쉬 어드레스는 내부 카운터에 래치되어 있는 어드레스 값을 이용하게 된다. 따라서, 외부로부터 어드레스를 입력받지 않기 때문에 현재 어느 어드레스가 리프레쉬 되는지의 여부를 알 수 없게 된다. 이에 따라, 리프레쉬 동작과 관련된 제품의 특성을 측정할 경우 정밀한 측정이 불가능한 문제점이 있다. By the way, while the refresh counter of the conventional semiconductor device receives the cas non-phoras refresh signal CBR, which is a refresh command, the refresh address uses an address value latched in the internal counter. Therefore, since no address is input from the outside, it is not possible to know which address is currently refreshed. Accordingly, when measuring the characteristics of the product related to the refresh operation there is a problem that precise measurement is impossible.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 특히, 리프레쉬 명령에 의해 리프레쉬 동작의 수행시 어드레스를 래치하는 리프레쉬 카운터의 어드레스를 초기화하여 특정 번지에서부터 리프레쉬 동작을 수행할 수 있도록 하여 리프레쉬 동작과 관련된 디램의 특성 평가시 정밀도를 향상시킬 수 있도록 하는데 그 목적이 있다.The present invention has been made to solve the above problems, and in particular, the refresh operation by performing a refresh operation from a specific address by initializing the address of the refresh counter latching the address when the refresh operation is performed by the refresh instruction. The purpose of the present invention is to improve the accuracy in evaluating the characteristics of DRAMs.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 리프레쉬 카운터는, 명령신호가 인에이블되면 순차적인 업-카운팅 동작을 수행하는 직렬 연결된 복수개의 플립플롭; 초기화 동작시 복수개의 플립플롭의 데이터 입력단에 리셋 데이터를 선택적으로 인가하기 위한 제 1스위칭 수단; 초기화 동작시 복수개의 플립플롭의 클록 입력단에 리셋 명령을 선택적으로 인가하기 위한 제 2스위칭 수단; 및 직렬 연결된 복수개의 플립플롭의 입/출력단을 선택적으로 연결하기 위한 제 3스위칭 수단을 포함하는 것을 특징으로 한다. The refresh counter of the semiconductor device of the present invention for achieving the above object comprises a plurality of flip-flops connected in series to perform a sequential up-counting operation when the command signal is enabled; First switching means for selectively applying reset data to data input terminals of the plurality of flip-flops during an initialization operation; Second switching means for selectively applying a reset command to clock inputs of the plurality of flip-flops during an initialization operation; And third switching means for selectively connecting the input / output terminals of the plurality of flip-flops connected in series.
또한, 본 발명의 반도체 소자의 리프레쉬 카운터 테스트 방법은, 명령신호에 따라 순차적인 업-카운팅 동작을 수행하는 직렬 연결된 복수개의 플립플롭을 포함하는 반도체 소자의 리프레쉬 카운터 테스트 방법에 있어서, 복수개의 플립플롭을 어드레스 단위로 분리하여 독립적인 래치 동작을 수행하는 단계; 복수개의 플립플롭에 리셋 데이터를 입력하는 단계; 및 복수개의 플립플롭의 클록 입력단에 리셋 명령을 입력하여 클록을 한 사이클 진행시키고 복수개의 플립플롭의 출력 데이터를 초기화시키는 단계를 포함하는 것을 특징으로 한다. In addition, the refresh counter test method of the semiconductor device of the present invention, in the refresh counter test method of a semiconductor device comprising a plurality of flip-flops connected in series to perform a sequential up-counting operation according to the command signal, a plurality of flip-flops Separating the data into address units to perform an independent latch operation; Inputting reset data to the plurality of flip-flops; And inputting a reset command to the clock input terminals of the plurality of flip-flops to advance the clock by one cycle and to initialize output data of the plurality of flip-flops.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 2는 본 발명에 따른 반도체 소자의 리프레쉬 카운터에 관한 회로도이다. 2 is a circuit diagram of a refresh counter of a semiconductor device according to the present invention.
본 발명은 복수개의 플립플롭 FF0~FF2과, 복수개의 스위치 SW1~SW6를 구비한다. 여기서, 스위치 SW1~SW2는 리셋 데이터 RD 입력단과 플립플롭 FF0~FF2의 데이타 D 입력단 사이에 연결된다. 그리고, 스위치 SW4~SW6는 리셋 명령 RCMD 입력단과 플립플롭 FF0~FF2의 입력단 사이에 연결된다. 그리고, 각각의 플립플롭 FF0~FF2은 스위치 SW7~SW8를 통해 직렬 연결된다. The present invention includes a plurality of flip-flops FF0 to FF2 and a plurality of switches SW1 to SW6. Here, the switches SW1 to SW2 are connected between the reset data RD input terminal and the data D input terminal of the flip-flops FF0 to FF2. The switches SW4 to SW6 are connected between the reset command RCMD input terminal and the flip-flop FF0 to FF2 input terminal. Each flip-flop FF0 to FF2 is connected in series via switches SW7 to SW8.
본 발명의 실시예에서는 플립플롭 FF0~FF2의 개수를 3개로 표현하였지만, 플립플롭 FF0~FF2의 개수는 어드레스 비트와 동일한 개수로 구비되는 것이 바람직하다. In the embodiment of the present invention, the number of flip-flops FF0 to FF2 is expressed as three, but the number of flip-flops FF0 to FF2 is preferably equal to the number of address bits.
이러한 구성을 갖는 본 발명의 반도체 소자의 리프레쉬 카운터 테스트 방법에 관한 동작 과정을 설명하면 다음과 같다. Referring to the operation of the refresh counter test method of the semiconductor device of the present invention having such a configuration as follows.
본 발명의 각 스위치 SW1~SW8의 턴온/턴오프와 관련된 카운터의 초기화 동작은 다음의 <표>와 같이 수행된다. The initialization operation of the counter associated with the turn on / turn off of each switch SW1 to SW8 of the present invention is performed as shown in the following Table.
<표><Table>
먼저, 스위치 SW7,SW8를 오프하여 카운터의 어드레스를 래치하는 플립플롭 FF0~FF2을 어드레스 단위로 분리하여 독립적으로 동작하도록 한다. 그리고, 스위치 SW1~SW3를 턴온하여 플립플롭 FF0~FF2의 데이타 입력단 D에 새로운 리셋 데이터 RD 하이를 입력한다. First, the switches SW7 and SW8 are turned off to separate the flip-flops FF0 to FF2 that latch the address of the counter in address units to operate independently. Then, the switches SW1 to SW3 are turned on to input new reset data RD high to the data input terminal D of the flip-flops FF0 to FF2.
이후에, 스위치 SW1~SW3를 오프하고, 스위치 SW4~SW6를 턴온하여 플립플롭 FF0~FF2의 클록 입력단에 리셋 명령 CMD으로 로우와 하이 데이터를 순차적으로 입력한다. 이에 따라, 카운터의 입력 클록을 로우에서 하이로 1사이클 진행시키면, 플립플롭 FF0~FF2의 출력 데이터 /Q는 로우가 되어 초기화가 완료된다. Thereafter, the switches SW1 to SW3 are turned off, the switches SW4 to SW6 are turned on, and low and high data are sequentially inputted to the clock input terminals of the flip-flops FF0 to FF2 by the reset command CMD. As a result, when the input clock of the counter is advanced one cycle from low to high, the output data / Q of the flip-flops FF0 to FF2 goes low and initialization is completed.
예를 들어, 스위치 SW1~SW8가 모두 오프 상태일 경우 리셋 데이터 RD가 하이이고, 리셋 명령 RCMD가 로우가 되어 출력 데이터 /Q가 이전 상태를 유지한다. 그리고, 스위치 SW1~SW3,SW7,SW8가 오프이고, 스위치 SW4~SW6만 턴온될 경우 리셋 데 이터 RD가 하이이고, 리셋 명령 RCMD가 로우가 되어 플립플롭 FF0~FF2에 입력된다. For example, if all of the switches SW1 to SW8 are off, the reset data RD is high and the reset command RCMD is low to maintain the output data / Q. When the switches SW1 to SW3, SW7, and SW8 are off, and only the switches SW4 to SW6 are turned on, the reset data RD is high and the reset command RCMD becomes low and is input to the flip-flops FF0 to FF2.
이어서, 스위치 SW1~SW6가 턴온되고, 스위치 SW7,SW8가 오프 상태일 경우 리셋 데이터 RD가 하이이고, 리셋 명령 RCMD가 로우가 되어 플립플롭 FF0~FF2의 출력 데이터 /Q가 하이가 된다. Subsequently, when the switches SW1 to SW6 are turned on, and the switches SW7 and SW8 are in the off state, the reset data RD is high and the reset command RCMD is low so that the output data / Q of the flip-flops FF0 to FF2 becomes high.
다음에, 스위치 SW1~SW3,SW7,SW8가 오프되고, 스위치 SW4~SW6가 턴온 상태일 경우 리셋 데이터 RD가 하이가 되고, 리셋 명령 RCMD이 로우가 되어 플립플롭 FF0~FF2의 출력 데이터 /Q가 하이가 된다. Next, when the switches SW1 to SW3, SW7, and SW8 are turned off, and the switches SW4 to SW6 are turned on, the reset data RD becomes high, and the reset command RCMD becomes low to output data / Q of the flip-flops FF0 to FF2. Goes high.
이후에, 스위치 SW1~SW3,SW7,SW8가 오프되고, 스위치 SW4~SW6가 턴온 상태일 경우 리셋 데이터 RD가 입력되지 않고, 리셋 명령 RCMD가 하이가 되어 플립플롭 FF0~FF2의 출력 데이터 /Q가 로우가 된다. 이에 따라, 초기화 동작이 완료된다. After that, when the switches SW1 to SW3, SW7, and SW8 are turned off and the switches SW4 to SW6 are turned on, the reset data RD is not input and the reset command RCMD becomes high so that the output data / Q of the flip-flops FF0 to FF2 is Goes low. Thus, the initialization operation is completed.
이어서, 스위치 SW1~SW3,SW7,SW8가 오프되고, 스위치 SW4~SW6가 턴온 상태일 경우 리셋 데이터 RD가 입력되지 않고, 리셋 명령 RCMD가 로우가 되어 플립플롭 FF0~FF2의 출력 데이터 /Q가 로우가 된다. Subsequently, when the switches SW1 to SW3, SW7 and SW8 are turned off and the switches SW4 to SW6 are turned on, the reset data RD is not input and the reset command RCMD becomes low so that the output data / Q of the flip-flops FF0 to FF2 is low. Becomes
그 다음, 스위치 SW1~SW3가 오프되고, 스위치 SW4~SW8가 턴온 상태일 경우 리셋 데이터 RD가 입력되지 않고, 리셋 명령 RCMD가 로우가 되어 플립플롭 FF0~FF2의 출력 데이터 /Q가 로우가 된다. Then, when the switches SW1 to SW3 are turned off and the switches SW4 to SW8 are turned on, the reset data RD is not input, and the reset command RCMD goes low, and the output data / Q of the flip-flops FF0 to FF2 goes low.
이후에, 스위치 SW1~SW6가 오프되고, 스위치 SW7,SW8가 턴온 상태일 경우 리셋 데이터 RD와 리셋 명령 RCMD이 입력되지 않을 경우 플립플롭 FF0~FF2의 출력 데이터 /Q가 로우가 되어 노말 동작을 전환된다. After that, when the switches SW1 to SW6 are turned off and the switches SW7 and SW8 are turned on, when the reset data RD and the reset command RCMD are not input, the output data / Q of the flip-flops FF0 to FF2 goes low to switch the normal operation. do.
한편, 노말 동작을 위해 스위치 SW1~SW6를 모두 오프시키고, 스위치 SW7,SW8 가 턴온되면 기존과 동일한 동작을 수행하게 된다. 이때, 플립플롭 FF0~FF2의 출력이 로우 상태가 되어, 이후 리프레쉬 명령이 입력될 경우 초기화된 어드레스에서부터 리프레쉬 명령을 수행하게 된다. 그리고, 노말 동작시에는 리셋 데이터 RD와 리셋 명령 RCMD이 입력되지 않는다.Meanwhile, when the switches SW1 to SW6 are all turned off for normal operation, and the switches SW7 and SW8 are turned on, the same operation as the conventional operation is performed. At this time, the outputs of the flip-flops FF0 to FF2 go low, and when the refresh command is input later, the refresh command is executed from the initialized address. In the normal operation, the reset data RD and the reset command RCMD are not input.
즉, 카스 비포 라스 리프레쉬 신호 CBR가 인에이블되면 각 플립플롭들 FF0~FF2이 연쇄적으로 반응하여 업-카운팅을 수행하게 된다. That is, when the cas biphos refresh signal CBR is enabled, each flip-flop FF0 to FF2 reacts in series to perform up-counting.
그리고, 각각의 플립플롭들 FF0~FF2의 출력이 초기화 동작시 설정된 어드레스에 대응하여 어드레스 버퍼에 연결된다. 이에 따라, 각 플립플롭들 FF0~FF2의 상태 출력이 각각의 어드레스 버퍼에 연결되어 있어 외부 핀에서 입력된 어드레스 대신에 내부 어드레스 카운터의 출력을 어드레스로 받아들인다. The outputs of the respective flip-flops FF0 to FF2 are connected to the address buffer corresponding to the address set during the initialization operation. Accordingly, the state outputs of the respective flip-flops FF0 to FF2 are connected to respective address buffers to receive the output of the internal address counter as an address instead of the address input from the external pin.
이상에서 설명한 바와 같이, 본 발명은 리프레쉬 명령에 의해 리프레쉬 동작의 수행시 어드레스를 래치하는 리프레쉬 카운터의 어드레스를 초기화하여 특정 번지에서부터 리프레쉬 동작을 수행할 수 있도록 하여 리프레쉬 동작과 관련된 디램의 특성 평가시 정밀도를 향상시킬 수 있도록 한다. 즉, 양품/불량품을 판정하는 테스트 공정에서 디램의 특성을 정확하게 판정할 수 있도록 하는 효과를 제공한다. As described above, the present invention can initialize the address of the refresh counter that latches an address when performing a refresh operation by a refresh command, so that the refresh operation can be performed from a specific address, so that the accuracy of the characteristics of the DRAM related to the refresh operation can be evaluated. To improve. That is, it provides an effect of accurately determining the characteristics of the DRAM in the test process for determining good or bad.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
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| KR100709449B1 true KR100709449B1 (en) | 2007-04-18 |
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|---|---|---|---|
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| Country | Link |
|---|---|
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897195A (en) | 1981-12-07 | 1983-06-09 | Fujitsu Ltd | Dynamic semiconductor memory device |
| KR20010027372A (en) * | 1999-09-13 | 2001-04-06 | 윤종용 | CBR counter for DRAM semiconductor device |
| KR20040022857A (en) * | 2002-09-10 | 2004-03-18 | 삼성전자주식회사 | Address counter and reset state detection circuit for detecting fail state of refresh address in semiconductor memory device thereof |
-
2006
- 2006-01-19 KR KR1020060005899A patent/KR100709449B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897195A (en) | 1981-12-07 | 1983-06-09 | Fujitsu Ltd | Dynamic semiconductor memory device |
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