KR100707594B1 - Thyristor-type isolation sturcture of semiconductor device - Google Patents
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Abstract
고주파 신호가 인가되는 도전성 패드와 실리콘 기판 사이에, P형 반도체 기판과, 상기 기판 내에 형성된 N 웰과, 상기 N 웰 내에 형성된 P형 정션과, 상기 기판의 표면에 형성되고 N형 도펀트가 주입된 도전층을 포함하는 싸이리스터(Thyristor)형 격리 구조가 개시된다. 여기서, 도전층은 폴리실리콘 및 코발트 실리사이드층으로 형성될 수 있다. 이를 통해, 기존 CMOS 공정을 이용하면서 도전성 패드로 인가되는 고주파 신호의 왜곡 및 손실을 최소화할 수 있다.Between a conductive pad to which a high frequency signal is applied and a silicon substrate, a P-type semiconductor substrate, an N well formed in the substrate, a P-type junction formed in the N well, and an N-type dopant formed on a surface of the substrate A thyristor type isolation structure including a conductive layer is disclosed. Here, the conductive layer may be formed of a polysilicon and cobalt silicide layer. Through this, it is possible to minimize the distortion and loss of the high frequency signal applied to the conductive pad using the conventional CMOS process.
PGS, 격리 구조 PGS, isolation structure
Description
도 1은 고주파 신호 및 실리콘 기판 사이에 형성된 종래의 격리 구조를 도시한 단면도이다.1 is a cross-sectional view showing a conventional isolation structure formed between a high frequency signal and a silicon substrate.
도 2는 본 발명에 따른 싸이리스터형(Thyristor-Type) 격리 구조를 도시한 단면도이다. 2 is a cross-sectional view showing a thyristor-type isolation structure according to the present invention.
본 발명은 반도체 소자에 관한 것으로서, 고주파 신호와 실리콘 기판 사이에 발생하는 신호의 왜곡 및 손실을 방지하는 격리 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an isolation structure that prevents distortion and loss of a signal generated between a high frequency signal and a silicon substrate.
일반적으로 집적형 커패시터에서 요구되는 성능으로는 단위 면적당 커패시턴스를 들 수 있다. 일반적인 반도체 공정에서, RF(Radio Frequency)용 커패시터에 요구되는 특성으로는 무엇보다 기생 성분의 최소화라고 할 수 있다. 대표적인 기생 성분으로서 직렬 저항과 기판과의 기생 커패시턴를 들 수 있다.In general, the performance required for integrated capacitors is the capacitance per unit area. In a general semiconductor process, parasitic components are minimized among the characteristics required for a capacitor for a radio frequency (RF). Typical parasitic components include parasitic capacitances between the series resistance and the substrate.
고주파 신호에 대한 실리콘 기판의 영향을 줄이는 방법으로서 많은 방법이 제안되었다. 절연체의 두께를 늘리는 방안으로서, 트렌치를 인덕터 아래에 두거 나, 웰(Well)을 형성한 후 역방향 바이어스를 가하는 방법들이 제안되었다. 또 다른 예로는 인덕터 아래에 접지판을 삽입하여 기판과의 커플링을 차단하는 방법이 소개되었는데, 접지판에 의한 인덕턴스의 감소를 방지하기 위하여 접지판을 여러 조각으로 절단한 식각된 차폐 접지(Patterned Ground Shield; PGS) 기술이 널리 알려져 있다. Many methods have been proposed as a way of reducing the influence of silicon substrates on high frequency signals. As a way to increase the thickness of the insulator, methods have been proposed in which the trench is placed under the inductor, or a well is formed and then reverse biased. Another example was to insert a ground plane under the inductor to cut the coupling to the substrate. An etched shielded ground with several pieces of ground plane cut to prevent reduction of inductance by the ground plane. Ground Shield (PGS) technology is well known.
PGS를 이용하여 나선형 인덕터의 충실도(Q-factor)를 높일 수 있지만, PGS를 이용한 인덕터의 문제접은 접지판과의 사이에 커패시턴스 성분의 지나친 증가로 인해 공진 주파수가 감소하고 따라서 충실도 역시 감소한다는 점이다. PGS를 실리콘 기판 상에 확산을 이용한 웰의 조합으로 구현할 수 있는데, 도 1에는 P+ 정션을 이용한 격리 방법을 개략적으로 도시하였다.PGS can be used to increase the Q-factor of a spiral inductor, but the problem of inductors using PGS is that the resonance frequency decreases due to excessive increase in capacitance between the ground plane and thus the fidelity also decreases. . PGS can be implemented with a combination of wells using diffusion on a silicon substrate. FIG. 1 schematically illustrates an isolation method using P + junctions.
도 1을 참조하면, P형 실리콘 기판(10)에 STI(Shallow Trench Isolation; 20)가 형성되고, STI(20)에 의해 구분된 영역에 N 웰(12)이 형성된다. 그리고, 기판(10)의 표면 근방에 P형 도펀트를 주입하여 P+ 정션(14)을 형성한다. 실리콘 기판(10), N 웰(12) 및 P+ 정션(14)으로 이루어진 수직형 pnp 다이오드 위에는 복수의 층간 절연막(ILD1, ILD2 및 ILD3)이 적층되고, 최상층에는 도전성 패드(30)가 형성된다.Referring to FIG. 1, a shallow trench isolation (STI) 20 is formed in a P-
도 1에 도시한 P+ 정션을 이용한 격리 구조는, 일반적인 로직 회로와 RF 회로가 공존하여 동일 칩에 형성되는 경우, 기생 커패시턴스를 줄이는 데에 효과가 있다. 그러나, 상술한 P+ 정션을 이용한 격리 구조는 충실도가 만족스럽지 못하다는 문제가 있다.The isolation structure using the P + junction shown in FIG. 1 is effective in reducing parasitic capacitance when a general logic circuit and an RF circuit coexist in the same chip. However, the isolation structure using the P + junction described above has a problem that the fidelity is not satisfactory.
본 발명은 상술한 문제를 해결하기 위하여 창안된 것으로서, 고주파 신호를 사용하는 경우에 실리콘 기판에 의한 삽입 손실을 줄이면서 동시에 신호(Signal)의 왜곡을 최소화할 수 있는 싸이리스터형(Thyristor-Type) 격리 구조를 제공하는 것이다.The present invention was devised to solve the above-described problem, and in the case of using a high frequency signal, a thyristor-type which can reduce the insertion loss caused by the silicon substrate and minimize the signal distortion at the same time To provide an isolation structure.
본 발명에 따른 반도체 소자의 격리 구조는, P형 반도체 기판과, 상기 기판 내에 형성된 N 웰과, 상기 N 웰 내에 형성된 P형 정션과, 상기 P형 정션 내에 형성된 복수의 소자 분리막과, 상기 기판의 표면에 형성되고 N형 도펀트가 주입된 도전층을 포함한다. 여기서, 도전층은 폴리실리콘 및 코발트 실리사이드층으로 형성될 수 있다. The isolation structure of a semiconductor device according to the present invention includes a P-type semiconductor substrate, an N well formed in the substrate, a P-type junction formed in the N well, a plurality of element isolation films formed in the P-type junction, and And a conductive layer formed on the surface and implanted with an N-type dopant. Here, the conductive layer may be formed of a polysilicon and cobalt silicide layer.
또한, 도전층 위에는 복수의 층간 절연막이 형성될 수 있으며, 최상층에 위치한 층간 절연막 위에는 도전층과 중첩되는 도전성 패드가 형성될 수 있다.In addition, a plurality of interlayer insulating layers may be formed on the conductive layer, and a conductive pad overlapping the conductive layer may be formed on the interlayer insulating layer positioned on the uppermost layer.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 격리 구조의 바람직한 실시예를 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the isolation structure of the semiconductor device according to the present invention.
도 2를 참조하면, P형 반도체 기판(10) 내에 서로 대향하는 한쌍의 소자 분리막으로서 소자 분리막(20)을 형성한다. 또한, 한 쌍의 소자 분리막(20) 내에는 복수의 STI(20a)가 형성될 수 있다. 그리고, 소자 분리막(20)에 의해 구분되는 기판(10)의 활성 영역에 N형 도펀드를 깊게 주입하여 N 웰(12)을 형성한다.Referring to FIG. 2, the
다음으로, 깊은 N 웰(12) 내에 다시 P형 도펀트를 주입하여 정션(14)을 형성 한다. P형 정션(14)을 형성한 후에는, 정션(14)이 형성된 기판(10)의 표면에 폴리실리콘막(16)을 형성하고, 여기에 N형 도펀트를 주입한다. 이때, 폴리실리콘막(16)에 주입되는 N형 도펀트의 농도는 N 웰(12)에 주입된 도펀트의 농도보다 높게 형성될 수 있다. 그리고 폴리실리콘막(16) 위에 코발트 등의 금속을 증착한 후 열처리를 행하여 실리사이드(Silicide)를 형성한다.Next, the p-type dopant is injected again into the deep N well 12 to form the
이렇게 형성된 격리 구조는 P형 실리콘 기판(10), N 웰(12), P형 정션(14), 복수의 STI(20a) 및 N형 폴리실리콘막(16)을 포함하는 싸이리스터(Thyristor)를 구성한다. 후속하는 집적 회로 공정을 통해 복수의 층간 절연막(ILD1 내지 ILD3)이 형성되고, 또한 최상층에 위치한 층간 절연막(ILD3) 위에 도전성 패드(30)가 형성될 수 있다. 만약, 도전성 패드(30)를 통해 고주파 전원이 인가되는 경우, 도전성 패드(30) 및 기판(10) 사이에 기생 커패시턴스가 생길 수 있으나, 이 기생 커패시턴스는 상술한 구조의 싸이리스터에 의해 최소화된다. The isolation structure thus formed includes a thyristor including a P-
또한, P형 실리콘 기판(10), N 웰(12), P형 정션(14), 복수의 STI(20a) 및 N형 폴리실리콘막(16)으로 이루어진 싸이리스터(Thyristor)에 의해서, 도전성 패드(30)을 통해 흐르는 신호(Signal)에 대한 간섭이 최소화될 수 있다. 따라서, 와전류(Eddy Current)의 경로를 단절함과 아울러 수직적으로 발생하는 기생 커패시턴스를 최소화하여 실리콘 기판에 의한 삽입 손실이 감소되고, 아울러 실리콘 기판에 의한 노이즈(Noise) 특성이 보다 향상될 수 있다.In addition, a conductive pad is formed by a thyristor made of a P-
본 발명에 따르면, 기존 CMOS 공정을 이용하면서 도전성 패드로 인가되는 고 주파 신호의 왜곡 및 손실을 최소화할 수 있다.According to the present invention, it is possible to minimize the distortion and loss of the high frequency signal applied to the conductive pad using the conventional CMOS process.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.Although a preferred embodiment of the present invention has been described so far, those skilled in the art will be able to implement in a modified form without departing from the essential characteristics of the present invention. Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation. Should be interpreted as being included in.
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