KR100706778B1

KR100706778B1 - Input buffer

Info

Publication number: KR100706778B1
Application number: KR1020000062947A
Authority: KR
Inventors: 전영진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-10-25
Filing date: 2000-10-25
Publication date: 2007-04-11
Also published as: KR20020032063A

Abstract

본 발명은 반도체 집적회로의 고속화 실현을 위한 고속 동작용 입력버퍼를 제공하기 위한 기술에 관한 것으로, 특히 데이터 출력 및 래치 담당을 위해 구비하는 RS 플립-플롭을 CMOS 인버터로 대체하여 외부 클럭신호의 인가시 즉시 활성화시켜 데이터신호를 래치하도록 제어하므로써, 클럭신호 입력 대비 데이터의 출력 지연시간을 획기적으로 감소시켜 고속화를 실현하도록 한 입력버퍼에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for providing an input buffer for a high speed operation for realizing high speed of semiconductor integrated circuits. In particular, an external clock signal is applied by replacing an RS flip-flop provided with a CMOS inverter for data output and latching. The present invention relates to an input buffer that realizes high speed by dramatically reducing the output delay time of data compared to a clock signal input by controlling the latch to activate the data signal immediately.

또한, 상보 전위레벨을 갖고 양측 출력단을 통해 출력되는 두 출력신호의 위상차를 완전히 제거하므로써 연계된 후속 동작에 있어서도 안정화를 꾀할 수 있도록 하였으며, RS 플립-플롭의 사용시에 비해 트랜지스터의 수를 크게 감소시켜 이에 따른 전류소모를 줄임으로써 저전력을 실현할 수 있도록 한 입력버퍼를 제공하는 기술에 관한 것이다.In addition, by completely eliminating the phase difference between the two output signals outputted through both output stages with complementary potential levels, stabilization can be achieved in the subsequent operation, and the number of transistors is greatly reduced compared to the use of RS flip-flops. The present invention relates to a technology for providing an input buffer capable of realizing low power by reducing current consumption.

입력버퍼, 래치수단, RS 플립-플롭, CMOS 인버터, 센싱수단Input buffer, latch means, RS flip-flop, CMOS inverter, sensing means

Description

Input buffer

도 1 은 종래 기술에 따른 반도체 메모리장치에서 사용된 입력버퍼의 회로 구성도이고,1 is a circuit diagram of an input buffer used in a conventional semiconductor memory device;

도 2 는 본 발명에 따른 입력버퍼의 회로 구성도이며,2 is a circuit diagram of an input buffer according to the present invention;

도 3a 및 도 3b 는 종래 기술 및 본 발명에 따른 입력버퍼에서의 출력 데이터 지연시간 비교를 위한 각각의 시뮬레이션 결과도이다. 3A and 3B are simulation result diagrams for comparing output data delay times in an input buffer according to the prior art and the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 데이터 센싱수단 20, 30, 32, 40, 42: 래치수단
10: data sensing means 20, 30, 32, 40, 42: latch means

본 발명은 반도체 집적회로의 고속화 실현을 위한 장치에 관한 것으로, 보다 상세하게는 고속 동작용 입력버퍼를 제공하기 위한 기술에 관한 것이다.The present invention relates to a device for realizing high speed semiconductor integrated circuits, and more particularly, to a technology for providing an input buffer for high speed operation.

일반적으로, 디램(Dynamic Random Access Memory; DRAM) 및 에스램(Static Random Access Memory; SRAM) 등과 같은 통상의 반도체 메모리장치는 TTL 형태로 입력되는 외부입력 데이터 신호를 감지하여 자체내 메모리 셀과의 정합을 위해 일정 레벨로 버퍼링시키는 데이타 입력버퍼를 구비하게 되며, 어드레스 입력버퍼와 마찬가지로 인버터형과 크로스 커플형으로 크게 나누어진다. 또한, 내부에 별도의 래치수단을 설치하여 메모리 셀에 확실한 데이터가 전달될 때까지 외부로부터 입력된 데이터를 일정하게 유지시키는 것이 일반적이다.In general, a conventional semiconductor memory device such as a DRAM (DRAM) and a static random access memory (SRAM) detects an external input data signal input in the form of a TTL and matches it with an internal memory cell. For this purpose, a data input buffer buffered at a predetermined level is provided, and like the address input buffer, it is divided into an inverter type and a cross-coupled type. In addition, it is common to provide a separate latch means inside to keep the data input from the outside constant until certain data is transferred to the memory cell.

도 1 은 종래 기술에 따른 반도체 메모리장치에서 사용된 입력버퍼의 회로 구성도를 도시한 것으로, 크로스 커플 구조로 이루어져 외부입력 데이터의 전위레벨을 감지하는 데이터 센싱수단(10)과, 상기 데이터 센싱수단(10)에 의해 감지된 외부입력 데이터의 전위레벨을 일정하게 래치시키는 래치수단(20)을 구비한다.1 illustrates a circuit configuration diagram of an input buffer used in a semiconductor memory device according to the related art. The data sensing means 10 having a cross-coupled structure for detecting a potential level of external input data and the data sensing means And latch means 20 for constantly latching the potential level of the external input data sensed by (10).

상기 데이터 센싱수단(10)의 세부구성을 살펴보면, 전원전압 공급단(Vdd)과 상보 전위레벨의 두 출력단(N1, N2) 사이에 각각 연결되며 각각의 게이트단이 상기 두 출력단(N2, N1)에 상호 크로스 커플구조로 접속된 P채널 모스 트랜지스터(MP1, MP2)와, 상기 P채널 모스 트랜지스터(MP1, MP2)에 각각 직렬 연결되며 각각의 게이트단이 상기 두 출력단(N2, N1)에 크로스 커플구조로 접속된 N채널 모스 트랜지스터(MN1, MN2)와, 상기 N채널 모스 트랜지스터(MN1, MN2)에 각각 직렬 연결되며 게이트단으로는 외부 입력 데이터신호(data)와 기준 전위신호(Vref)가 각각 입력되는 N채널 모스 트랜지스터(MN3, MN4)와, 상기 두 N채널 모스 트랜지스터(MN3, MN4)의 공통 소오스단(N3)과 접지단(Vss) 사이에 접속되며 외부로부터 동작 제어용 클럭신호(CLK)가 게이트단으로 인가되는 N채널 모스 트랜지스터(MN5)로 구성된다. Looking at the detailed configuration of the data sensing means 10, it is connected between the power supply voltage supply terminal (Vdd) and the two output terminals (N1, N2) of the complementary potential level, respectively, each gate end of the two output terminals (N2, N1) P-channel MOS transistors MP1 and MP2 connected to each other in a cross-coupling structure, and the P-channel MOS transistors MP1 and MP2 are connected in series, respectively, and gates thereof are cross-coupled to the two output terminals N2 and N1. N-channel MOS transistors MN1 and MN2 connected in a structure and the N-channel MOS transistors MN1 and MN2 are connected in series, respectively, and an external input data signal data and a reference potential signal Vref are respectively connected to gate ends. The input N-channel MOS transistors MN3 and MN4 and the common source terminal N3 and the ground terminal Vss of the two N-channel MOS transistors MN3 and MN4 are connected to each other, and an operation control clock signal CLK is externally provided. Channel MOS transistor to which gate is applied It is configured as an emitter (MN5).

또한, 상기 두 출력단(N1, N2)의 프리차지 동작을 위해 전원전압 공급단(Vdd)과 두 출력단(N1, N2) 사이에 연결된 각각의 P채널 모스 트랜지스터(MP3, MP4)와, 상기 두 P채널 모스 트랜지스터(MP3, MP4)의 드레인단 사이에 접속되며 동작 제어용 클럭신호(CLK)가 상기 두 P채널 모스 트랜지스터(MP3, MP4)와 공통으로 접속된 게이트단으로 통해 인가되는 P채널 모스 트랜지스터(MP5)를 별도로 구비한다.In addition, each of the P-channel MOS transistors MP3 and MP4 connected between a power supply voltage supply Vdd and two output terminals N1 and N2 for precharging operations of the two output terminals N1 and N2 and the two Ps. P-channel MOS transistors connected between the drain terminals of the channel MOS transistors MP3 and MP4, and the operation control clock signal CLK is applied to the gate terminals commonly connected to the two P-channel MOS transistors MP3 and MP4. MP5) is provided separately.

한편, 상기 래치수단(20)은 2개의 낸드 게이트(NAND1, NAND2)로 구성된 RS 플립-플롭으로 구현하며, 이의 세부구성은 공지된 사항이므로 상세한 구성 및 동작설명은 생략하기로 한다.On the other hand, the latch means 20 is implemented as an RS flip-flop consisting of two NAND gates (NAND1, NAND2), the detailed configuration thereof is well known, so the detailed configuration and operation description will be omitted.

상기 구성을 갖는 종래의 입력버퍼는 크로스 커플구조의 데이터 센싱수단(10)이 외부로부터 인가되는 동작 제어용 클럭신호(CLK)에 의해 인에이블되면서 외부입력 데이터신호(data)를 기준 전위신호(Vref)와 전위 비교하여 데이터를 센싱하게 된다. 이렇게 센싱된 데이터신호는 출력단(N1, N2)을 거쳐 후단의 래치수단(20)으로 전달되어 일정하게 래치된다. In the conventional input buffer having the above configuration, the data sensing means 10 having the cross-coupled structure is enabled by the operation control clock signal CLK applied from the outside, and the external input data signal data is converted into the reference potential signal Vref. Data is sensed by comparing potential with. The sensed data signal is transmitted to the latch means 20 at the rear end via the output terminals N1 and N2 and is constantly latched.

그런데, 종래 기술에서는 상기 데이터 래치수단(20)으로 RS 플립-플롭을 사용하게 되므로써, 이에 사용되는 두 낸드 게이트(NAND1, NAND2)에서의 시간 딜레이가 반드시 뒤따르게 되며 또한, RS 플립-플롭의 동작 특성상 낸드 게이트(NAND2)가 다른 낸드 게이트(NAND1)의 출력신호(Q)를 피드백받아 동작하기 때문에 두 낸드 게이트(NAND1, NAND2)의 동작 타이밍에서도 어느 정도의 위상차를 피할 수 없는 문제점이 뒤따른다. 또한, 풀-업 경로 형성을 위해 2개의 병렬연결된 P채널 모스 트랜지스터와 풀-다운 경로 형성을 위한 2개의 직렬 연결된 N채널 모스 트랜지스터로 구성되는 낸드 게이트의 구성 특성상 전류 소모 측면에서도 손실이 크기 때문에 저전력 실현에 제한이 따르는 문제점이 있다.
However, in the prior art, since the RS latch-flop is used as the data latch means 20, the time delay between the two NAND gates NAND1 and NAND2 used therein is necessarily followed, and the operation of the RS flip-flop is also followed. As a result, since the NAND gate NAND2 operates by receiving feedback from the output signal Q of the other NAND gate NAND1, there is a problem that a certain phase difference cannot be avoided even when the two NAND gates NAND1 and NAND2 operate. In addition, NAND gate is composed of two parallel-connected P-channel MOS transistors for pull-up path formation and two series-connected N-channel MOS transistors for pull-down path formation. There is a problem in that there is a limit to the realization.

본 발명은 상기 문제점을 해결하기 위하여 구현한 것으로, 본 발명의 목적은 데이터 래치수단으로 사용된 RS 플립-플롭을 CMOS형 인버터 회로로 대체시킴으로써, 동작속도의 향상 및 출력신호의 위상차를 줄여 회로 전체적으로 동작의 안정화를 꾀함과 동시에 전력소모 또한 크게 감소시켜 저전력을 실현하도록 한 입력버퍼를 제공하는데 있다.The present invention has been implemented to solve the above problems, and an object of the present invention is to replace the RS flip-flop used as a data latch means with a CMOS inverter circuit, thereby improving the operation speed and reducing the phase difference of the output signal. In addition to stabilizing the operation, the power consumption is also significantly reduced to provide an input buffer for low power.

상기 목적을 달성하기 위하여, 본 발명에 의한 입력버퍼는 동작 제어용 클럭신호에 의해 활성화가 제어되어 외부로부터 입력되는 데이터신호의 전위레벨을 감지하는 데이터 센싱수단과,In order to achieve the above object, the input buffer according to the present invention is the data sensing means for sensing the potential level of the data signal input from the outside is activated by the operation control clock signal;

상기 클럭신호에 의해 활성화되어 상기 데이터 센싱수단으로부터 상보 전위레벨을 갖고 출력된 출력신호를 각각 전달받아 래치시키는 CMOS 인버터형 래치수단을 구비하는 것을 특징으로 한다.
And a CMOS inverter type latching means which is activated by the clock signal and receives and latches an output signal having a complementary potential level from the data sensing means.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 는 본 발명에 따른 입력버퍼의 회로 구성도를 도시한 것으로, 크게 크로스 커플구조의 데이터 센싱수단(10)과, CMOS 인버터형 래치수단(30, 32) 및, 궤환 루프구조로 접속된 보조 래치수단(40, 42)으로 구성된다. FIG. 2 is a circuit diagram of an input buffer according to the present invention, and includes a large cross-coupled data sensing means 10, CMOS inverter type latch means 30 and 32, and an auxiliary loop connected in a feedback loop structure. It consists of the latch means 40,42.

상기 데이터 센싱수단(10)의 구성은 상기 종래 기술에서 상술한 바와 같이 크로스 커플구조의 비트라인 센스앰프 구성과 동일한 구성을 하고 있으므로, 설명의 중복을 피하기 위해 자세한 구성 설명은 생략하기로 한다. Since the data sensing means 10 has the same configuration as that of the bit line sense amplifier of the cross-coupled structure as described above in the related art, a detailed description of the configuration will be omitted in order to avoid duplication of description.

한편, 상기 CMOS 인버터형 래치수단(30, 32)은 각각 전원전압 공급단(Vdd)과 접지단(Vss) 사이에 상호 직렬 접속되며 상기 데이터 센싱수단(10)의 양측 출력단(N1, N2) 신호가 각각의 게이트단으로 공통 인가되는 P채널 모스 트랜지스터(각각 MP6 와 MP7)와 N채널 모스 트랜지스터(각각 MN6 와 MN7) 및, 상기 P채널 모스 트랜지스터(각각 MP6 와 MP7)와 N채널 모스 트랜지스터(각각 MN6 와 MN7)의 사이에 접속되며 게이트단으로 동작 제어용 클럭신호(CLK)를 인가 받는 별도의 N채널 모스 트랜지스터(각각 MN8 와 MN9)를 구비하여 구성된다. Meanwhile, the CMOS inverter type latch means 30 and 32 are connected in series between a power supply voltage supply terminal Vdd and a ground terminal Vss, respectively, and output signals of both output terminals N1 and N2 of the data sensing means 10. P-MOS MOS transistors (MP6 and MP7, respectively) and N-channel MOS transistors (MN6 and MN7, respectively) and P-channel MOS transistors (MP6 and MP7, respectively) and N-channel MOS transistors, respectively, A separate N-channel MOS transistor (MN8 and MN9, respectively) connected between MN6 and MN7 and receiving a clock signal CLK for operation control at its gate end is configured.

또한, 상기 보조 래치수단(40, 42)은 상기 CMOS 인버터형 래치수단(30, 32)의 출력신호(Q, /Q)를 각각 입력받아 래치시키는 상호 입·출력단이 궤환 루프구조로 연결된 2개의 인버터(IV1과 IV2, IV3과 IV4)로 구성된다. In addition, the auxiliary latch means (40, 42) has two input and output terminals connected to each other in a feedback loop structure for receiving and latching the output signals (Q, / Q) of the CMOS inverter-type latch means (30, 32), respectively It consists of inverters IV1 and IV2, IV3 and IV4.

이하, 상기 구성을 갖는 본 발명의 동작을 도면을 참조하며 자세히 살펴보기로 한다. Hereinafter, the operation of the present invention having the above configuration will be described in detail with reference to the accompanying drawings.

우선, 외부입력 클럭신호(CLK)가 '로직로우'의 상태로 입력될 때는 데이터 센싱수단(10)내 N채널 모스 트랜지스터(MN5)가 턴-오프되면서 데이터 신호(data)의 입력에 무관하게 전체적으로 동작이 비활성화 상태에 있게 되는 한편, P채널 모스 트랜지스터(MP3∼MP5)가 턴-온되면서 데이터 센싱수단(10)내 양측 출력단(N1, N2)의 전위는 '로직하이' 상태로 프리차지시키게 된다.First, when the external input clock signal CLK is input in the state of 'logic low', the N-channel MOS transistor MN5 in the data sensing means 10 is turned off and is generally independent of the input of the data signal data. While the operation is in an inactive state, while the P-channel MOS transistors MP3 to MP5 are turned on, the potentials of both output terminals N1 and N2 in the data sensing means 10 are precharged to a 'logic high' state. .

한편, 상기 외부입력 클럭신호(CLK)가 '로직하이'로 천이되는 순간 데이터 센싱수단(10)내 N채널 모스 트랜지스터(MN5)가 턴-온되면서 동작이 활성화되어 외부로부터 입력되는 데이터신호(data)와 기준 전위신호(Vref)를 전위비교하게 된다. 예를 들어, 상기 데이터신호(data)의 전위가 상기 기준 전위신호(Vref)보다 높으면 N채널 모스 트랜지스터(MN3)가 N채널 모스 트랜지스터(MN4)에 비해 고속으로 턴-온되어지면서 '로직하이'의 상태로 프리차지되어 있던 일측 출력단(N1)의 전위를 '로직로우'의 상태로 천이시킨다. 이때, '로직로우' 레벨의 일측 출력단(N1) 전위는 P채널 모스 트랜지스터(MP2)를 턴-온시키므써, 타측 출력단(N2)의 전위를 지속적으로 '로직하이' 상태로 유지시키게 된다. On the other hand, at the moment when the external input clock signal CLK transitions to 'logic high', the N-channel MOS transistor MN5 in the data sensing means 10 is turned on to activate an operation and input a data signal from outside. ) And the reference potential signal Vref are compared. For example, when the potential of the data signal data is higher than the reference potential signal Vref, the N-channel MOS transistor MN3 is turned on at a higher speed than the N-channel MOS transistor MN4, and thus 'logic high'. The potential of the one output terminal N1 precharged in the state of is shifted to the state of "logic low." In this case, the potential of one output terminal N1 having a 'logic low' level turns on the P-channel MOS transistor MP2 to maintain the potential of the other output terminal N2 in a 'logic high' state continuously.

상기한 과정을 거쳐 각각 '로직로우' 와 '로직하이'의 상태를 유지하게 된 양측 출력단(N1, N2) 신호는 후단에 접속된 채 외부입력 클럭신호(CLK)가 '로직하이'로 인가되는 동안에만 활성화되는 CMOS 인버터형 래치수단(30, 32)을 거쳐 즉시 각각의 전위상태를 반전시키게 되며, 이와 같이 반전된 각각의 출력전위(Q, /Q)는 각각의 보조 래치수단(40, 42)을 거쳐 일정한 전위레벨로 유지된다. 이와 같은 래치동작은 다음 클럭신호(CLK)가 '로직하이'의 활성화 상태로 인가되기 전까지 상기 데이터 센싱수단(10)내 양측 출력단(N1, N2) 전위를 그대로 유지하므로써 플립-플롭의 동작을 하게 된다. '로직로우' 레벨의 데이터신호(data) 입력시에도 동일한 방법에 의해 입력신호의 전위가 일정한 전위레벨을 유지하며 버퍼링되어진다.Through the above process, the signals of both output terminals N1 and N2 maintaining the states of 'logic low' and 'logic high' are respectively connected to the rear end and the external input clock signal CLK is applied as 'logic high'. Each of the potential potentials Q and / Q inverted in this manner is immediately reversed through the CMOS inverter type latch means 30 and 32 which are activated only during the time. Is maintained at a constant potential level. This latch operation allows the flip-flop operation by maintaining the potentials of both output terminals N1 and N2 in the data sensing means 10 until the next clock signal CLK is applied to the logic high state. do. In the same way, the input signal is buffered while maintaining a constant potential level when the data signal of the logic low level is input.

이와 같이, 데이터 센싱수단(10)을 거쳐 감지된 데이터신호(data)의 전위를 일정하게 래치시키는 래치수단(30, 32)으로 상대적으로 시간지연이 큰 RS 플립-플롭 대신 CMOS 인버터를 사용하여 데이터 출력 및 래치를 담당하게 하므로써, 동작 제어용 클럭신호(CLK)의 입력으로부터 데이터 출력까지의 소모시간을 획기적으로 줄임과 동시에 이에 따른 전력소모 또한 크게 감소시키고 있다.In this way, the latch means 30, 32 which latches the potential of the data signal data sensed through the data sensing means 10 constantly, using a CMOS inverter instead of a RS flip-flop having a relatively large time delay. By taking charge of the output and the latch, the consumption time from the input of the operation control clock signal CLK to the data output is drastically reduced, and power consumption is also greatly reduced.

도 3a 및 도 3b 는 종래 기술 및 본 발명에 따른 입력버퍼에서의 출력 데이터 지연시간 비교를 위한 각각의 시뮬레이션 결과도를 도시한 것이다. 우선, 도 3a를 참조하면, 종래 기술에서는 출력 데이터를 래치하기 위해 RS 플립-플롭을 사용하게 되므로써 그 구성소자인 낸드 게이트의 동작 특성에 의해 클럭신호의 입력대비 데이터신호의 출력 지연시간이 0.3ns정도로 길게 발생하게 됨을 알 수 있다. 또한, RS 플립-플롭의 동작 특성상 일측 출력신호(/Q)가 타측 출력신호(Q)의 입력에 의해 발생하게 되면서 이들 두 출력신호(Q, /Q) 사이에 소정의 위상차가 반드시 뒤따르게 됨을 동 도면을 통해 확인할 수 있다.3A and 3B show respective simulation results for comparing output data delay time in the input buffer according to the prior art and the present invention. First, referring to FIG. 3A, in the prior art, since the RS flip-flop is used to latch the output data, the output delay time of the data signal compared to the input of the clock signal is 0.3 ns due to the operation characteristics of the NAND gate, which is a component thereof. It can be seen that it occurs long enough. Also, due to the operation characteristics of the RS flip-flop, one output signal (/ Q) is generated by the input of the other output signal (Q), and a predetermined phase difference between these two output signals (Q, / Q) is necessarily followed. This can be confirmed through the drawing.

한편, 도 3b를 참조하면 상대적으로 시간지연이 큰 RS 플립-플롭을 시간지연 및 전력소모가 적은 CMOS형 인버터로 대체시켜 그 출력 및 래치를 담당하게 하므로써, 클럭신호(CLK)의 입력으로부터 데이터 출력까지의 시간이 0.2ns 정도로 종래의 0.3ns에 비해 획기적으로 줄어들었음을 알 수 있다. 또한, 양측 출력신호(Q, /Q)의 위상차도 거의 상쇄되었음을 동 도면을 통해 확인할 수 있다.
On the other hand, referring to FIG. 3B, a relatively large time delay RS flip-flop is replaced by a CMOS inverter with a small time delay and low power consumption, so that the output and latch are handled, thereby outputting data from the input of the clock signal CLK. It can be seen that the time to 0.2ns is significantly reduced compared to the conventional 0.3ns. In addition, it can be confirmed from the drawing that the phase difference between both output signals Q and / Q is almost canceled.

이상에서 설명한 바와 같이 본 발명에 따른 입력버퍼에 의하면, 데이터 센싱수단을 거쳐 감지된 데이터신호의 래치담당을 위해 종래의 RS 플립-플롭을 CMOS 인버터로 대체시켜 외부 클럭신호의 인가시 즉시 활성화되어 데이터신호를 래치시키도록 제어하므로써, 클럭신호 입력 대비 데이터의 출력 지연시간을 획기적으로 감소시켜 고속화를 실현할 수 있도록 한 매우 뛰어난 효과가 있다. 또한, 양측 출력단 신호의 위상차를 완전히 제거하므로써 연계된 후속동작에 있어서도 안정화를 꾀할 수 있는 효과가 있으며, RS 플립-플롭 사용시에 비해 트랜지스터의 수를 줄여 전류소모 또한 크게 감소시키므로써 저전력을 실현할 수 있도록 한 매우 뛰어난 효과가 있다.As described above, according to the input buffer according to the present invention, in order to latch the data signal sensed through the data sensing means, the conventional RS flip-flop is replaced by a CMOS inverter and immediately activated when an external clock signal is applied. By controlling the latching of the signal, the output delay time of the data is significantly reduced compared to the clock signal input, thereby achieving a very high speed. In addition, by completely eliminating the phase difference between the output signal of both sides, it is possible to stabilize the associated subsequent operation, and to reduce power consumption by reducing the number of transistors compared to when using RS flip-flop, so that low power can be realized. Has a very outstanding effect.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims

delete

Data sensing means for sensing the potential level of the data signal input from the outside is activated by the operation control clock signal;

And a CMOS inverter type latch means which is activated by the clock signal and receives and outputs an output signal having a complementary potential level from the data sensing means, respectively.

The latch means is connected in series between a power supply voltage supply terminal and a ground terminal, and a first P-channel MOS transistor and a first N-channel MOS transistor to which the output signal of the data sensing means is commonly applied to each gate end;

And a second N-channel MOS transistor connected between the first P-channel MOS transistor and the first N-channel MOS transistor and receiving the clock signal through a gate terminal.