KR100703563B1 - Method of etching an interlayer insulating layer in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 식각방법에 관한 것으로서, 상세하게는 반도체 소자의 층간절연층의 식각방법에 관한 것이다. 본 발명에 따른 반도체 소자의 층간절연층의 식각방법은 층간절연층이 형성된 기판을 상부전극과 하부전극을 포함하는 식각체임버에 장착하여 층간절연층을 식각하는 방법에 있어서, 상기 식각체임버의 상부전극과 하부전극의 간극(gap)을 조절하여 상기 기판의 중심부(center)층간절연층의 식각속도와 모서리(edge)층간절연층의 식각속도를 다르게 하여 균일한 식각을 하는 것을 특징으로 하며, 본 발명에 따르면 층간절연층의 단차에도 불구하고 균일하게 층간절연층의 식각에 의해 반사방지막의 식각정도의 균일성이 확보됨으로써 콘택저항의 안정화를 가져오는 효과가 있다.The present invention relates to an etching method of a semiconductor device, and more particularly to an etching method of an interlayer insulating layer of a semiconductor device. An etching method of an interlayer insulating layer of a semiconductor device according to the present invention is a method of etching an interlayer insulating layer by mounting a substrate on which an interlayer insulating layer is formed on an etching chamber including an upper electrode and a lower electrode, wherein the upper electrode of the etching chamber is formed. By adjusting the gap between the lower electrode and the lower electrode, the etching speed of the center interlayer insulating layer and the etching rate of the edge interlayer insulating layer of the substrate are different, thereby performing uniform etching. According to the present invention, the etching resistance of the anti-reflection film is secured evenly by etching the interlayer insulating layer despite the step difference between the interlayer insulating layers.
간극(gap), 단차, 층간절연층, 반사방지막(ARC) Gap, step, interlayer insulating layer, antireflection film (ARC)
Description
도 1은 종래기술에 의한 반도체 소자의 층간절연층 식각방법을 설명하는 단면도이다.1 is a cross-sectional view illustrating a method for etching an interlayer insulating layer of a semiconductor device according to the prior art.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자의 층간절연층 식각방법을 설명하는 단면도이다.2 is a cross-sectional view illustrating an interlayer insulating layer etching method of a semiconductor device according to a first embodiment of the present invention.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 층간절연층 식각방법의 결과를 나타내는 표이다.3 is a table illustrating a result of an interlayer insulating layer etching method of a semiconductor device according to a first exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing
110: 기판 120: 제1 층간절연층110:
130: 금속배선 140: 반사방지막130: metal wiring 140: antireflection film
150: 제2 층간절연층 160: 비아홀150: second interlayer insulating layer 160: via hole
본 발명은 반도체 소자의 식각방법에 관한 것으로서, 상세하게는 반도체 소자의 층간절연층의 식각방법에 관한 것이다.The present invention relates to an etching method of a semiconductor device, and more particularly to an etching method of an interlayer insulating layer of a semiconductor device.
근래에 컴퓨터와 같은 정보매체의 급속한 발전에따라 반도체소자 제조기술도 비약적으로 발전하고 있다. 상기 반도체소자는 집적도, 미세화, 동작속도 등을 향상시키는 방향으로 기술이 발전하고 있다. 이에따라 집적도향상을 위한 포토리소그라피공정과 같은 미세가공기술에 대한 요구특성 또한 엄격해지고 있다.In recent years, with the rapid development of information media such as computers, semiconductor device manufacturing technology is also rapidly developing. The semiconductor device has been developed in the direction of improving the degree of integration, miniaturization, operating speed and the like. As a result, requirements for microfabrication techniques such as photolithography processes for improved integration are becoming more stringent.
이러한 패턴사이즈의 미세화에 따라 포토리소그라피의 광원으로 UV(ultraviolet) 영역인 436nm의 g-line과 365nm의 i-line을 거쳐 현재는 DUV(Deep ultraviolet) 영역의 248nm의 파장을 가지는 KrF 레이저와 193nm의 파장을 가지는 ArF 레이저 같은 엑시머 레이저들을 주로 사용한다.According to the miniaturization of the pattern size, as a light source for photolithography, a KrF laser having a wavelength of 248 nm in the deep ultraviolet (DUV) region through a 436 nm g-line, which is a UV (ultraviolet) region, and an i-line of 365 nm, is currently used. Excimer lasers such as ArF lasers with wavelengths are mainly used.
그러나, DUV용 포토레지스트의 높은 반사도, 정재파(standing wave) 현상, 초점깊이(DOF: Depth of Focus)의 마진부족 등으로 인해 반사방지막(ARC: Anti Reflective Coating)을 형성하여 노광시 광의 반사를 최소화하고 있다.However, due to high reflectivity of DUV photoresist, standing wave phenomenon, and lack of depth of focus (DOF), anti-reflective coating (ARC) is formed to minimize reflection of light during exposure. Doing.
이하, 도 1을 참조하여 종래 기술에 의한 반사방지막을 포함하는 반도체소자의 층간절연층의 식각방법을 설명한다.Hereinafter, an etching method of an interlayer insulating layer of a semiconductor device including an antireflection film according to the prior art will be described with reference to FIG. 1.
우선, 도 1에 도시된 바와 같이 제1 층간절연층(20)이 형성된 기판(10)을 준비한다. 그 후 상기 제1 층간절연층(20) 내에 비아홀(미도시)를 형성하고 매립하여 제1 비아플러그(미도시)를 형성한다.First, as shown in FIG. 1, the
다음으로, 상기 제1 비아플러그 상에 금속층(미도시)을 증착하고, 상기 금속층 상에 반사방지막(40)을 형성한다. 그 후 상기 반사방지막(40)과 금속층을 패턴 및 식각하여 금속배선(30)을 완성한다.Next, a metal layer (not shown) is deposited on the first via plug, and an
다음으로, 상기 제1 금속배선(30)을 포함하는 제1 층간절연층(20) 상에 제2 층간절연층(50)을 형성하고, 상기 제2 층간절연층(50)을 평탄화하고, 그 후 상기 제2 층간절연층(50)을 식각하여 제2 비아플러그 용 비아홀(60)을 형성한다.Next, a second
그런데, 상기 제2 층간절연막(50)의 평탄화과정에서 통상적으로 기판(10)의 모서리부(edge)와 중심부(center) 간에 제2 층간절연층(50)의 단차가 발생한다.However, in the planarization process of the second
그러므로 도 1에 도시된 바와 같이 제2 층간절연층(50)의 비아홀(60) 형성을 위한 식각시 제2 층간절연층(50)의 단차에의해 상대적으로 층간절연층의 높이가 높은 중심부(A)와 모서리부(B)의 제1 금속배선(30) 상의 반사방지막(40)의 식각정도의 차이가 발생하게 된다.Therefore, as illustrated in FIG. 1, the center portion A having a relatively high height of the interlayer insulating layer is formed by a step of the second
이에따라, 반사방지막의 뷸균일성이 발생하고 결과적으로 콘택저항의 불균일의 문제가 발생한다.Accordingly, the unevenness of the antireflection film occurs and as a result, a problem of non-uniformity of contact resistance occurs.
또한, 반도체 소자의 콘택저항이 안정화되지 못함으로써 반도체 소자의 속도의 저하와 더불어 반도체 소자의 신뢰성이 악화하는 문제가 있다.In addition, since the contact resistance of the semiconductor device is not stabilized, there is a problem that the speed of the semiconductor device decreases and the reliability of the semiconductor device deteriorates.
따라서 본 발명은 층간절연층의 식각을 균일하게 함으로써 반도체 소자의 콘택저항의 안정화와 신뢰성을 향상을 가져오는 반도체 소자의 층간절연층의 식각방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide an etching method of an interlayer insulating layer of a semiconductor device which improves the stability and reliability of contact resistance of the semiconductor device by making the etching of the interlayer insulating layer uniform.
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 층간절연층 식각방법은 층간절연층이 형성된 기판을 상부전극과 하부전극을 포함하는 식각체임버에 장착하여 층간절연층을 식각하는 방법에 있어서, 상기 식각체임버의 상부전극과 하부전극의 간극(gap)을 조절하여 상기 기판의 중심부(center) 층간절연층의 식각속도와 모서리부(edge) 층간절연층의 식각속도를 다르게 하여 균일한 식각을 하는 것을 특징으로 한다.In the method for etching an interlayer insulating layer of a semiconductor device according to the present invention for achieving the above object, in the method for etching the interlayer insulating layer by mounting a substrate on which the interlayer insulating layer is formed in an etching chamber including an upper electrode and a lower electrode, By adjusting the gap between the upper electrode and the lower electrode of the etch chamber, the etching rate of the center interlayer insulating layer and the etch rate of the edge interlayer insulating layer of the substrate is changed to perform uniform etching. It is characterized by.
또한, 본 발명에 따른 반도체 소자의 층간절연층 식각방법은 상기 층간절연층은 상기 기판상에 형성된 제1 층간절연층과 상기 제1 층간절층 상에 형성된 제2 층간절연층을 포함하고, 상기 제1 층간절연층 상에 금속배선이 형성되며 상기 금속배선 상에는 반사방지막(ARC)이 형성되어 있으며, 상기 층간절연층의 식각은 상기 반사방지막을 포함하는 금속배선 상에 비아플러그를 만들기 위한 비아홀을 형성하는 식각일 수 있다.In addition, the method for etching an interlayer dielectric layer of a semiconductor device according to the present invention may include a first interlayer dielectric layer formed on the substrate and a second interlayer dielectric layer formed on the first interlayer dielectric layer. A metal wiring is formed on the first interlayer insulating layer, and an antireflection film (ARC) is formed on the metal wiring, and the etching of the interlayer insulating layer includes via holes for making via plugs on the metal wiring including the antireflection film. It may be an etching to form.
또한, 본 발명에 따른 반도체 소자의 층간절연층 식각방법은 상기 기판과 층간절연층 사이에는 실리사이드가 더 포함되어있고, 상기 층간절연층의 식각은 상기 실리사이드를 포함하는 기판 상에 비아플러그를 만들기 위한 비아홀을 형성하는 식각일 수 있다.In addition, the method of etching the interlayer dielectric layer of the semiconductor device according to the present invention further includes silicide between the substrate and the interlayer dielectric layer, and the etching of the interlayer dielectric layer is performed to make via plugs on the substrate including the silicide. The etching may form an via hole.
또한, 상기 층간절연층의 식각은 50~70mT의 압력, 1500~1800W의 전력, 15~25sccm의 C5F8, 18~30sccm의 O2, 200~500sccm의 Ar 분위기에서 진행될 수 있다.In addition, the etching of the interlayer insulating layer may be performed at a pressure of 50 to 70 mT, a power of 1500 to 1800 W, C 5 F 8 of 15 to 25 sccm, O 2 of 18 to 30 sccm, and an Ar atmosphere of 200 to 500 sccm.
또한, 본 발명에 따른 반도체 소자의 층간절연층 식각방법은 상기 층간절연층의 모서리부가 중심부보다 낮은 두께를 가지는 경우 상기 식각체임버의 상부전극과 하부전극의 간극을 30mm 이상으로 조절하여 상기 기판의 중심부 층간절연층의 식각속도가 모서리층간절연층의 식각속도 보다 더 빠르게 하여 균일한 식각할 수 있다.Also, in the method of etching the interlayer dielectric layer of the semiconductor device according to the present invention, when the edge portion of the interlayer dielectric layer has a thickness lower than the center portion, the gap between the upper electrode and the lower electrode of the etching chamber is adjusted to 30 mm or more to form a central portion of the substrate. The etching speed of the interlayer insulating layer is faster than the etching rate of the edge insulating layer, so that uniform etching can be performed.
또한, 본 발명에 따른 반도체 소자의 층간절연층 식각방법은 상기 층간절연층의 모서리부가 중심부보다 높은 두께를 가지는 경우 상기 식각체임버의 상부전극과 하부전극의 간극을 30mm 미만으로 조절하여 상기 기판의 중심부 층간절연층의 식각속도가 모서리층간절연층의 식각속도 보다 더 느리게 하여 균일한 식각을 할 수 있다.In the method of etching the interlayer dielectric layer of the semiconductor device according to the present invention, when the edge portion of the interlayer dielectric layer has a thickness higher than that of the center portion, the gap between the upper electrode and the lower electrode of the etch chamber is adjusted to less than 30 mm to form a central portion of the substrate. The etching speed of the interlayer insulating layer may be slower than that of the edge insulating layer, thereby achieving uniform etching.
또한, 본 발명에 따른 반도체 소자의 층간절연층 식각방법은 상기 층간절연층의 모서리부가 중심부보다 낮은 두께를 가지는 경우 상기 식각체임버의 상부전극과 하부전극의 간극을 30~50mm로 조절하여 상기 기판의 중심부 층간절연층의 식각속도가 모서리층간절연층의 식각속도 보다 더 빠르게 하여 균일한 식각을 할 수 있다.In the method of etching the interlayer dielectric layer of the semiconductor device according to the present invention, when the edge portion of the interlayer dielectric layer has a thickness lower than the center portion, the gap between the upper electrode and the lower electrode of the etching chamber is adjusted to 30 to 50 mm. The etching speed of the center interlayer insulating layer is faster than the etching rate of the edge interlayer insulating layer, thereby enabling uniform etching.
상기와 같은 본 발명에 의하면 층간절연층의 단차에도 불구하고 균일하게 층간절연층의 식각에 의해 반사방지막의 식각정도의 균일성이 확보됨으로써 콘택저항의 안정화를 가져오고, 콘택저항의 안정화에 따라 반도체 소자의 속도를 향상시키고 반도체 소자의 신뢰성을 향상시킬 수 있는 장점이 있다.According to the present invention as described above, even though the interlayer insulating layer is stepped, the etching degree of the antireflection film is ensured uniformly by the etching of the interlayer insulating layer, so that the contact resistance is stabilized and the semiconductor is stabilized according to the stabilization of the contact resistance. There is an advantage that can improve the speed of the device and improve the reliability of the semiconductor device.
이하, 본 발명의 실시예들에 따른 반도체 소자의 층간절연층 식각방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an interlayer insulating layer etching method of a semiconductor device according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.
(제1 실시예)(First embodiment)
도 2는 본 발명의 제1 실시예에 따른 반도체 소자의 층간절연층 식각방법을 설명하는 단면도이다.2 is a cross-sectional view illustrating an interlayer insulating layer etching method of a semiconductor device according to a first embodiment of the present invention.
본 발명의 제1 실시예에 따른 반도체 소자의 층간절연층 식각방법은 층간절연층이 형성된 기판을 상부전극과 하부전극을 포함하는 식각체임버에 장착하여 층간절연층을 식각하는 방법에 있어서, 상기 식각체임버의 상부전극과 하부전극의 간극(gap)을 조절하여 상기 기판의 중심부(center)층간절연층의 식각속도와 모서리층간절연층의 식각속도를 다르게 하여 균일한 식각을 하는 것을 특징으로 한다.In the method of etching the interlayer insulating layer of a semiconductor device according to the first embodiment of the present invention, the method of etching the interlayer insulating layer by mounting a substrate on which the interlayer insulating layer is formed on an etch chamber including an upper electrode and a lower electrode. The gap between the upper electrode and the lower electrode of the chamber is controlled to vary the etching rate of the center interlayer insulating layer and the etching rate of the edge interlayer insulating layer of the substrate, thereby performing uniform etching.
즉, 본 발명은 식각체임버의 간극을 조절하여 플라즈마 농도(density)에 영향을 줌으로써 식각 비율을 조정한다. 구체적으로는 식각체임버의 간극에 따른 볼륨(volume)이 변화하고, 볼륨이 변하면서 식각되는 물체에 압력의 변동이 생기기 때문이다. That is, the present invention adjusts the etching rate by affecting the plasma density (density) by adjusting the gap of the etching chamber. Specifically, this is because the volume changes according to the gap of the etching chamber, and the pressure changes in the object to be etched as the volume changes.
본 발명의 제1 실시예에 따른 반도체 소자의 층간절연층의 식각방법은 금속배선 상에 비아플러그(콘택플러그)를 형성하기 위한 비아홀(콘택홀) 형성을 위한 층간절연층이의 식각에 대한 것이다.The etching method of the interlayer insulating layer of the semiconductor device according to the first embodiment of the present invention relates to the etching of the interlayer insulating layer for forming the via hole (contact hole) for forming the via plug (contact plug) on the metal wiring. .
우선, 도 2에 도시된 대로 본 발명의 제1 실시예는 기판(110)상에 형성된 제1 층간절연층(120)과 상기 제1 층간절연층(120) 상에 형성된 제2 층간절연층(150)을 포함하고, 상기 제1 층간절연층(120) 상에 금속배선(130)이 형성되며 상기 금속배선(130) 상에는 반사방지막(ARC)(140)이 형성되어 있을 수 있다.First, as shown in FIG. 2, the first embodiment of the present invention includes a first
이때, 도 2에 도시된 대로 상기 제2 층간절연층(150)의 모서리부분은 중심부분보다 낮은 두께를 가질 수 있다.In this case, as shown in FIG. 2, the edge portion of the second
본 발명의 제1 실시예는 상기 제2 층간절연층(150)의 모서리부분이 중심부분보다 낮은 두께를 가지는 경우 상기 식각체임버의 상부전극과 하부전극의 간극을 30mm 이상으로 조절하여 상기 기판(110)의 중심부 제2 층간절연층(150)의 식각속도가 모서리 층간절연층의 식각속도 보다 더 빠르게 하여 균일한 식각을 통하여 비아홀(160)을 형성하는 것을 특징으로 한다.According to the first embodiment of the present invention, when the edge portion of the second
예를 들어, 본 발명의 제1 실시예에서는 제2 층간절연층(150)의 모서리부분이 중심부분보다 낮은 두께를 가지는 경우 상기 식각체임버의 상부전극과 하부전극의 간극을 30~50mm로, 특히 40mm로 조절하여 상기 기판(110)의 중심부의 제2 층간절연층(150)의 식각속도가 모서리층간절연층의 식각속도 보다 더 빠르게 하여 균일한 식각을 하였다.For example, in the first embodiment of the present invention, when the corner portion of the second
이에 따라, 도 2에 도시된 바와 같이 제2 층간절연층(150)의 단차에도 불구하고, 상기 반사방지막(140)의 중심부(C)와 모서리부(D)의 식각의 정도가 균일하게 이루어졌다.Accordingly, despite the step difference of the second
또한, 본 발명의 제1 실시예는 상기 제2 층간절연층(150)의 모서리부분이 중심부분보다 높은 두께를 가지는 경우 상기 식각체임버의 상부전극과 하부전극의 간극을 30mm 미만으로 조절하여 상기 기판(110)의 중심부 제2 층간절연층(150)의 식각속도가 모서리층간절연층의 식각속도 보다 더 느리게 하여 균일한 식각을 할 수 있다.In addition, according to the first embodiment of the present invention, when the edge portion of the second
또한, 본 발명의 제1 실시예에서 상기 제2 층간절연층(150)의 식각은 50~70mT의 압력, 1500~1800W의 전력, 15~25sccm(standard cubic centimeter per minute) C5F8, 18~30sccm의 O2, 200~500sccm의 Ar 분위기에서 진행될 수 있다.In addition, in the first embodiment of the present invention, the etching of the second
이러한, 본 발명의 제1 실시예의 실험결과는 도 3의 표를 통하여 표시하였다.The experimental results of the first embodiment of the present invention are shown through the table of FIG. 3.
도 3은 본 발명의 실시예에 따른 반도체 소자의 층간절연층 식각방법의 결과를 비교하는 표이다.3 is a table comparing results of an interlayer insulating layer etching method of a semiconductor device according to an embodiment of the present invention.
도 3에서 E선은 간극을 40mm로 하고, F선은 간극을 20mm로 하여 층간절연층을 식각한 결과이며, 기판의 위치에 따른 식각률의 분포를 표현하기 위해 연결한 선이다. 세로축의 숫자는 식각속도를 나타내는 것이다.In FIG. 3, the line E is 40 mm, the line F is 20 mm, and the interlayer insulating layer is etched. The line E is connected to express the distribution of etch rate according to the position of the substrate. The number on the vertical axis represents the etching rate.
또한, 도 3에서 가로축의 T는 기판의 위(top), B는 밑(bottom), C는 중심(center), L은 왼쪽(left), R은 오른쪽(right)을 각각 의미한다. 또한, 예를 들어 Mx라는 것은 x라는 부분과 중심부(Center)의 중간 위치를 나타내는 것이다. 그러므로, MT는 위(top)와 중심(center)의 중간위치를 표기한 것이고, MB는 밑(bottom)과 중심(center)의 중간위치를 표기한 것이며, ML과 MR은 왼쪽(left)과 중심 및 오른쪽(right)과 중심의 중간위치를 각각 나타내는 것이다.In addition, in FIG. 3, T on the horizontal axis refers to the top of the substrate, B to the bottom, C to the center, L to the left, and R to the right. For example, Mx indicates the intermediate position between the part called x and the center. Therefore, MT is the middle position of the top and center, MB is the middle position of the bottom and center, and ML and MR are left and center. And intermediate positions of right and center, respectively.
그러므로, 도 3의 표에서 볼 수 있듯이 간극을 40mm로 하여 식각한 결과 E선이 나타내듯이 중심부(Center:C)와 좌우측의 중간(ML,MR) 부분의 식각속도가 높게 나타남으로써 기판이 중심부의 층간절연층이 높은 경우에 중심부는 상대적으로 빠르게 식각이 되고, 모서리 부분은 느리게 식각됨으로써 전체적으로 균일하게 식각이 이루어지게 된다.Therefore, as shown in the table of FIG. 3, as a result of etching with a gap of 40 mm, as shown by line E, the etching rate of the center (C) and the middle (ML, MR) portions on the left and right sides is high, indicating that When the interlayer insulating layer is high, the center portion is etched relatively quickly, and the edge portion is etched slowly so that the entire etching is uniformly performed.
반면에, 간극을 20mm로 하여 식각한 결과인 F선이 나타내듯이 중심부(Center:C)와 좌우측의 중간(ML,MR) 부분의 식각속도가 느리게 나타남으로써 기판 이 중심부의 층간절연층이 낮은 경우에 중심부는 상대적으로 느리게 식각이 되고, 모서리 부분은 빠르게 식각됨으로써 전체적으로 균일하게 식각이 이루어지게 된다.On the other hand, as shown by the F line, which is the result of etching with a gap of 20 mm, the etching speed of the center (Center: C) and the middle (ML, MR) portions on the left and right sides is shown to be slow, so that the substrate has a low interlayer dielectric layer. The center portion is etched relatively slowly, and the edge portion is etched quickly so that the entire portion is uniformly etched.
결국, 본 발명의 제1 실시예는 층간절연층의 두께의 차이가 발생하는 경우에, 식각 체임버의 상부전극이 하부전극 간의 간극을 조절함으로써 금속배선 상의 반사방지막의 균일한 식각을 통하여 균일한 콘택저항을 갖는 반도체 소자를 제공할 수 있다.As a result, in the first embodiment of the present invention, when a difference in thickness of the interlayer insulating layer occurs, the upper electrode of the etching chamber adjusts the gap between the lower electrodes, thereby making uniform contact through uniform etching of the anti-reflection film on the metal wiring. A semiconductor device having a resistance can be provided.
(제2 실시예)(2nd Example)
본 발명의 제2 실시예에 따른 반도체 소자의 층간절연층의 식각방법은 상기 제1 실시예와 달리 기판의 소소영역 및 드레인영역 또는 게이트 상에 형성된 실리사이드 상측에 비아플러그(콘택플러그)를 형성하기 위한 비아홀(콘택홀) 형성을 위한 층간절연층이의 식각에 대한 것이다. According to the etching method of the interlayer insulating layer of the semiconductor device according to the second embodiment of the present invention, a via plug (contact plug) is formed on the silicide formed on the source region and the drain region or the gate of the substrate, unlike the first embodiment. The interlayer insulating layer for forming a via hole (contact hole) for the etching of.
그러므로 본 발명의 제2 실시예에 따른 반도체 소자의 층간절연층의 식각방법은 기판과 층간절연층 사이에는 실리사이드가 더 포함되어있고, 상기 층간절연층의 식각은 상기 실리사이드를 포함하는 기판상에 비아플러그를 만들기 위한 비아홀을 형성하는 식각인 것을 특징으로 한다.Therefore, in the method of etching the interlayer insulating layer of the semiconductor device according to the second embodiment of the present invention, silicide is further included between the substrate and the interlayer insulating layer, and the etching of the interlayer insulating layer is performed on the substrate including the silicide. It characterized in that the etching to form a via hole for making a plug.
본 발명의 제2 실시예는 상기 제1 실시예의 방법을 채용할 수 있다.The second embodiment of the present invention may employ the method of the first embodiment.
예를 들어, 본 발명의 제2 실시예는 층간절연층의 모서리부분이 중심부분보다 낮은 두께를 가지는 경우 식각체임버의 상부전극과 하부전극의 간극을 30mm 이상으로 조절하여 상기 기판의 중심부 층간절연층의 식각속도가 모서리층간절연층의 식각속도 보다 더 빠르게 하여 균일한 식각을 할 수 있다.For example, in the second embodiment of the present invention, when the edge portion of the interlayer insulating layer has a thickness lower than that of the central portion, the interlayer insulating layer of the central portion of the substrate is adjusted by adjusting the gap between the upper electrode and the lower electrode of the etching chamber to be 30 mm or more. The etching speed of is faster than that of the edge interlayer insulating layer so that uniform etching is possible.
또한, 본 발명의 제2 실시예는 층간절연층의 모서리부분이 중심부분보다 높은 두께를 가지는 경우 식각체임버의 상부전극과 하부전극의 간극을 30mm 미만으로 조절하여 상기 기판의 중심부 층간절연층의 식각속도가 모서리층간절연층의 식각속도 보다 더 느리게 하여 균일한 식각을 할 수 있다.In addition, according to the second embodiment of the present invention, when the edge portion of the interlayer insulating layer has a thickness higher than that of the central portion, the gap between the upper electrode and the lower electrode of the etching chamber is controlled to less than 30 mm to etch the interlayer insulating layer of the substrate. The speed may be slower than that of the edge interlayer insulating layer to achieve uniform etching.
본 발명의 제2 실시예에 의할 경우 층간절연층의 단차가 있음에도 불구하고, 체임버의 간극을 조절함으로써 층간절연층의 중심부와 모서리부의 식각속도를 조절하여 균일한 층간절연층의 식각에 의해 실리사이드의 손상을 예방하여 반도체 소자의 전기적인 특성을 향상시킬 수 있는 효과가 있다.According to the second embodiment of the present invention, despite the step difference between the interlayer insulating layers, by adjusting the gap between the chambers, the etch rates of the center and the corner portions of the interlayer insulating layers are controlled to allow the silicide to be uniformly etched. There is an effect that can prevent the damage to improve the electrical characteristics of the semiconductor device.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and drawings, and it is common knowledge in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 층간절연층의 식각방법에 의하면, 층간절연층의 단차에도 불구하고 균일하게 층간절연층의 식각에 의해 반사방지막의 식각정도의 균일성이 확보됨으로써 콘택저항의 안정화를 가져오는 효과가 있다.As described above, according to the etching method of the interlayer insulating layer of the semiconductor device according to the present invention, the uniformity of the etch degree of the antireflection film is ensured by the etching of the interlayer insulating layer evenly despite the step difference of the interlayer insulating layer. This has the effect of stabilizing resistance.
또한, 본 발명에 따르면 콘택저항의 안정화에 따라 반도체 소자의 속도를 향상시키고 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.In addition, according to the present invention has the effect of improving the speed of the semiconductor device and the reliability of the semiconductor device according to the stabilization of the contact resistance.
또한, 본 발명에 따르면 층간절연층의 단차가 있음에도 불구하고, 체임버의 간극을 조절함으로써 층간절연층의 중심부와 모서리 부의 식각속도를 조절하여 균일한 층간절연층의 식각에 의해 실리사이드의 손상을 예방하여 반도체 소자의 전기적인 특성을 향상시킬 수 있는 효과가 있다.In addition, in accordance with the present invention, despite the step difference between the interlayer insulating layer, by adjusting the gap of the chamber by controlling the etching speed of the center and the corner portion of the interlayer insulating layer to prevent damage to the silicide by the etching of the uniform interlayer insulating layer There is an effect that can improve the electrical characteristics of the semiconductor device.
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2005
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