KR100702804B1 - Method of fabricating semiconductor device - Google Patents
Method of fabricating semiconductor device Download PDFInfo
- Publication number
- KR100702804B1 KR100702804B1 KR1020050131196A KR20050131196A KR100702804B1 KR 100702804 B1 KR100702804 B1 KR 100702804B1 KR 1020050131196 A KR1020050131196 A KR 1020050131196A KR 20050131196 A KR20050131196 A KR 20050131196A KR 100702804 B1 KR100702804 B1 KR 100702804B1
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon layer
- gate electrode
- gas
- semiconductor device
- semiconductor substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 239000007789 gas Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229920000642 polymer Polymers 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 24
- 239000007943 implant Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
Abstract
본 발명의 실시예에 따른 반도체 소자의 제조 방법에는 반도체 기판 및 상기 반도체 기판 위에 형성된 폴리시리콘층이 제공되고, 상기 폴리실리콘층을 식각하여 게이트 전극을 형성시키는 단계; 및 상기 게이트 전극이 형성된 다음에는 잔류하는 폴리머를 제거하는 단계;가 포함되고, 상기 폴리실리콘층의 식각은 Cl2, HBr 및 HeO2 가스를 이용하여 수행되는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes providing a semiconductor substrate and a polysilicon layer formed on the semiconductor substrate, and etching the polysilicon layer to form a gate electrode; And removing the remaining polymer after the gate electrode is formed, wherein the etching of the polysilicon layer is performed using Cl 2 , HBr, and HeO 2 gases.
제안되는 바와 같은 반도체 소자의 제조 방법에 의해서, 게이트 전극의 수직 프로파일을 향상시킬 수 있는 장점이 있다.By the method of manufacturing a semiconductor device as proposed, there is an advantage that can improve the vertical profile of the gate electrode.
반도체 소자, 게이트 전극, 프로파일, 노칭 현상 Semiconductor device, gate electrode, profile, notching phenomenon
Description
도 1은 종래의 게이트 전극을 형성하는 방법을 설명하는 도면.BRIEF DESCRIPTION OF THE DRAWINGS The figure explaining the method of forming the conventional gate electrode.
도 2 및 도 3은 종래 기술에 따라 형성되는 게이트 전극 하부에 노칭 현상이 발생되는 것을 보여주는 SEM 사진.2 and 3 are SEM photographs showing that the notching phenomenon occurs in the lower portion of the gate electrode formed according to the prior art.
도 4 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면.4 to 6 illustrate a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 7 및 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 의해서 제조된 게이트 전극의 모습을 보여주는 SEM 사진.7 and 8 are SEM photographs showing the appearance of the gate electrode manufactured by the method of manufacturing a semiconductor device according to an embodiment of the present invention.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는, 게이트 전극을 이루는 폴리실리콘의 수직 프로파일(profile)을 향상시킬 수 있으며, 특히 씨모스(CMOS) 이미지 센서에 적용될 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, to improve a vertical profile of a polysilicon constituting a gate electrode, and in particular, to manufacture a semiconductor device that can be applied to a CMOS image sensor. It is about a method.
최근들어, 반도체 소자는 집적도를 높이기 위한 방식으로 또는 속도를 높이기 위한 방식으로 게이트 CD(Critical Cimension)를 줄이거나, 게이트 산화막(gate oxide) 두께를 줄이거나 임플란트(Implant) 조건을 최적화하는 등의 작업을 수행하고 있다.In recent years, semiconductor devices have reduced gate CD (Critical Cimension), reduced gate oxide thickness, optimized implant conditions, etc. in a way to increase density or to speed up. Is doing.
그러나, 이러한 최적 조건의 형성은 대부분 수직한 게이트 프로파일에 조건을 두고 수립되고 있다. 따라서, 게이트 식각시 공정 조건의 미세한 변화에 의하여 바텀 영역(bottom area)의 게이트 프로파일에서 노치가 형성될 경우 비정상적인 리키지(Leakage)의 원인이 되거나 소자(device)의 속도에 영향을 미치게 된다.However, the formation of such optimum conditions is mostly established under the condition of the vertical gate profile. Therefore, when notches are formed in the gate profile of the bottom area due to the slight change of the process conditions during the gate etching, it may cause abnormal leakage or affect the speed of the device.
그리고, 후속 임플란트 공정에서 소자의 임플란트되는 영역에 영향을 미치게 되어 소자의 신뢰성을 급속히 저하시키는 문제점이 있다.In addition, there is a problem in that the subsequent implant process affects the implanted region of the device, thereby rapidly lowering the reliability of the device.
도 1은 종래의 게이트 전극을 형성하는 방법을 설명하는 도면이다.1 is a view for explaining a method of forming a conventional gate electrode.
도 1을 참조하면, 반도체 기판(10) 위에 게이트 산화막(12)이 증착되고, 상기 게이트 산화막(12) 위에 폴리실리콘(Polysilicon)을 증착시킨 후 이를 식각하여 게이트 전극(14)을 형성한다. Referring to FIG. 1, a gate oxide layer 12 is deposited on a semiconductor substrate 10, and polysilicon is deposited on the gate oxide layer 12 and then etched to form a gate electrode 14.
상기 게이트 전극(14)을 형성하기 위한 식각 공정전에는 유기 또는 무기 ARC(Anti-Rectifier Coating)를 더 형성시킬 수 있다. An organic or inorganic ARC (Anti-Rectifier Coating) may be further formed before the etching process for forming the gate electrode 14.
이 경우, 엔드포인트(Endpoing) 장비를 이용하여 상기 ARC를 식각한 후 상기 폴리실리콘을 식각함으로써, 수직 프로파일을 갖는 게이트 전극(14)을 형성시키게 된다.In this case, the ARC is etched using endpoint equipment and then the polysilicon is etched to form the gate electrode 14 having a vertical profile.
도 2 및 도 3은 종래 기술에 따라 형성되는 게이트 전극 하부에 노칭 현상이 발생되는 것을 보여주는 SEM 사진이다.2 and 3 are SEM photographs showing that the notching phenomenon occurs in the lower portion of the gate electrode formed according to the prior art.
도 2 및 도 3을 참조하면, 도시된 바와 같이 종래 기술에 의한 프로파일 형 성에서 게이트 전극의 하부에는 안쪽으로 치고 들어가는 노칭 현상(20) 또는 풋(foot)이 있는 형태의 게이트 전극 프로파일이 형성되는 문제점이 있다. Referring to FIGS. 2 and 3, in the profile forming according to the prior art as shown, a gate electrode profile having a notching phenomenon 20 or a foot is formed in the bottom of the gate electrode. There is a problem.
본 발명은 게이트 전극의 수직 프로파일을 향상시킬 수 있는 반도체 소자의 제조 방법을 제안하는 것을 목적으로 한다. An object of the present invention is to propose a method of manufacturing a semiconductor device capable of improving the vertical profile of a gate electrode.
또한, 게이트 전극의 바텀 영역에 발생될 수 있는 노칭 현상을 방지함에 따라, 제조되는 반도체 소자의 성능을 향상시킬 수 있는 반도체 소자의 제조 방법을 제안하는 것을 목적으로 한다. In addition, an object of the present invention is to propose a method of manufacturing a semiconductor device capable of improving the performance of a semiconductor device to be manufactured by preventing the notching phenomenon that may occur in the bottom region of the gate electrode.
상기되는 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법에는 반도체 기판 및 상기 반도체 기판 위에 형성된 폴리시리콘층이 제공되고, 상기 폴리실리콘층을 식각하여 게이트 전극을 형성시키는 단계; 및 상기 게이트 전극이 형성된 다음에는 잔류하는 폴리머를 제거하는 단계;가 포함되고, 상기 폴리실리콘층의 식각은 Cl2, HBr 및 HeO2 가스를 이용하여 수행되는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention for achieving the above object is provided with a semiconductor substrate and a polysilicon layer formed on the semiconductor substrate, etching the polysilicon layer to form a gate electrode; And removing the remaining polymer after the gate electrode is formed, wherein the etching of the polysilicon layer is performed using Cl 2 , HBr, and HeO 2 gases.
제안되는 바와 같은 반도체 소자의 제조 방법에 의해서, 게이트 전극의 수직 프로파일을 향상시킬 수 있는 장점이 있다.By the method of manufacturing a semiconductor device as proposed, there is an advantage that can improve the vertical profile of the gate electrode.
또한, 게이트 전극의 바텀 영역에 발생될 수 있는 노칭 현상을 방지함에 따라, 제조되는 반도체 소자의 성능을 향상시킬 수 있는 장점이 있다. In addition, by preventing the notching phenomenon that may occur in the bottom region of the gate electrode, there is an advantage that can improve the performance of the semiconductor device to be manufactured.
이하에서는 본 발명의 실시예를 첨부되는 도면을 참조하여 상세하게 설명한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상의 범위 내에 든다고 할 것이다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail. However, those skilled in the art who understand the spirit of the present invention will be able to easily suggest other embodiments within the scope of the same idea, but this will also fall within the scope of the spirit of the present invention.
첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In the accompanying drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. In addition, the same reference numerals are used for similar parts throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right over" but also when there is another part in the middle.
도 4 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이다.4 to 6 illustrate a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
먼저, 도 4를 참조하면, 반도체 기판(100) 위에 게이트 산화막(120)이 형성되고, 상기 게이트 산화막(120) 위에 게이트 전극을 형성하기 위한 폴리실리콘층(140)을 형성시킨다.First, referring to FIG. 4, a gate oxide layer 120 is formed on a semiconductor substrate 100, and a polysilicon layer 140 for forming a gate electrode is formed on the gate oxide layer 120.
그리고, 상기 폴리실리콘층(140)은 불순물 이온이 주입된 도프(doped) 상태로 형성될 수 있다. The polysilicon layer 140 may be formed in a doped state in which impurity ions are implanted.
그리고, 상기 폴리실리콘층(140)을 식각하여 게이트 전극이 형성되도록 하기 위한 식각 마스크로서 패턴화된 포토 레지스트(160)가 상기 폴리실리콘층(140) 위에 더 형성될 수 있다.In addition, a patterned photoresist 160 may be further formed on the polysilicon layer 140 as an etch mask for etching the polysilicon layer 140 to form a gate electrode.
이에 앞서, 상기 반도체 기판(100) 또는 폴리실리콘층(140)에 자연생성되는 자연 산화막(native oxide)을 제거하기 위한 BT(BreakThrough) 공정이 수행될 수 있다.Prior to this, a BT (BreakThrough) process for removing a native oxide that is naturally generated in the semiconductor substrate 100 or the polysilicon layer 140 may be performed.
이 경우, 웨이퍼를 쿨링(cooling)시켜주는 용도로 사용되는 He가스를 사용하여 상기 게이트 전극의 바텀 영역에 발생될 수 있는 노칭 현상을 방지하는 것을 특징으로 한다. In this case, the He gas used to cool the wafer may be used to prevent notching that may occur in the bottom region of the gate electrode.
예를 들어, 상기 BT 공정에서는 압력 0.9mTorr, 소스 전력 300~600W, 바이어스 전력 25~150W의 조건하에서, Ar 가스 30~300sccm, CF4 가스 15~470sccm 가 가해질 수 있다. For example, in the BT process, Ar gas 30 to 300 sccm and CF4 gas 15 to 470 sccm may be applied under conditions of a pressure of 0.9 mTorr, a source power of 300 to 600 W, and a bias power of 25 to 150 W.
그리고, 이후의 공정에서 형성되는 게이트 전극이 향상된 프로파일을 갖도록 하기 위하여, 웨이퍼를 쿨링시켜주는 용도로 사용되는 He가스의 인(in)/아웃(out) 압력은 0.9~10T/1.2~25.8T가 될 수 있다. In order to ensure that the gate electrode formed in the subsequent process has an improved profile, the in / out pressure of the He gas, which is used for cooling the wafer, is 0.9 to 10T / 1.2 to 25.8T. Can be.
이에 따라, 상기 반도체 기판(100) 또는 폴리실리콘층(140)에 자연 생성되는 산화막이 제거될 수 있다.Accordingly, the oxide film naturally generated in the semiconductor substrate 100 or the polysilicon layer 140 may be removed.
그 다음 도 5를 참조하면, 상기 포토 레지스트(160)를 식각 마스크로 이용하여, 상기 폴리실리콘층(140)을 식각하는 ME(Main Etching, 이하 ME) 공정이 수행된다. Next, referring to FIG. 5, a ME (Main Etching) process for etching the polysilicon layer 140 is performed using the photoresist 160 as an etching mask.
이에 따라, 상기 게이트 산화막(120) 위에 게이트 전극(141)이 형성된다.Accordingly, the gate electrode 141 is formed on the gate oxide film 120.
상세히, 상기 게이트 전극(141)을 형성하기 위한 ME 공정은 폴리실리콘층 식각시 바텀(bottom) 영역이 내측으로 밀려들어가는 현상 즉, 노칭 현상을 방지하기 위하여 이방성을 식각이 강조되도록 바이어스 전력이 증가되는 것을 특징으로 한 다.In detail, in the ME process for forming the gate electrode 141, the bias power is increased so that anisotropy is emphasized to prevent the bottom region from being pushed inward during the polysilicon layer etching, that is, notching. It is characterized by.
본 발명의 일 실시예에 따르면, 상기 ME 공정은 압력 0.7~26.7mTorr, 소스 전력 400~800W, 바이어스 전력 23~190W의 조건하에서 Cl2 가스 5~120sccm, HBr 가스 50~500sccm, HeO2 가스 3~90sccm로 가하여 수행될 수 있다.According to one embodiment of the present invention, the ME process is Cl 2 gas 5 ~ 120sccm, HBr gas 50 ~ 500sccm, HeO 2 gas 3 under the conditions of pressure 0.7 ~ 26.7mTorr, source power 400 ~ 800W, bias power 23 ~ 190W It can be carried out by addition to ~ 90sccm.
그리고, 상기의 식각 공정에 의해 형성되는 게이트 전극(141)의 프로파일을 더욱 향상시키기 위하여 He가스의 인(in)/아웃(out) 압력은 0.9~18T/1.2~25.8T가 될 수 있다. In order to further improve the profile of the gate electrode 141 formed by the etching process, the in / out pressure of the He gas may be 0.9 to 18T / 1.2 to 25.8T.
또한, 상기와 같은 게이트 전극을 형성하기 위한 식각 조건은 씨모스(Complementary Metal-Oxide-Semiconductor) 이미지 센서 소자에도 적용될 수 있다.In addition, the etching conditions for forming the gate electrode may be applied to a complementary metal-oxide-semiconductor (SMOS) image sensor device.
그 다음 도 6을 참조하면, 상기 ME 공정후 잔류할 수 있는 실리콘(Si) 즉, 폴리머(polymer)를 제거하기 위한 OE(Over Etch, 이하 OE) 공정이 수행된다.6, an OE (Over Etch) process for removing silicon (Si), that is, polymer, which may remain after the ME process is performed.
상기 OE 공정은 압력 15~128mTorr, 소스 전력 450 ~ 1000W, 바이어스 전력 5~120W의 조건하에서 HBr 가스 150~850sccm, HeO2 가스 0~150sccm, He 가스 15~290sccm 를 가하여 수행될 수 있다.The OE process may be performed by adding HBr gas 150 to 850 sccm, HeO 2 gas 0 to 150 sccm, and He gas 15 to 290 sccm under conditions of a pressure of 15 to 128 mTorr, a source power of 450 to 1000 W, and a bias power of 5 to 120 W.
이에 더하여, 상기 게이트 전극의 수직 프로파일을 더욱 향상시키기 위하여 위한 He가스의 인(in)/아웃(out) 압력이 0.9~29.1T/1.2~32.9T가 되도록 할 수 있다.In addition, in order to further improve the vertical profile of the gate electrode, the in / out pressure of the He gas may be 0.9 to 29.1T / 1.2 to 3.29T.
도 7 및 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 의해서 제조된 게이트 전극의 모습을 보여주는 SEM 사진이다.7 and 8 are SEM photographs showing the appearance of the gate electrode manufactured by the method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 7 및 도 8에 도시된 바와 같이, 본 발명의 실시예에 따른 ME 공정 및/또는 OE 공정에 의해 게이트 전극의 수직 프로파일이 향상되는 것을 확인할 수 있다.As shown in Figure 7 and 8, it can be seen that the vertical profile of the gate electrode is improved by the ME process and / or OE process according to an embodiment of the present invention.
전술한 본 발명의 실시예는 반도체 소자를 예로 들어 설명하였으나, 특히, 씨모스 이미지 센서 제조시 상기의 레시피(recipe)를 이용하는 경우에도 게이트 전극의 수직 프로파일이 더욱 향상되는 효과가 있다. Although the above-described embodiment of the present invention has been described using a semiconductor device as an example, in particular, even when the recipe is used when manufacturing the CMOS image sensor, the vertical profile of the gate electrode is further improved.
제안되는 바와 같은 반도체 소자의 제조 방법에 의해서, 게이트 전극의 수직 프로파일을 향상시킬 수 있는 장점이 있다.By the method of manufacturing a semiconductor device as proposed, there is an advantage that can improve the vertical profile of the gate electrode.
또한, 게이트 전극의 바텀 영역에 발생될 수 있는 노칭 현상을 방지함에 따라, 제조되는 반도체 소자의 성능을 향상시킬 수 있는 장점이 있다. In addition, by preventing the notching phenomenon that may occur in the bottom region of the gate electrode, there is an advantage that can improve the performance of the semiconductor device to be manufactured.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050131196A KR100702804B1 (en) | 2005-12-28 | 2005-12-28 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050131196A KR100702804B1 (en) | 2005-12-28 | 2005-12-28 | Method of fabricating semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100702804B1 true KR100702804B1 (en) | 2007-04-03 |
Family
ID=38160696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050131196A KR100702804B1 (en) | 2005-12-28 | 2005-12-28 | Method of fabricating semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100702804B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040056196A (en) * | 2002-12-23 | 2004-06-30 | 주식회사 하이닉스반도체 | Method for forming gate of semiconductor device |
| KR20040070812A (en) * | 2003-02-04 | 2004-08-11 | 아남반도체 주식회사 | Method for forming gate of semiconductor element |
| KR20040071962A (en) * | 2003-02-07 | 2004-08-16 | 삼성전자주식회사 | Etching method for gate electrode |
| KR20050072316A (en) * | 2004-01-06 | 2005-07-11 | 삼성전자주식회사 | Method of forming gate pattern in semiconductor device |
-
2005
- 2005-12-28 KR KR1020050131196A patent/KR100702804B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040056196A (en) * | 2002-12-23 | 2004-06-30 | 주식회사 하이닉스반도체 | Method for forming gate of semiconductor device |
| KR20040070812A (en) * | 2003-02-04 | 2004-08-11 | 아남반도체 주식회사 | Method for forming gate of semiconductor element |
| KR20040071962A (en) * | 2003-02-07 | 2004-08-16 | 삼성전자주식회사 | Etching method for gate electrode |
| KR20050072316A (en) * | 2004-01-06 | 2005-07-11 | 삼성전자주식회사 | Method of forming gate pattern in semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20070059897A1 (en) | Isolation for semiconductor devices | |
| JP2003273206A (en) | Semiconductor and its manufacturing method | |
| JP2004031944A (en) | Forming method of very narrow width transistor gate element by photolithography | |
| KR100597768B1 (en) | Method for fabricating gate spacer of semiconductor device | |
| JP2008544487A (en) | Raised source and drain processes with disposable spacers | |
| CN105789129A (en) | Method for improving profile of side wall of grid electrode, and semiconductor device manufacturing method | |
| US20080268589A1 (en) | Shallow trench divot control post | |
| KR100702804B1 (en) | Method of fabricating semiconductor device | |
| KR100875653B1 (en) | Method of forming fine pattern of semiconductor device | |
| US7091081B2 (en) | Method for patterning a semiconductor region | |
| US20060141719A1 (en) | Method of fabricating semiconductor device | |
| US20090108359A1 (en) | A semiconductor device and method of manufacture therefor | |
| JP2003273207A (en) | Method of manufacturing semiconductor device | |
| KR20040007949A (en) | Method of manufacture semiconductor device | |
| KR20080032797A (en) | Method of manufacturing semiconductor device | |
| US11488837B2 (en) | Method for fabricating high-voltage (HV) transistor | |
| KR100613373B1 (en) | Fabrication method of MOS transistor | |
| TWI336111B (en) | Method for in-situ repairing plasma damage on substrate and method for fabricating transistor device | |
| WO2022062373A1 (en) | Preparation method for semiconductor structure, and semiconductor structure | |
| KR100788364B1 (en) | Method for manufacturing of semiconductor device | |
| KR20030001954A (en) | Method for manufacturing semiconductor device | |
| KR100303357B1 (en) | Method of manufacturing semiconductor device | |
| KR20050106879A (en) | Method for manufacturing gate spacer in semiconductor device | |
| US20080242095A1 (en) | Method for forming trench in semiconductor device | |
| KR100503369B1 (en) | A method for manufacturing a semiconductor device with a buried channel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |