KR100700531B1

KR100700531B1 - Light emitting diode and manufacturing method thereof

Info

Publication number: KR100700531B1
Application number: KR1020050123423A
Authority: KR
Inventors: 문영부; 조성룡
Original assignee: 엘지전자 주식회사; 엘지이노텍 주식회사
Priority date: 2005-12-14
Filing date: 2005-12-14
Publication date: 2007-03-28

Abstract

An LED and its manufacturing method are provided to prevent the damage of the LED and to simplify the manufacturing process by obtaining a vertical type structure as an electrode without a process for removing a substrate and a buffer layer. A plurality of through holes are formed in a substrate(210). A buffer layer(220) is formed on the substrate. A first contact layer is formed on the buffer layer. The first contact layer has the same electrical characteristics as those of the buffer layer. An active layer and a second contact layer are sequentially formed on the first contact layer. An upper electrode is formed on the second contact layer. A lower electrode(290) is filled in each through hole of the substrate.

Description

LIGHT EMITTING DIODE AND MANUFACTURING METHOD THEREOF

도 1은 종래 측면 전류형 발광 다이오드의 구조를 보인 단면도.1 is a cross-sectional view showing the structure of a conventional side current type light emitting diode.

도 2a 내지 도 2e는 종래 측면 전류형 발광 다이오드 제조 과정을 보인 수순 단면도.Figure 2a to 2e is a cross-sectional view showing a conventional side current type light emitting diode manufacturing process.

도 3은 종래 수직형 발광 다이오드의 구조를 보인 단면도.Figure 3 is a cross-sectional view showing the structure of a conventional vertical light emitting diode.

도 4a 내지 도 4c는 종래 수직형 발광 다이오드 제조 과정을 보인 수순 단면도.Figure 4a to 4c is a cross-sectional view showing a conventional vertical light emitting diode manufacturing process.

도 5는 본 발명 일 실시예의 기판 평면도.5 is a plan view of a substrate of an embodiment of the present invention.

도 6은 본 발명 일 실시예의 일부 구조를 보인 단면도.Figure 6 is a cross-sectional view showing a part of the structure of an embodiment of the present invention.

도 7a 내지 도 7c는 본 발명 일 실시예의 제조 과정을 보인 수순 단면도.Figure 7a to 7c is a cross-sectional view showing a manufacturing process of an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

210: 기판 215: 관통홀210: substrate 215: through hole

220: 저온 버퍼층 225: u-GaN층220: low temperature buffer layer 225: u-GaN layer

230: n-GaN층 240: 활성층230: n-GaN layer 240: active layer

250: p-GaN층 260: 초격자층250: p-GaN layer 260: superlattice layer

270: p-전극층 280: p-전극패드270: p-electrode layer 280: p-electrode pad

290: n-전극 300: 본딩 와이어290: n-electrode 300: bonding wire

본 발명은 발광 다이오드 및 그 제조 방법에 관한 것으로, 특히 Ⅲ-Ⅴ족 질화물 반도체를 이용한 수직형 발광 다이오드에 관한 것이다.The present invention relates to a light emitting diode and a method of manufacturing the same, and more particularly, to a vertical light emitting diode using a III-V nitride semiconductor.

Ⅲ-Ⅴ족 질화물 반도체는 그 응용 분야에 있어서 청색/녹색 발광 다이오드(LED)를 비롯한 광소자 및 MOSFET, HEMT 등의 고속 스위칭, 고출력 소자인 전자소자에 응용되고 있다. 특히, Ⅲ족 질화물 반도체를 이용한 발광소자는 가시광선에서 자외선까지의 영역에 대응하는 직접 천이형 밴드갭을 갖고, 고효율 광 방출을 실현할 수 있다. 따라서, 상기 반도체는 주로 LED 또는 레이저 다이오드(LD)로 활용되고 있으며 보다 용이한 제조 공정과 보다 높은 광 효율을 얻기 위한 연구가 지속되고 있다.The III-V nitride semiconductors have been applied to optical devices including blue / green light emitting diodes (LEDs) and electronic devices that are high-speed switching and high-output devices such as MOSFETs and HEMTs. In particular, the light emitting device using the group III nitride semiconductor has a direct transition band gap corresponding to the region from visible light to ultraviolet light, and high efficiency light emission can be realized. Therefore, the semiconductor is mainly used as an LED or a laser diode (LD), and researches for obtaining an easier manufacturing process and higher light efficiency have been continued.

상기 Ⅲ-Ⅴ족 질화물 반도체 중 대표적으로 질화갈륨(GaN)이 사용되는데 이는 결정 성장 방식으로 기판상에 성장되며, 도핑되는 물질에 따라 p형 또는 n형으로 활성화되어 PN접합 다이오드로 구성되게 된다. 그러나, 현재까지의 기술로는 상기 질화물 반도체(GaN)가 직접 성장할 수 있을 정도로 격자 구조가 일치하는 단결정 기판을 대량으로 제조할 수 없기 때문에 사파이어(Al₂O₃) 단결정 또는 탄화 실리콘(SiC) 단결정과 같은 이종 재료로 이루어진 기판이 주로 사용된다.Among the III-V nitride semiconductors, gallium nitride (GaN) is typically used. The gallium nitride (GaN) is grown on a substrate by a crystal growth method, and is activated in a p-type or n-type according to a doped material, thereby forming a PN junction diode. However, sapphire (Al ₂ O ₃ ) single crystals or silicon carbide (SiC) single crystals cannot be manufactured in a large amount because single-crystal substrates with matching lattice structures can be produced by the present technology so that the nitride semiconductor (GaN) can be grown directly. Substrates made of heterogeneous materials such as are mainly used.

상기 이종 기판 및 이 기판에서 에피택셜 성장된 Ⅲ-Ⅴ족 질화물 반도체 결정 사이에는, 큰 격자 부정합이 나타난다. 예를 들어, 사파이어(Al₂O₃)와 질화갈륨(GaN) 사이에는 16%의 격자 부정합이 나타나고, 탄화 실리콘(SiC)과 질화갈륨 사이에는 6%의 격자 부정합이 나타난다. 상기와 같이 큰 격자 부정합이 나타나는 경우, 해당 기판에서 질화물 반도체 결정을 에피택셜 성장시키는 것은 어려우며, 비록 성장시킬 수 있다 하더라도 결성성이 양호하지 않아 활용 가치가 없게 된다. 따라서, MOCVD(metal-organic chemical vapor deposition; 유기-금속 화학 기상 성장)법에 의해 Ⅲ족 질화물 반도체를 사파이어 단결정 또는 SiC 단결정의 기판에서 에피택셜 성장시키는 경우, (Al)GaN으로 이루어진 저온 버퍼 층을 상기 기판에 우선 증착한 다음, 고온에서 Ⅲ족 질화물 반도체 결정을 그 위에 에피택셜 성장시키는 방법을 사용한다. Large lattice mismatch appears between the dissimilar substrate and the III-V nitride semiconductor crystal epitaxially grown on the substrate. For example, a lattice mismatch of 16% appears between sapphire (Al ₂ O ₃ ) and gallium nitride (GaN), and a lattice mismatch of 6% appears between silicon carbide (SiC) and gallium nitride. When such a large lattice mismatch occurs, it is difficult to epitaxially grow nitride semiconductor crystals on the substrate, and even though it can be grown, the formation is not good and it is not useful. Therefore, when epitaxially growing a group III nitride semiconductor on a substrate of sapphire single crystal or SiC single crystal by metal-organic chemical vapor deposition (MOCVD) method, a low temperature buffer layer made of (Al) GaN is formed. Deposition is first carried out on the substrate, followed by epitaxial growth of group III nitride semiconductor crystals thereon at high temperature.

도 1은 종래 Ⅲ-Ⅴ족 질화물 반도체를 이용한 발광 다이오드의 구조를 보인 단면도로서, 도시한 경우는 전극이 모두 전면 방향에 적용되는 측면 전류 주입 방식 발광 다이오드의 구조이며, 전극이 상하부에 형성된 수직형 구조 역시 내부적인 구성은 대동소이하다.1 is a cross-sectional view illustrating a structure of a light emitting diode using a conventional III-V nitride semiconductor, in which case the structure is a side current injection type light emitting diode in which all electrodes are applied in a front direction, and the electrodes are vertically formed at upper and lower sides thereof. The internal structure is also much the same.

그 구조를 간단히 설명하면, 우선 사파이어 기판(10) 상에 격자 부정합을 해소하기 위해 도핑 없이 저온으로 형성된 GaN 버퍼층(20)이 있고, 그 상부에 n형 불순물을 포함하여 성장시킨 제1 및 제 2 n-GaN층(30, 40)이 위치한다. 그리고, 그 상부에 다양한 구성(단일 활성층, 양자우물 구조, 다중 양자우물 구조 등) 중 하나 로 이루어진 활성층(50)이 있으며, 그 상부에 p형 불순물을 포함시켜 성장시킨 p-GaN층(70)이 위치한다. 도시된 경우에는 발광 효율을 높이기 위해 상기 p-GaN층(70)과 활성층(50) 사이에 p-클래드층(60)이 더 형성된 구조이며, 상기 활성층(50)과 n-GaN층(40) 사이에 n-클래드층(미도시)이 더 형성될 수도 있다.Briefly describing the structure, first, there is a GaN buffer layer 20 formed at low temperature without doping to solve the lattice mismatch on the sapphire substrate 10, and the first and second grown with n-type impurities thereon n-GaN layers 30 and 40 are located. Then, there is an active layer 50 formed of one of various configurations (single active layer, quantum well structure, multiple quantum well structure, etc.) on the top, and the p-GaN layer 70 grown by including the p-type impurities on the top This is located. In the illustrated case, the p-clad layer 60 is further formed between the p-GaN layer 70 and the active layer 50 to increase the luminous efficiency, and the active layer 50 and the n-GaN layer 40 are formed. An n-clad layer (not shown) may be further formed therebetween.

그리고, 상기 제 1 n-GaN층(30) 상부에 n 전극(45)이 위치하고, 상기 p-GaN층(70) 상부에 p 전극(80)이 위치한다. 고른 전류 분포를 위해 상기 p-GaN층(70) 전면에 투명 전극(미도시)을 더 형성하기도 하며, 상기 n-GaN층(30)을 n-콘택층, p-GaN층(70)을 p-콘택층이라 통칭하기도 한다.The n-electrode 45 is positioned on the first n-GaN layer 30, and the p-electrode 80 is positioned on the p-GaN layer 70. For even current distribution, a transparent electrode (not shown) may be further formed on the entire surface of the p-GaN layer 70. The n-GaN layer 30 may be an n-contact layer and the p-GaN layer 70 may be p. Also called a contact layer.

상기 설명된 구조를 제조하는 과정을 다음의 도 2a 내지 도 2e에 도시된 수순 단면도를 통해 설명하도록 한다. The process of manufacturing the above-described structure will be described through the procedure cross-sectional view shown in FIGS. 2A to 2E.

먼저 도 2a에 도시한 바와 같이 사파이어 기판(10) 상부에 격자 부정합을 해소하기 위해 도핑 없이 저온으로 GaN 버퍼층(20)을 형성하고, 그 상부에 n형 불순물인 Si 등을 포함시켜 n-GaN층(30, 40)을 높은 온도에서 성장시켜 형성한다.First, as shown in FIG. 2A, a GaN buffer layer 20 is formed at low temperature without doping to eliminate lattice mismatch on the sapphire substrate 10, and an n-GaN layer is formed by including Si, which is an n-type impurity, on the upper portion thereof. (30, 40) is formed by growing at high temperature.

상기 사파이어 기판(10)은 1,000 내지 1,200℃의 고온으로 가열되어 불순물을 제거한 후 400~600℃의 온도로 낮추어, GaN 저온 버퍼층(20)을 형성한다. The sapphire substrate 10 is heated to a high temperature of 1,000 to 1,200 ℃ to remove impurities and lowered to a temperature of 400 ~ 600 ℃, to form a GaN low temperature buffer layer (20).

그 다음, 상기 저온 버퍼층(20) 상에 위치한 n형 GaN층(30, 40)을 형성하는 과정은 상기 저온 버퍼층(20)과 유사하게 MOCVD법을 사용하여 성장되지만, 그 성장 공정은 고온에서 암모니아를 분해하기 위해 1000℃ 이상의 고온에서 실시된다. 이때, 성장되는 GaN에 Si과 같은 불순물을 포함시켜 n-GaN층(30, 40)으로 동작하도록 한다.Then, the process of forming the n-type GaN layers 30, 40 located on the low temperature buffer layer 20 is grown using MOCVD method similarly to the low temperature buffer layer 20, but the growth process is ammonia at high temperature. It is carried out at a high temperature of 1000 ℃ or more to decompose. At this time, impurities such as Si are included in the grown GaN to operate as the n-GaN layers 30 and 40.

그리고, 도 2b에 도시한 바와 같이 상기 형성된 n-GaN층(30, 40) 상부에 활성층(50)을 형성하는데, 이는 단일 활성층 구조, 양자 우물 구조, 복수의 양자 우물 구조가 적층된 다중 양자우물 구조로 형성될 수 있다. 최근에는 도시된 바(50)와 같은 다중 양자 우물 구조가 일반적으로 사용되고 있다. As shown in FIG. 2B, an active layer 50 is formed on the formed n-GaN layers 30 and 40, which is a single quantum well structure in which a single active layer structure, a quantum well structure, and a plurality of quantum well structures are stacked. It may be formed into a structure. Recently, multiple quantum well structures, such as those shown 50, are generally used.

그리고, 도 2c에 도시한 바와 같이 상기 형성된 활성층(50) 상부에 p-클래딩층(60)을 형성하고, 그 상부에 p-GaN층(70)을 형성한다. 상기 p-클래딩층(60)은 필수적인 것은 아니지만, 상기 활성층(50)과 Mg를 불순물로 하여 p형으로 활성화된 p-GaN층(70) 사이에 추가되어 캐리어 농도를 높이는데 사용된다. 상기 p-클래딩층(60)은 상기 p-GaN층(70)의 Mg가 상기 활성층(50)에 유입되지 않게 보호해야 하므로 두꺼워야 하고, 상기 활성층(50)에서의 전자와 홀의 재결합을 용이하게 할만큼 충분히 얇아야 하며 이것이 활성층(50)으로부터의 포톤 방출을 최대로 하는데 도움을 주게 된다. 따라서, 그 두께는 상기 특성들을 고려하여 적절하게 설정되어야 한다. 일반적으로 Al_xGa₁ _- _xN이 주로 사용된다.As shown in FIG. 2C, a p-cladding layer 60 is formed on the formed active layer 50, and a p-GaN layer 70 is formed thereon. The p-cladding layer 60 is not essential, but is added between the active layer 50 and the p-GaN layer 70 activated in p-type using Mg as an impurity to increase the carrier concentration. The p-cladding layer 60 should be thick because it should protect Mg of the p-GaN layer 70 from entering the active layer 50, and facilitate recombination of electrons and holes in the active layer 50. It should be thin enough to help to maximize the photon emission from the active layer 50. Therefore, the thickness should be appropriately set in consideration of the above characteristics. In general, Al _x Ga ₁ _- _x N is mainly used.

상기 p-GaN층(70)은 앞서 설명한 n-GaN층(30, 40)과 같이 유사한 기체 분위기와 온도에서 성장되며, GaN 성장 중에 Mg를 주입하여 p-GaN이 되도록 한다. 상기 p-GaN층(70) 형성 후 그 상부에 전류 특성을 개선하기 위한 투명 전극등을 더 형성하기도 한다.The p-GaN layer 70 is grown in a similar gas atmosphere and temperature like the n-GaN layers 30 and 40 described above, and injects Mg to become p-GaN during GaN growth. After the p-GaN layer 70 is formed, a transparent electrode or the like may be further formed thereon to improve current characteristics.

그리고, 도 2d에 도시한 바와 같이 상기 형성된 구조물을 전면 방출형 소자로 사용하기 위해서 전극을 형성하는데, 구조물의 상하부에 각각 전극을 형성하는 수직 구조와, 도시된 바와 같이 구조물의 일부를 제거하여 n-GaN층(30)을 노출시켜 전극을 형성하는 수평 구조(측면 전류 주입 방식)가 대표적이다. 도시된 경우는 수평 구조로서, 상기 n-GaN층(30)이 노출되도록 소자 일부 영역의 p-GaN층(70), p-클래딩층(60), 활성층(50) 및 제 2 n-GaN층(40)을 제거하여 제 1 n-GaN층(30)을 노출시킨다.And, as shown in Figure 2d to form the electrode to use the formed structure as a front emission type element, a vertical structure for forming the electrodes on the upper and lower portions of the structure, respectively, as shown to remove a portion of the structure n The horizontal structure (side current injection method) which exposes -GaN layer 30 to form an electrode is typical. In the illustrated case, the p-GaN layer 70, the p-cladding layer 60, the active layer 50, and the second n-GaN layer of the partial region of the device are exposed so that the n-GaN layer 30 is exposed. 40 is removed to expose the first n-GaN layer 30.

그리고, 도 2e에 도시한 바와 같이 상기 제 1 n-GaN층(30)과 p-GaN층(70) 일부에 각각 n 전극(45)과 p 전극(80)을 형성한다.As shown in FIG. 2E, n-electrodes 45 and p-electrodes 80 are formed in portions of the first n-GaN layer 30 and the p-GaN layer 70, respectively.

상기 도시된 일반적인 측면 전류 주입형 발광 다이오드 구조는 실제 제품이나 모듈에 적용할 경우 단일 방향 전극들(45, 80)을 모두 외부 전원과 연결해 주어야 하기 때문에 와이어 본딩과 같은 연결 수단이 두번 적용되어야 한다. 따라서, 연결을 위한 물리적 충격이 해당 소자에 2번 가해지고, 실제 발광 영역이 상기 n 전극(45)의 구성을 위해 줄어들게 되며, n 콘택(30, 40)의 좋지 않은 측면 전류 확산 특성에 의해 효율이 낮다. 특히 와이어 본딩과 같은 연결을 실시하는 본딩 수단은 장비가 동작할 수 있는 여유 공간을 요구하므로 소자의 적용 공간에 제한이 발생할 수도 있다.In the general side current injection type light emitting diode structure shown in the drawings, since the single direction electrodes 45 and 80 must be connected to an external power source when applied to an actual product or a module, a connection means such as wire bonding must be applied twice. Thus, the physical impact for the connection is applied to the device twice, the actual light emitting area is reduced for the configuration of the n electrode 45, and the efficiency is due to the poor side current spreading characteristics of the n contacts 30 and 40. Is low. In particular, bonding means for making connections, such as wire bonding, require a free space for the equipment to operate, which may limit the application space of the device.

따라서, 발광 다이오드 단품 소자나 많은 수의 발광 다이오드가 적용되는 모듈에는 소자 자체의 일측면에 n 전극 혹은 p 전극이 형성되어 발광 다이오드 소자를 직접 적용 기판이나 모듈의 전극에 도전성 접착할 수 있는 수직형 발광 다이오드 구조가 선호되고 있다. 특히, 이러한 수직형 발광 다이오드 소자는 소자 면적과 활성층 크기가 같아 효율이 좋다.Therefore, in the light emitting diode unit device or a module to which a large number of light emitting diodes are applied, an n electrode or a p electrode is formed on one side of the device itself so that the light emitting diode element can be directly adhered to the electrode of the applied substrate or module. Light emitting diode structures are preferred. In particular, such a vertical light emitting diode device has good efficiency because it has the same device area and active layer size.

도 3은 간단한 수직형 발광 다이오드 구조의 단면도로서, 도시한 바와 같이 n 전극(160) 상부에 n 콘택층(110)과 활성층(120) 및 p 콘택층(130)이 위치하고, 그 상부에 p 전극(140) 및 p 전극패드(150)가 위치한다. 이 경우, 상기 n 전극(160)은 불투명 전극으로 직접 기판등의 전극 패드 영역과 접합될 부분이고, p 전극패드(150) 부분이 기판등의 다른 전극 패드 영역과 와이어 본딩 등으로 연결되기 위한 부분이다. 상기 p 전극(140)은 전류 확산 성능의 개선을 위한 투명 전극이 적용된다. 경우에 따라서는 상기 콘택층의 위치가 바뀔 수 있으며, 효율을 높이기 위해 하부에 위치한 전극(160)이 반사형 금속으로 이루어질 수도 있다.3 is a cross-sectional view of a simple vertical light emitting diode structure in which an n contact layer 110, an active layer 120, and a p contact layer 130 are positioned on an n electrode 160, and a p electrode is disposed thereon. 140 and the p electrode pad 150 are positioned. In this case, the n electrode 160 is an opaque electrode and is a portion to be directly bonded to an electrode pad region such as a substrate, and a portion for connecting the p electrode pad 150 to another electrode pad region such as a substrate by wire bonding or the like. to be. The p electrode 140 is a transparent electrode is applied to improve the current diffusion performance. In some cases, the position of the contact layer may be changed, and in order to increase efficiency, the lower electrode 160 may be made of a reflective metal.

상기 설명한 바와 같이 그 구조는 비교적 간단해 보이지만, 이러한 구조에 추가적으로 효율을 높이기 위한 클래딩층들이 더 적용될 수 있으며, 전극의 구조나 배치등이 다양하게 변형될 수 있다. As described above, the structure looks relatively simple, but additionally, cladding layers may be further applied to the structure, and the structure or arrangement of the electrode may be variously modified.

도 4a 내지 도 4c를 통해 상기 수직형 발광 다이오드 구조를 형성하는 방법을 설명하도록 한다. 비교적 간단해 보이는 구조지만, 이러한 구조를 형성하기 위해 리프트-오프 공정이나 전면 식각 혹은 연마 공정등이 필요하기 때문에 측면 전류 주입형 발광 다이오드에 비해 공정이 난해하다.A method of forming the vertical light emitting diode structure will be described with reference to FIGS. 4A to 4C. Although the structure looks relatively simple, the process is difficult compared to the side current injection type light emitting diode because it requires a lift-off process, an entire surface etching or a polishing process to form such a structure.

도 4a에 도시한 바와 같이 실리콘이나 사파이어 기판(100) 상부에 격자 부정합을 해소하기 위해 도핑 없이 저온으로 GaN 버퍼층(105)을 형성하고, 그 상부에 n형 불순물인 Si 등을 포함시켜 n-GaN층(110)을 높은 온도에서 성장시켜 형성한다. 상기 과정의 구체적인 내용은 앞서 측면 전류 주입형 소자 구조의 제조 방법을 설명하면서 언급하였다.As shown in FIG. 4A, the GaN buffer layer 105 is formed at low temperature without doping to eliminate lattice mismatch on the silicon or sapphire substrate 100, and n-GaN is included on the upper portion thereof by including Si, which is an n-type impurity, and the like. Layer 110 is formed by growing at high temperature. Detailed description of the above process has been made while explaining a method of manufacturing a side current injection device structure.

그리고, 도 4b에 도시한 바와 같이 상기 구조물 상부에 차례로 활성층(120)과 p-GaN층(130)을 형성한 후 부도체인 기판(100)을 제거한다. 상기 활성층(120)과 p-GaN층(130)의 성장 방식이나 구조 등 역시 앞서 설명한 바 있으므로 생략한다. 상기 부도체인 기판(100)은 수직형 발광 다이오드를 형성하는데 부적합하므로 질화물 반도체의 성장을 위해서만 사용하고, 성장이 완료된 후에는 제거하는데, 이때 리프트-오프 방식을 사용하는 것이 일반적이다. As shown in FIG. 4B, the active layer 120 and the p-GaN layer 130 are sequentially formed on the structure, and then the substrate 100, which is an insulator, is removed. Since the growth method and structure of the active layer 120 and the p-GaN layer 130 are also described above, they will be omitted. Since the insulator substrate 100 is not suitable for forming a vertical light emitting diode, the substrate 100 is used only for growth of a nitride semiconductor and is removed after the growth is completed. In this case, a lift-off method is generally used.

그리고, 도 4c에 도시한 바와 같이 불필요한 GaN 버퍼층(105) 역시 식각이나 연마로 제거하고, 상기 제거로 인해 거칠어진 n-GaN층(110)의 표면을 전면 식각 공정으로 평탄화한 후 n 전극(160)을 형성하고, 소자 상부에 전류 확산용으로 투명한 p 전극(140) 및 p 전극 패드(150)를 형성한다. 상기 전극들의 형성 순서는 바뀔 수 있다.In addition, as shown in FIG. 4C, the unnecessary GaN buffer layer 105 is also removed by etching or polishing, and the n-electrode 160 is planarized by the entire surface etching process after the surface of the roughened n-GaN layer 110 is removed. ), And a transparent p-electrode 140 and a p-electrode pad 150 are formed on the device to spread current. The order of formation of the electrodes can be changed.

상기 공정의 수순 단면도를 설명하면서 각 층들의 성장 방식이나 활성화 방식 등에 대한 설명은 생략했으나 이들은 측면 전류 주입형 발광 다이오드 제조 공정과 유사하다. 그러나, 기판 및 버퍼층의 제거 공정, 상기 제거 공정으로 노출되는 콘택층의 평탄화 공정 등이 실시되어야 하므로 공정이 복잡하고 소자가 손상될 위험이 크다.While explaining the procedure cross-sectional view of the above process, the description of the growth method and the activation method of each layer is omitted, but they are similar to the side current injection type LED manufacturing process. However, since the process of removing the substrate and the buffer layer, the process of planarizing the contact layer exposed by the removal process, and the like must be performed, the process is complicated and there is a high risk of damage to the device.

상기한 바와 같이 종래 일반적인 측면 전류 주입형 발광 다이오드 구조는 구조적으로 발광 효율이 낮고 해당 소자를 어플리케이션 구조에 적용할 경우 전극 연결이 어려운 문제점이 있으며, 수직형 발광 다이오드 구조는 구조적 효율을 높지만 기판이나 버퍼층을 제거하고 손상된 콘택층을 평탄화 하는 등의 공정이 필요하여 공정이 어렵고 소자가 손상될 수 있어 수율과 신뢰성이 낮고 비용이 높은 문제점이 있었다.As described above, the conventional general side current injection type LED structure has a low light emitting efficiency and difficult to connect electrodes when the device is applied to an application structure, and the vertical type LED structure has a high structural efficiency but a substrate or a buffer layer. The process is difficult because the process of removing and planarizing the damaged contact layer may be difficult and the device may be damaged, resulting in low yield, high reliability, and high cost.

상기와 같은 문제점을 감안한 본 발명은 발광 다이오드를 형성할 기판에 미리 형성될 소자의 일측 콘택 영역에 맞추어 관통 패턴을 형성한 후 그 상부에 발광 다이오드 구조를 형성하도록 한 후, 소자별로 다이싱하여 기판 및 버퍼층을 제거하지 않고도 전기적으로 소자의 일측이 전극 역할을 할 수 있는 수직형 구조를 형성할 수 있도록 한 발광 다이오드 및 그 제조 방법을 제공하는데 그 목적이 있다. In view of the above problems, the present invention forms a through-pattern in accordance with a contact region of one side of a device to be formed in advance on a substrate on which a light emitting diode is to be formed, and then forms a light emitting diode structure thereon, and then dices the substrate by device. And to provide a light emitting diode and a method of manufacturing the same that can form a vertical structure in which one side of the device can act as an electrode without removing the buffer layer.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예는 소자가 형성될 영역 중 일부 영역에 관통홀이 형성된 기판과; 상기 기판 상부에 형성된 버퍼층과; 상기 버퍼층 상부에 형성된 제 1콘택층과; 상기 제 1콘택층 상부에 차례로 형성된 활성층 및 제 2콘택층과; 상기 제 2콘택층 상부에 형성된 상부 전극과; 상기 기판의 상기 관통홀 영역을 채우는 하부 전극을 포함하는 구조를 가지는 것을 특징으로 한다. In order to achieve the above object, an embodiment of the present invention includes a substrate having a through hole formed in a portion of the region where the device is to be formed; A buffer layer formed on the substrate; A first contact layer formed on the buffer layer; An active layer and a second contact layer sequentially formed on the first contact layer; An upper electrode formed on the second contact layer; And a lower electrode filling the through-hole region of the substrate.

본 발명의 다른 실시예는 소자가 형성될 영역 중 적어도 일부 영역에 관통홀이 형성된 기판과; 상기 기판 상부 및 상기 기판의 관통홀 내측면 일부에 형성되는 저온 버퍼층과; 상기 저온 버퍼층의 상부 및 측면에 형성되어 상기 저온 버퍼층이 이루는 관통 영역을 채우는 제 1 n 콘택층과; 상기 제 1 n콘택층 상부에 차례로 형성되는 제 2 n 콘택층, 활성층 및 p 콘택층과; 상기 p 콘택층 상부에 형성되는 p 전극과; 상기 기판의 관통홀 부분을 채우면서 상기 제 1 n 콘택층과 접촉되는 n 전극을 포함하는 구조를 가지는 것을 특징으로 한다.Another embodiment of the present invention includes a substrate having a through hole formed in at least a portion of the region in which the device is to be formed; A low temperature buffer layer formed on an upper portion of the substrate and a portion of an inner surface of the through hole of the substrate; First n contact layers formed on upper and side surfaces of the low temperature buffer layer to fill a through area formed by the low temperature buffer layer; A second n contact layer, an active layer, and a p contact layer sequentially formed on the first n contact layer; A p electrode formed on the p contact layer; And an n electrode contacting the first n contact layer while filling the through hole of the substrate.

본 발명의 또다른 실시예는 기판에 관통홀을 형성하는 단계와; 상기 관통홀이 형성된 기판 상에 버퍼층을 성장시키는 단계와; 상기 버퍼층 상부에 제 1콘택층을 성장시키는 단계와; 상기 제 1콘택층 상부에 차례로 활성층 및 제 2콘택층을 성장시키는 단계와; 상기 제 2콘택층 상부에 상부 전극을 형성하는 단계와; 상기 기판의 관통홀을 도전성 물질로 채워 하부 전극을 형성하는 단계를 포함하여 제조되는 것을 특징으로 한다. Another embodiment of the present invention comprises the steps of forming a through hole in the substrate; Growing a buffer layer on the substrate on which the through hole is formed; Growing a first contact layer over the buffer layer; Growing an active layer and a second contact layer in order on the first contact layer; Forming an upper electrode on the second contact layer; And forming a lower electrode by filling the through hole of the substrate with a conductive material.

상기 같은 본 발명을 첨부한 도면들을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings, the present invention as follows.

도 5는 본 발명 일 실시예에 적용되는 기판의 구조를 보인 평면도로서, 도시한 바와 같이 기판의 일부를 제거하여 이후 형성될 모든 소자들의 영역 중 일정 부분에 관통홀(215)이 형성되도록 미리 기판(210)에 도시된 스트라이프 형태의 홈을 만든 것이다. 상기 관통홀(215)은 해당 부분에 형성되는 소자들의 일측 전극이 형성될 영역이므로 소자가 형성될 영역의 일부 영역으로 한정되어야 하며, 너무 과도하거나 혹은 좁게 형성되지 않도록 해야 한다. 이러한 관통홀(215)의 형성 패턴은 상부에서 볼 경우, 도시된 바와 같은 스트라이프 패턴, 격자 패턴 등이 가능하며, 그 외의 다양한 형태도 가능하다. 각 소자 영역마다 관통홀을 형성할 수도 있으나, 도시한 바와 같이 스트라이프를 기본으로 하는 패턴을 형성하는 것이 상기 기판(210) 상에 관통홀을 용이하게 형성할 수 있어 바람직하다. 도시된 경우에는 상기 기판(210)으로 사파이어 기판을 이용했으나, 그 외의 발광 다이오드 제조를 위해 사용되는 다른 종류의 기판들에도 이러한 관통홀 형성을 통한 본 발명의 적용이 가능하다.FIG. 5 is a plan view illustrating a structure of a substrate applied to an embodiment of the present invention. As shown in FIG. 5, the substrate is previously removed such that a through hole 215 is formed in a portion of regions of all devices to be formed by removing a portion of the substrate. The grooves of the stripe shape shown in 210 are made. Since the through hole 215 is a region in which one electrode of the elements formed in the corresponding portion is to be formed, the through hole 215 should be limited to a partial region of the region in which the element is to be formed and should not be excessively or narrowly formed. The formation pattern of the through hole 215 may be a stripe pattern, a lattice pattern, or the like, when viewed from the top, and various other forms may be possible. Although through-holes may be formed in each device region, it is preferable to form through-holes on the substrate 210 as shown in the figure. In the illustrated case, although the sapphire substrate is used as the substrate 210, other types of substrates used for manufacturing light emitting diodes may be applied to the present invention through the formation of such through holes.

특히, 발광 다이오드 제조를 위해 사용되는 기판(사파이어(Al₂O₃), 탄화 실리콘(SiC) 등)은 경도가 높아 소자 제조 이후에는 상기와 같은 관통홀 형성이 어렵기 때문에 종래에는 기판을 리프트 오프법으로 완전히 제거하는 방식을 이용했으나, 이렇게 기판을 제거하는 방식은 앞서 설명한 바와 같이 버퍼층의 제거 및 이러한 제거로 인해 손상된 콘택층 표면의 평탄화와 같은 부가적인 공정들이 많이 요구되고, 상기 공정으로 인해 소자의 손상이 발생할 수 있게 된다. 따라서, 본 발명의 일 실시예와 같이 초기 단계에서 기판(201)에 미리 관통홀(215)을 형성해 두면 상기 기판(201)의 제거 및 그에 따른 부가적인 공정들을 피할 수 있고, 소자의 손상을 근본적으로 방지할 수 있게 된다. In particular, since substrates used for light emitting diode manufacturing (sapphire (Al ₂ O ₃ ), silicon carbide (SiC), etc.) have high hardness, it is difficult to form the above-mentioned through holes after device fabrication. As a method of removing the substrate completely, this method of removing the substrate requires many additional processes such as the removal of the buffer layer and the planarization of the damaged contact layer surface due to the removal, as described above. Damage can occur. Therefore, if the through hole 215 is formed in the substrate 201 at an early stage as in the embodiment of the present invention, the substrate 201 can be removed and additional processes can be avoided, and damage to the device is essential. Can be prevented.

도 6은 본 발명 일 실시예의 질화물 반도체 성장 방법을 설명하기 위한 하부 일부 구조의 단면도로서, 도시한 바와 같이 관통홀(215)이 형성된 기판(210) 상부 전면에 반도체 콘택층을 성장시키기 위해 미리 형성한 버퍼층의 구조를 보인다. 설명의 편의를 위해 사파이어 기판 상부에 질화물 반도체 중 GaN을 성장시켜 발광 다이오드를 형성하는 구조로 설명하도록 한다. 당연히, 본 발명의 다른 실시예로 GaN을 제외한 Ⅲ-Ⅴ족 질화물 반도체를 이용할 수 있고, 본 발명의 또다른 실시예로서 질화물 반도체가 아닌 다른 종류의 물질을 이용하여 발광 소자를 형성할 경우에도 이러한 관통홀을 형성한 기판을 이용하는 방식의 적용이 가능하다.6 is a cross-sectional view of a part of a lower structure for explaining the nitride semiconductor growth method according to an embodiment of the present invention, and is formed in advance to grow a semiconductor contact layer on the entire upper surface of the substrate 210 having the through-hole 215 as shown in FIG. The structure of one buffer layer is shown. For convenience of description, a structure of forming a light emitting diode by growing GaN in the nitride semiconductor on the sapphire substrate will be described. Naturally, a III-V nitride semiconductor except GaN may be used as another embodiment of the present invention, and as another embodiment of the present invention, a light emitting device may be formed using a material other than a nitride semiconductor. Application of a method using a substrate having a through hole formed therein is possible.

먼저, 상기 관통홀(215)이 형성된 사파이어 기판(210) 상부에 저온 버퍼층(220)을 성장시켜 상기 기판(210) 상부와 상기 관통홀(215)의 측면 부분에 저온 버퍼층(220)을 치밀한 구조로 형성한다. 상기 관통홀(215)의 크기와 관통홀(215)이 형성되지 않는 기판(210)의 크기는 도시된 바와 같이 그 폭을 각각 d1, d2라 하면 각각의 폭이 10~30㎛ 범위가 되는 것이 바람직하다. 즉, 관통홀(215)과 기판(210)의 폭이 소자 단위로 볼때 각각 절반 영역을 기준으로 조절되어야 함을 보인 것이다. First, the cold buffer layer 220 is grown on the sapphire substrate 210 on which the through hole 215 is formed, and thus the low temperature buffer layer 220 is tightly formed on the upper side of the substrate 210 and the side surface of the through hole 215. To form. The size of the through hole 215 and the size of the substrate 210 where the through hole 215 is not formed are as shown in the widths of d1 and d2, respectively, in the range of 10 to 30 μm. desirable. In other words, the widths of the through-holes 215 and the substrate 210 should be adjusted based on the half region of each device.

상기 사파이어 기판(210)은 산화막 또는 이와 유사한 것으로 표면이 오염되어 있을 수 있으므로 그 표면으로부터 상기 오염원을 제거하기 위해 성장 장치(growing apparatus)에서 1,000 내지 1,200℃의 고온으로 가열된다. 그 다음, 성장 장치의 온도를 대략 400~600℃의 온도로 낮추어, GaN 저온 버퍼층(220)을 형성한다. 이때, 상기 저온 버퍼층(220)의 형성으로 상기 관통홀(215)을 완전하게 막을 수 없으며, 오히려 상기 관통홀(215)의 크기와 저온 버퍼층(220)의 생성 두께를 조절하여 상기 저온 버퍼층(220)으로 상기 관통홀(215)이 완전히 막히지 않도록 해야 한다. 상기 막히지 않은 관통 부분은 후속 공정에서 도핑된 GaN층을 횡방향으로 성장시켜 막도록 하는 것이 소자의 전류 흐름을 좋게 하기 때문이다. 비록, 상기 저온 버퍼층(220)으로 도핑되지 않은 GaN층을 적용하면 그 자체적으로 n형 특성을 나타내므로 이후 형성될 n 형 콘택층으로 전류를 제공하는 경로로 사용될 수는 있어 상기 관통홀(215)을 완전히 막을 수도 있으나, 도핑된 상태에 비해서는 전류 흐름 이 좋지 않으므로 바람직하지는 않다. Since the surface of the sapphire substrate 210 may be contaminated with an oxide film or the like, the sapphire substrate 210 is heated to a high temperature of 1,000 to 1,200 ° C. in a growing apparatus to remove the contaminant from the surface. The temperature of the growth device is then lowered to a temperature of approximately 400-600 ° C. to form GaN low temperature buffer layer 220. In this case, the through hole 215 may not be completely blocked by the formation of the low temperature buffer layer 220, but rather, the size of the through hole 215 and the thickness of the low temperature buffer layer 220 are controlled to adjust the low temperature buffer layer 220. The through hole 215 should not be completely blocked. This is because the unblocked through portion in the subsequent process to prevent the doped GaN layer from growing laterally to improve the current flow of the device. Although the non-doped GaN layer is applied to the low temperature buffer layer 220, it exhibits n-type characteristics per se, so that the through-hole 215 may be used as a path for providing a current to an n-type contact layer to be formed later. Although this may be completely prevented, it is not preferable because the current flow is poor compared to the doped state.

도시된 경우에는 상기 저온 버퍼층(220)으로 채워 지지 않은 관통 영역을 채우기 위하여 추가적인 층을 더 성장시키고 있는데, 이 층(225)은 도핑하지 않은 GaN을 성장시킬 경우 추가적인 버퍼층이라 할 수 있고, 도핑된 n-GaN층을 성장시킬 경우 n 콘택층의 일부가 될 수도 있다. 상기 층(225)은 MOCVD 혹은 성장 속도가 빠른 HVPE법을 사용하여 상기 저온 버퍼층(220)을 핵으로 종방향 및 횡방향으로 GaN을 에피 성장시켜 형성할 수 있으며, 횡방향 성장을 통해 상기 채워지지 않은 저온 버퍼층(220)의 영역을 채울 수 있다. 따라서, 상기 층(225)은 버퍼층, n 콘택층의 일부로 포함될 수 있으며, 성장시킬 층의 종류에 따라 그 종류가 결정될 수 있다. 본 실시예에서는 일단 저온 버퍼층(220)에 추가되어 버퍼층이면서 콘택층 역할을 하므로 콘택 버퍼층이라 하기로 한다. 그 종류(도핑 여부, 성장 방법)에 상관없이 실제 발광 다이오드 소자 구조(n 콘택층-활성층-p 콘택층)의 일측 콘택측에 전류 흐름을 제공할 수 있는 전류 경로로 사용될 것이므로 상기와 같이 콘택의 특성과 버퍼의 특성을 모두 가진 층이라 할 수 있다.In the illustrated case, an additional layer is further grown to fill the through region not filled with the low temperature buffer layer 220, and this layer 225 may be referred to as an additional buffer layer when growing undoped GaN. When the n-GaN layer is grown, it may be part of the n contact layer. The layer 225 may be formed by epitaxially growing GaN in the longitudinal and transverse directions using the low temperature buffer layer 220 as a nucleus using MOCVD or a fast growth rate HVPE method. The low temperature buffer layer 220 may be filled. Therefore, the layer 225 may be included as part of the buffer layer or the n contact layer, and the type may be determined according to the type of the layer to be grown. In the present embodiment, since it is added to the low temperature buffer layer 220 to serve as a buffer layer and a contact layer, it will be referred to as a contact buffer layer. Regardless of the type (doping or growth method), it will be used as a current path that can provide current flow to one side of the actual light emitting diode device structure (n contact layer-active layer-p contact layer). It is a layer that has both characteristics and buffer characteristics.

상기 콘택 버퍼층(225)은 횡방향 에피 성장에 의해 상기 저온 버퍼층(220)이 채우지 못한 관통홀(215) 상의 영역을 채우고 있으므로 종방향으로 전파하는 관통 전위밀도를 줄일 수 있어 발광 효율을 높일 수 있는 장점을 얻을 수 있다.Since the contact buffer layer 225 fills a region on the through hole 215 which the low temperature buffer layer 220 has not filled due to the lateral epitaxial growth, the contact buffer layer 225 may reduce the penetration potential density propagated in the longitudinal direction, thereby increasing the luminous efficiency. Benefits can be obtained.

도 7a 내지 도 7c는 본 발명 일 실시예의 제조 과정을 보인 수순 단면도로서, 이를 통해 본원 발명의 실제 적용 예를 설명하도록 한다. 도시된 실시예에서는 GaN 질화물 반도체를 이용한 발광 다이오드의 제조 방법에 대해 설명하지만, 다른 종류의 발광 다이오드용 반도체 소재로도 본 발명의 적용은 가능하다. 7A to 7C are cross-sectional views illustrating a manufacturing process of an embodiment of the present invention, and through this, the practical application of the present invention will be described. In the illustrated embodiment, a method of manufacturing a light emitting diode using a GaN nitride semiconductor will be described. However, the present invention can be applied to other types of semiconductor materials for light emitting diodes.

도시된 바와 같이, 먼저 스트라이프, 격자와 같은 패턴으로 기판(210)에 관통홀(215)을 형성하고, 상기 기판(210)의 상부 표면과 상기 관통홀(215)의 측면에 저온버퍼층(220)을 성장시키고, 상기 저온 버퍼(220)로 완전히 채워지지 않은 상기 관통홀(215) 상부 영역을 도핑되지 않은 GaN이나 n형으로 도핑된 GaN을 종횡방향으로 성장시켜 채워 콘택 버퍼층(225)을 형성한다. 그리고, 그 상부에 차례로 n-GaN층(230), 활성층(240), p-GaN층(250), n⁺-단주기 초격자(Short-Period-Superlattice)층(260) 및 p 전극(270)을 성장 및 증착하여 발광 다이오드 구조를 형성한다. As shown, first, the through hole 215 is formed in the substrate 210 in a stripe or lattice-like pattern, and the low temperature buffer layer 220 is formed on the upper surface of the substrate 210 and the side surface of the through hole 215. And the contact buffer layer 225 is formed by growing the upper region of the through hole 215 that is not completely filled with the low temperature buffer 220 in a lateral direction in which undoped GaN or n-type doped GaN is grown. . The n-GaN layer 230, the active layer 240, the p-GaN layer 250, the n ⁺ -short-period-superlattice layer 260 and the p electrode 270 are sequentially formed thereon. ) Is grown and deposited to form a light emitting diode structure.

이러한 제조 과정을 좀더 상세히 설명하면, 우선 탄화 실리콘 혹은 사파이어 기판(210)과 같은 전형적인 발광 다이오드 구조의 기판을 준비하여 각 소자가 형성될 영역에 맞추어 스트라이프 또는 격자와 같은 관통홀(215)을 형성한다. 이는 기판(210)의 특성에 맞추어 연마, 식각 등의 방법이 이용될 수 있는데, 해당 관통홀(215)은 소자가 형성될 영역의 절반 정도의 면적을 기준으로 그보다 작거나 혹은 더 넓을 수 있다. 즉, 해당 관통홀(215)은 이후에 일측 콘택과 외부 전극 사이를 연결하기 위한 하부 전극이 형성될 부분으로, 너무 좁은 경우 전류 흐름이 좋지 않고, 너무 넓을 경우 소자별로 분리하는 다이싱 공정에서 기판이 파손될 위험이 있으므로 전기적 특성과 물리적 특성을 감안하여 적절하게 관통홀(215)의 폭이나 패턴 형상등이 결정되어야 한다. 각 소자가 형성될 영역에 원형이나 다각형 모양의 관통홀을 소자 숫자대로 형성할 수도 있으나, 이는 물리적 강도가 높고 고온 공정에 노출되는 기판(210)에 형성하기 어려울 수 있으므로, 도시된 경우와 같은 스트라이프 패턴 처럼 복수의 소자 영역에 걸쳐서 관통홀(215)을 형성하는 것이 공정 난이도를 고려할때 바람직하다.In more detail, the manufacturing process may be performed by first preparing a substrate having a typical light emitting diode structure such as silicon carbide or sapphire substrate 210 to form a through hole 215 such as a stripe or a grating in accordance with a region where each device is to be formed. . This may be a method of polishing, etching, etc. in accordance with the characteristics of the substrate 210, the through hole 215 may be smaller or wider based on the area of about half of the area where the device is to be formed. That is, the through hole 215 is a portion where a lower electrode for connecting between the one side contact and the external electrode is to be formed later, the current flow is not good if too narrow, if the substrate is too large to separate the substrate in the dicing process Since there is a risk of breakage, the width or pattern shape of the through hole 215 should be appropriately determined in consideration of electrical and physical characteristics. Through-holes of a circular or polygonal shape may be formed in the number of elements in the area where each device is to be formed, but this may be difficult to form on the substrate 210 having high physical strength and exposed to a high temperature process. It is desirable to form the through holes 215 over the plurality of device regions as a pattern in consideration of process difficulty.

상기 관통홀(215) 상부에 형성하는 저온 버퍼층(220)과 해당 저온 버퍼층(220)이 채우지 못하는 관통홀(215) 상부 영역을 채워 실제 콘택층(230)이 형성될 평탄한 하부층(콘택 버퍼층)(225)을 성장시키는 방법은 앞서 설명한 바와 같은 질화물 반도체의 종횡 성장을 통해 가능하며, 도핑 여부와 관계없이 버퍼층과 콘택층의 기능을 동시에 수행하게 된다.A flat lower layer (contact buffer layer) in which the actual contact layer 230 is formed by filling the low temperature buffer layer 220 formed on the through hole 215 and the upper region of the through hole 215 that the low temperature buffer layer 220 cannot fill. The growth method 225 may be performed through the vertical and horizontal growth of the nitride semiconductor as described above, and simultaneously perform the functions of the buffer layer and the contact layer regardless of the doping or not.

상기 n-GaN층(230)은 상기 콘택 버퍼층(225)을 핵으로 그 상부에 n형 불순물인 Si 등을 포함시키면서 높은 온도에서 성장시키고, 그 상부의 활성층(240)은 In_xGa_1-xN(x<1)을 이용하는 단독층이나 양자우물 구조 혹은 다중 양자우물 구조로 성장시킨다. 양자 우물 구조는 활성층(InGaN층)이 두 개의 전하 구속층((Al)GaN층) 사이에 위치하도록 하여 빛의 파장을 조절하고 양자 효율을 향상시키도록 한 것으로, 최근에는 다중 양자우물 구조가 많이 사용된다. 그리고, 그 상부에 p형 불순물인 Mg 등을 포함시키면서 높은 온도에서 p-GaN층(250)을 성장시킨다. The n-GaN layer 230 grows the contact buffer layer 225 at a high temperature while containing Si, which is an n-type impurity, above the nucleus, and the active layer 240 thereon is In _x Ga _1-x. Grow into a single layer, quantum well structure, or multiple quantum well structure using N (x <1). The quantum well structure has an active layer (InGaN layer) positioned between two charge restraint layers ((Al) GaN layer) to adjust the wavelength of light and improve quantum efficiency. Used. The p-GaN layer 250 is grown at a high temperature while including Mg, which is a p-type impurity, on the top thereof.

여기서, 상기 활성층(240) 상하부에 각각 p 클래딩층이나 n 클래딩층이 더 형성될 수 있으나 본 실시예에서는 생략하였다. 하지만, 상기와 같은 구조의 수직형 발광 다이오드는 전류가 측면으로 흐르거나 경로가 복잡해져 동작 전압이 높아 지거나 전류가 집중되는 특성을 가질 수 있으므로, 이를 보상하기 위해서 본 실시예에서는 상기 p-GaN층(250) 상부에 N⁺-SPS 층(260)을 더 형성하였다. 상기와 같은 초격자 구조는 터널링 효과(Tunneling effect)를 이용하여 소자에 더 많은 정공을 주입할 수 있도록 함으로써, 효율을 높일 수 있게 하는 구조이다. Here, p cladding layers or n cladding layers may be further formed on upper and lower portions of the active layer 240, but are omitted in the present embodiment. However, the vertical light emitting diode having the above structure may have characteristics such that current flows to the side or the path is complicated to increase the operating voltage or to concentrate the current. Thus, in order to compensate for this, the p-GaN layer ( 250) further formed an N ⁺ -SPS layer 260 on top. The superlattice structure as described above is a structure that can increase the efficiency by allowing more holes to be injected into the device using the tunneling effect (Tunneling effect).

그리고, 그 상부에 형성된 p 전극(270)은 실제 p 콘택으로 사용되는 p-GaN층(250)에 전류를 제공하기 위한 금속 전극일 수 있으나, 광의 방출 방향이기 때문에 투명한 금속을 사용하며, 별도의 패드 금속을 더 추가할 경우 전류 확산을 위한 확산 보조층으로 사용된다.The p electrode 270 formed thereon may be a metal electrode for providing a current to the p-GaN layer 250 used as a real p contact, but a transparent metal is used because it is a light emission direction. Additional pad metals are used as diffusion aids for current spreading.

비록, 상기 구조가 전형적인 n 콘택층-활성층-p 콘택층의 구조이지만, 그 반대로, p 콘택층-활성층-n 콘택층의 구조로 형성할 수도 있다는데 주의한다. 실제로 초기 고휘도 발광 다이오드 소자는 p 콘택층에 외부 기판과의 접합을 위한 전면 패드 전극을 형성하고, n 콘택층 방향으로 광이 방출되도록 하는 구조를 형성하기도 하였다. Although the above structure is a structure of a typical n contact layer-active layer-p contact layer, it is noted that it may be formed in a structure of p contact layer-active layer-n contact layer on the contrary. In fact, the initial high brightness light emitting diode device forms a front pad electrode for bonding to an external substrate in a p contact layer and a structure for emitting light in an n contact layer direction.

상기 도시된 각 콘택층이 n-GaN, p-GaN으로 성장되는 것으로 표현하였으나, 각각 In 또는 Al 조성(예를 들어 In_xGa_(1-x)N(x>0) 또는 AlGa_(1-y)N(y<1))을 가질 수도 있다.Although each of the illustrated contact layers is expressed as being grown in n-GaN, p-GaN, respectively, In or Al composition (for example, In _x Ga _(1-x) N (x> 0) or AlGa _{(1-y) )} N (y <1)).

그리고, 도 7b에 도시한 바와 같이 상기 구조물의 p 전극(260) 상부에 실제 외부 연결을 위한 패드로 사용할 p 전극 패드(280)를 성막 및 패터닝 방식에 의해 형성하고, 상기 기판(210)에 형성된 관통홀(215)을 전극으로 사용할 금속으로 채워 n 전극(혹은 하부 전극)(290)을 형성한다. 상기 p 전극 패드(280)는 불투명 소재의 도전성 물질로서, 해당 p 전극(270) 방향으로 방출되는 광의 흡수를 최대한 방지하기 위해 상부 표면의 일부 영역에만 상기 p 전극 패드(280)를 형성한다. As shown in FIG. 7B, a p electrode pad 280 to be used as a pad for actual external connection is formed on the p electrode 260 of the structure by film formation and patterning, and formed on the substrate 210. The n-hole (or lower electrode) 290 is formed by filling the through hole 215 with a metal to be used as an electrode. The p electrode pad 280 is a conductive material made of an opaque material. The p electrode pad 280 is formed only on a portion of the upper surface of the p electrode pad 280 to prevent absorption of light emitted in the direction of the p electrode 270.

그리고, 상기 n 전극(290)은 단순히 금속이나 그외의 도전물질을 채워 형성할 수 있으나, 소자의 특성에 영향을 미치는 오믹(ohmic) 콘택의 특성 향상을 위한 오믹 전극과 외부 전극과의 실제 접촉을 위한 패드 전극을 적층하여 형성할 수도 있다. 특히, 상기 n 전극(290)은 상기 기판(210) 상에 형성된 콘택홀(216)을 채우는 것으로 소자 외부와 상기 콘택 버퍼층(225) 사이에 전류 경로를 만들어 주는 것이므로 저항성 접촉 특성 향상을 위해 상기와 같이 별도의 오믹 전극을 더 추가해 주는 것이 바람직하지만, 오믹 전극의 추가 없이 도전성이 좋고 접착성이 좋은 금속 만을 채워 넣는 것으로 형성할 수도 있다.In addition, the n electrode 290 may be formed by simply filling a metal or other conductive material, but may provide actual contact between the ohmic electrode and the external electrode to improve the ohmic contact characteristics that affect the characteristics of the device. It is also possible to form a pad electrode for stacking. In particular, the n electrode 290 fills the contact hole 216 formed on the substrate 210 to create a current path between the outside of the device and the contact buffer layer 225. It is preferable to add another ohmic electrode as described above, but it may be formed by filling only a metal having good conductivity and good adhesion without adding an ohmic electrode.

그리고, 상기 관통홀(215)이 형성된 상기 기판(210) 상에 순차적으로 형성된 발광 다이오드 구조물 적층을 소자별로 나누기 위해, 소자 단위로 다이싱을 실시한다.In addition, dividing is performed for each device in order to divide the LED structure stacks sequentially formed on the substrate 210 on which the through hole 215 is formed.

도 7c는 상기 과정을 통해 다이싱하여 개별 소자 단위로 소자들을 분리한 최종 구조를 보인 것이다. 7C shows a final structure in which the devices are separated by individual devices by dicing through the above process.

도시된 바와 같이, 상기 n 전극(290)이 외부 회로의 전극 패드에 직접 접촉되어 고정될 수 있으므로, 외부 회로와의 결선을 위해서는 상부의 p 전극 패드(280)만 본딩 와이어(300) 등으로 연결하면 된다. 이는 단순히 해당 소자의 n 전극(290)을 발광 다이오드 단품 소자의 프레임 중 일측 전극 부분에 직접 접합(도전성 에폭시 등을 이용)시키고 본딩 와이어로 p 전극 패드(280)를 상기 프레임의 타측 전극 부분에 연결하는 경우에도 적용할 수 있고, 발광 다이오드 모듈의 기판에 노출된 전극 패드에 상기 n 전극(290)을 직접 접합시키고, 해당 기판의 다른 전극 패드에 p 전극 패드(280)를 본딩 와이어로 연결시키도록 할 수도 있다. 또한, 복수의 발광 다이오드 소자들이 적용되는 그래픽 발광 다이오드 표시장치나 도트 매트릭스 표시장치 등에도 용이하게 적용할 수 있다. 특히, 이러한 수직형 구조는 와이어 본딩이 한번만 필요하기 때문에 본딩 장치의 본딩 동작을 위해 필요한 동작의 여유 공간이 두전의 본딩 동작을 위해 필요한 경우(측면 전류 주입형 소자의 경우)에 비해 크게 줄어들게 되어 어플리케이션에서의 소자 배치가 용이해진다.As shown, since the n electrode 290 may be fixed in direct contact with the electrode pad of the external circuit, only the upper p electrode pad 280 is connected to the bonding wire 300 to connect to the external circuit. Just do it. This simply connects the n electrode 290 of the corresponding element directly to one electrode part of the frame of the light emitting diode unit device (using conductive epoxy, etc.) and connects the p electrode pad 280 to the other electrode part of the frame with a bonding wire. It is also applicable to the case, and the n-electrode 290 is directly bonded to the electrode pad exposed on the substrate of the light emitting diode module, and the p-electrode pad 280 is connected to the other electrode pad of the substrate by a bonding wire. You may. In addition, the present invention can be easily applied to a graphic LED display device or a dot matrix display device to which a plurality of LED devices are applied. In particular, since the vertical structure requires only one wire bonding, the free space of the operation required for the bonding operation of the bonding apparatus is greatly reduced compared to that required for the bonding operation (side current injection type device). Device arrangement in the

전술한 본 발명의 실시예와 그에 따른 설명에서 밝힌 바와 같이, 발광 다이오드를 제조할 경우 기본이 되는 기판에 미리 관통홀을 형성하고, 그 상부에 성장 방식으로 발광 다이오드를 형성하기 위한 버퍼층을 형성한 후, 해당 버퍼층 상부에 순차적으로 발광 다이오드 구조를 형성한 다음, 상기 관통홀을 도전성 물질로 채우게 되면, 기판의 분리, 버퍼층의 제거등과 같은 복잡하고 소자 손상을 유발할 수 있는 공정 없이도 수직형 발광 다이오드를 형성할 수 있게 된다.As described in the above-described embodiments of the present invention and the description thereof, through-holes are formed in advance on a substrate, and a buffer layer is formed on the substrate to form the light-emitting diodes in a growth manner. Subsequently, if the light emitting diode structure is sequentially formed on the buffer layer, and then the through hole is filled with a conductive material, the vertical type light emitting diode can be removed without complicated and damaging processes such as separation of the substrate and removal of the buffer layer. Can be formed.

상기한 바와 같이 본 발명 발광 다이오드 및 그 제조 방법은 발광 다이오드를 형성할 기판에 미리 형성될 소자의 일측 콘택 영역에 맞추어 관통 패턴을 형성한 후 그 상부에 발광 다이오드 구조를 형성하고, 상기 관통 패턴을 도전성 물질로 채운 다음 소자별로 다이싱함으로써, 기판 및 버퍼층을 제거하지 않고도 전기적으 로 소자의 일측이 전극 역할을 할 수 있는 수직형 구조를 형성할 수 있어 소자의 손상을 방지하고, 공정 용이성을 크게 높일 수 있는 효과가 있다. As described above, the LED and the method of manufacturing the same according to the present invention form a through pattern in accordance with a contact region of one side of a device to be formed in advance on a substrate on which the LED is to be formed, and then form a light emitting diode structure thereon, By filling with a conductive material and dicing by device, it is possible to form a vertical structure in which one side of the device can serve as an electrode electrically without removing the substrate and the buffer layer, thereby preventing damage to the device and greatly increasing the ease of processing. It can increase the effect.

또한, 상기 구조에 단주기 초격자 구조를 추가하여 터널링 효과를 이용하면 동작전압이나 광효율을 개선할 수 있는 효과를 얻을 수 있다. In addition, by using the tunneling effect by adding a short period superlattice structure to the structure, it is possible to obtain an effect of improving the operating voltage or the light efficiency.

그리고, 상기 발광 다이오드 구조의 제조 순서를 n 콘택층-활성층-p 콘택층으로 하거나, 그 역순으로 하도록 하여 원하는 전극을 직접 외부 전극과 접합이 가능한 전극으로 형성할 수 있어 어플리케이션 활용도가 높아지는 효과를 얻을 수 있다.In addition, the manufacturing order of the light emitting diode structure may be an n contact layer-active layer-p contact layer, or the reverse order thereof, so that a desired electrode may be formed as an electrode that can be directly bonded to an external electrode, thereby increasing application utilization. Can be.

Claims

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A substrate having through holes formed in a portion of the region where the device is to be formed;

A buffer layer formed on the substrate;

A first contact layer formed on the buffer layer and having the same electrical characteristics as the buffer layer;

An active layer and a second contact layer sequentially formed on the first contact layer;

An upper electrode formed on the second contact layer;

And a lower electrode filling the through hole region of the substrate.

The light emitting diode of claim 2, wherein the buffer layer formed on the substrate does not completely fill an upper portion of the through hole region formed on the substrate.

3. The buffer layer of claim 2, wherein the buffer layer formed on the substrate fills a low temperature buffer layer formed around the through hole of the substrate and an upper portion of the substrate, and a through region formed by the low temperature buffer layer formed around the through hole. A light emitting diode comprising a contact buffer layer.

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The light emitting diode of claim 2, further comprising a layer of a superlattice structure providing a tunneling effect between the second contact layer and the upper electrode.

3. The light emitting diode of claim 2, wherein the first contact layer further comprises a portion filling the through region formed above the through hole region because the buffer layer is not completely formed.

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The light emitting diode of claim 2, wherein a width of the through hole is 10 to 30 µm in a device unit and a sum of the width of the substrate around the through hole in the device is 10 to 30 µm.

A substrate having a through hole formed in at least a portion of the region where the device is to be formed;

A low temperature buffer layer formed on an upper portion of the substrate and a portion of an inner surface of the through hole of the substrate;

First n contact layers formed on upper and side surfaces of the low temperature buffer layer to fill a through area formed by the low temperature buffer layer;

A second n contact layer, an active layer, and a p contact layer sequentially formed on the first n contact layer;

A p electrode formed on the p contact layer;

And an n electrode contacting the first n contact layer while filling the through hole of the substrate.

11. The method of claim 10, in between the p-contact layer and the p-electrode, N ⁺ - light-emitting diode, characterized in that layer is further formed in the short period superlattice (N ⁺ -SPS).

The light emitting diode of claim 10, wherein the first n contact layer and the second n contact layer have different growth directions and different through-potentials.

The light emitting diode of claim 10, wherein the n electrode comprises an ohmic electrode layer contacting the first n contact layer and a pad electrode layer exposed to the outside of the device to be in contact with the external electrode while contacting the ohmic electrode layer.

The light emitting diode of claim 10, wherein a width of the through hole formed in the substrate is 10 to 30 µm.

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Forming a through hole in the substrate;

Growing a buffer layer on the substrate on which the through hole is formed such that a low temperature buffer layer is formed on an upper surface of the substrate and a portion of a side surface on which the through hole is formed;

Growing a first contact layer over the buffer layer;

Growing an active layer and a second contact layer in order on the first contact layer;

Forming an upper electrode on the second contact layer;

And filling the through-holes of the substrate with a conductive material to form a lower electrode.

The method of claim 19, wherein the forming of the first contact layer comprises forming a first contact on a side surface of the low temperature buffer layer formed on the upper portion of the low temperature buffer layer and a part of an upper portion of the through hole of the substrate in a longitudinal and transverse epitaxial growth manner. Growing a layer material.

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20. The method of claim 19, further comprising: forming a short period superlattice (SPS) that provides a tunneling effect on the second contact layer after the second contact layer is grown and before forming the upper electrode. A light emitting diode manufacturing method characterized by the above-mentioned.

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