KR100697371B1 - Thin Film Transistor Structure - Google Patents
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Abstract
본 발명은, 유리기판 상에 줄무늬 형태 형성된 게이트 금속배선과, 상기 유리기판 상에 상기 게이트 금속배선과 이격되게 형성된 게이트전극과, 상기 유리기판 상에 상기 게이트 금속배선 및 게이트전극을 덮도록 형성된 게이트절연막과, 상기 게이트절연막 상의 적어도 상기 게이트전극과 대응하는 부분에 형성된 액티브층과, 상기 게이트절연막 상에 상기 게이트 금속배선과 수직되게 형성된 데이터 금속배선과, 상기 액티브층 상에 오믹접촉층을 개재시켜 이격되며 적어도 어느 하나가 상기 데이터 금속배선과 전기적으로 연결되게 형성되는 소오스/드레인전극과, 상기 게이트절연막 상에 상기 데이터 금속배선 및 소오스/드레인전극을 덮도록 형성된 보호막과, 상기 보호막 및 게이트절연막이 패터닝되어 상기 게이트전극을 노출시키는 비아홀과, 상기 보호막 상에 상기 비아홀을 통해 게이트전극과 콘택됨과 아울러 상기 게이트 금속배선 및 상기 게이트전극과 중첩되게 형성되어 상기 게이트 금속배선과 중첩되는 부분은 캐패서터를 구성하고 상기 게이트전극과 중첩되는 부분은 듀얼 게이트를 구성하는 ITO 금속층을 포함하는 박막트랜지스터 구조를 제공한다. 본 발명에 따르면, 상대적으로 작은 TFT Width를 가지고 높은 Ion을 얻을 수 있어 개구율 측면에서 유리하며 TFT Width를 변화시키지 않으면서 게이트 전극과 ITO 전극층의 오버랩 면적변화만으로 TFT 전류를 조절할 수 있다는 장점이 있다.According to the present invention, a gate metal wiring formed in a stripe shape on a glass substrate, a gate electrode spaced apart from the gate metal wiring on the glass substrate, and a gate formed to cover the gate metal wiring and the gate electrode on the glass substrate An insulating layer, an active layer formed on at least a portion of the gate insulating film corresponding to the gate electrode, a data metal wiring formed on the gate insulating film perpendicular to the gate metal wiring, and an ohmic contact layer on the active layer; Source / drain electrodes spaced apart from each other and electrically connected to the data metal lines, a passivation layer formed on the gate insulating layer to cover the data metal line and the source / drain electrodes, and the passivation layer and the gate insulating layer A via hole patterned to expose the gate electrode; A portion formed to overlap the gate metal line and the gate electrode through the via hole on the passivation layer and overlap the gate metal line and overlap the gate metal line constitutes a capacitor and overlaps the gate electrode. Provided is a thin film transistor structure including an ITO metal layer constituting a dual gate. According to the present invention, it is possible to obtain a high Ion with a relatively small TFT Width, which is advantageous in terms of the opening ratio, and has the advantage that the TFT current can be adjusted only by changing the overlap area of the gate electrode and the ITO electrode layer without changing the TFT Width.
Description
도 1 은 본 발명의 일실시예에 따른 박막트랜지스터 구조를 나타낸 평면도. 1 is a plan view showing a thin film transistor structure according to an embodiment of the present invention.
도 2 는 도 1의 A-A'선에 따른 단면도.
도 3 은 본 발명의 다른 실시예에 따른 박막트랜지스터 구조를 나타낸 평면도. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.
3 is a plan view showing a thin film transistor structure according to another embodiment of the present invention.
도 4 는 본 발명의 또 다른 실시예에 따른 박막트랜지스터 구조를 나타낸 평면도이다. 4 is a plan view showing a thin film transistor structure according to another embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10 : 액티브 층10: active layer
12 : 소스/드레인 20 : 게이트 금속12 source /
25 : 비어 홀 30,32,34 : ITO 금속층25: via
본 발명은 박막트랜지스터 구조에 관한 것으로, 보다 상세하게는 AM LCD(Active Matrix Liquid Crystal Display)에서 이용하는 박막 트랜지스터(Thin Film Transistor: 이하 TFT라 칭함)의 전류-전압(I-V) 특성을 개선하기 위한 TFT 설계에 이용가능한 박막트랜지스터 구조에 관한 것이다.The present invention relates to a thin film transistor structure, and more particularly, to improve current-voltage (IV) characteristics of thin film transistors (hereinafter referred to as TFTs) used in an active matrix liquid crystal display (AM LCD). A thin film transistor structure usable for design.
기존 TFT의 특성은 게이트 금속위에 형성되어 있는 소스-드레인 금속의 폭과 채널길이를 통해서 I-V 특성을 만들었기 때문에 적정 수준의 Ion(On 영역에서의 전류)을 얻기 위해서는 TFT의 크기를 줄이는데 한계가 발생하였고, 이를 개선하기 위한 듀얼 게이트 등의 효과를 통해서는 Ioff(Off 영역에서의 전류)도 함께 증가하는 반대효과를 갖게 되는 문제점이 발생하였다.Since the characteristics of the conventional TFT are made IV through the width and channel length of the source-drain metal formed on the gate metal, there is a limit in reducing the size of the TFT in order to obtain an appropriate level of ion (current in the on region). In addition, through the effect of the dual gate, etc. to improve this problem, there is a problem that the Ioff (current in the off region) also increases with the opposite effect.
본 발명은 상기한 바와 같은 종래 액정표시장치에서의 문제점을 개선하기 위해 안출한 것으로, AM LCD(Active Matrix Liquid Crystal Display)에서 이용하는 TFT의 전류-전압(I-V) 특성을 개선하기 위한 TFT 설계에 이용가능하고 상대적으로 작은 TFT 폭을 가지고 높은 Ion을 얻을 수 있고, 또한 작은 Ioff를 가지며, TFT 폭을 줄임으로써 개구율을 향상시킬 수 있도록 된 박막트랜지스터 구조를 제공하는 데 있다.The present invention has been made to solve the problems in the conventional liquid crystal display device as described above, and is used in the TFT design for improving the current-voltage (IV) characteristics of the TFT used in an AM LCD (Active Matrix Liquid Crystal Display). It is possible to provide a thin film transistor structure capable of obtaining high Ion with a relatively small TFT width and having a small Ioff, and improving the aperture ratio by reducing the TFT width.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 일실시예에 따르면, 유리기판 상에 줄무늬 형태 형성된 게이트 금속배선과, 상기 유리기판 상에 상기 게이트 금속배선과 이격되게 형성된 게이트전극과, 상기 유리기판 상에 상기 게이트 금속배선 및 게이트전극을 덮도록 형성된 게이트절연막과, 상기 게이트절연막 상의 적어도 상기 게이트전극과 대응하는 부분에 형성된 액티브층과, 상기 게이트절연막 상에 상기 게이트 금속배선과 수직되게 형성된 데이터 금속배선과, 상기 액티브층 상에 오믹접촉층을 개재시켜 이격되며 적어도 어느 하나가 상기 데이터 금속배선과 전기적으로 연결되게 형성되는 소오스/드레인전극과, 상기 게이트절연막 상에 상기 데이터 금속배선 및 소오스/드레인전극을 덮도록 형성된 보호막과, 상기 보호막 및 게이트절연막이 패터닝되어 상기 게이트전극을 노출시키는 비아홀과, 상기 보호막 상에 상기 비아홀을 통해 게이트전극과 콘택됨과 아울러 상기 게이트 금속배선 및 상기 게이트전극과 중첩되게 형성되어 상기 게이트 금속배선과 중첩되는 부분은 캐패서터를 구성하고 상기 게이트전극과 중첩되는 부분은 듀얼 게이트를 구성하는 ITO 금속층을 포함하는 박막트랜지스터구조가 제공된다.According to a preferred embodiment of the present invention for achieving the above object, a gate metal wiring formed in the form of stripes on a glass substrate, a gate electrode formed spaced apart from the gate metal wiring on the glass substrate, and the glass A gate insulating film formed to cover the gate metal wiring and the gate electrode on a substrate, an active layer formed at a portion corresponding to at least the gate electrode on the gate insulating film, and data formed perpendicular to the gate metal wiring on the gate insulating film; Source and drain electrodes spaced apart from each other through a metal interconnection, an ohmic contact layer on the active layer, and at least one of which is electrically connected to the data metal interconnection; and the data metal interconnection and source / source on the gate insulating layer. A protective film formed to cover the drain electrode, the protective film and The via insulating layer is patterned to expose the gate electrode, and a portion of the via insulating layer is formed to be in contact with the gate electrode through the via hole on the passivation layer and overlap the gate metal wiring and the gate electrode to overlap the gate metal wiring. A portion of the capacitor and overlapping the gate electrode is provided with a thin film transistor structure including an ITO metal layer constituting a dual gate.
또한 본 발명에 있어서, 상기 ITO 금속층이 상기 소오스/드레인 전극 중 어느 하나와 중첩되게 형성된다.In addition, in the present invention, the ITO metal layer is formed to overlap with any one of the source / drain electrodes.
또한 본 발명에 있어서, 상기 ITO 금속층이 상기 소오스/드레인 전극 사이와 중첩되게 형성된다.In addition, in the present invention, the ITO metal layer is formed to overlap with the source / drain electrodes.
AM(Active Matrix) LCD에 쓰이는 TFT의 게이트 금속 전극을 ITO 금속을 이용하여 듀얼 전극을 형성하여 Ion을 증가시키고 게이트 금속 입력단에서 ITO금속을 이용하여 캐패시턴스를 형성함으로써 Ioff를 줄이는 효과를 기대한다. 이는 5 마스크의 상부 ITO(Indium Tin Oxide)구조의 TFT에 적용한다.The gate metal electrode of TFT used in AM (Active Matrix) LCD forms dual electrode using ITO metal to increase Ion and to reduce Ioff by forming capacitance using ITO metal at gate metal input terminal. This applies to the TFT of the upper ITO (Indium Tin Oxide) structure of 5 masks.
이하 본 발명에 따른 박막트랜지스터 구조를 첨부도면을 참조로 상세히 설명한다.Hereinafter, a thin film transistor structure according to the present invention will be described in detail with reference to the accompanying drawings.
도 1 은 본 발명의 일실시예에 따른 박막트랜지스터 구조를 나타낸 평면도이고, 도 2는 도 1의 A-A'선에 따른 단면도이다.
도시한 바와 같이, 5 마스크의 상부 ITO 구조의 TFT에 있어서, 유리기판(1) 상에 게이트 금속배선(20a)과 게이트전극(20)이 형성되고, 상기 게이트 금속배선(20a)과 게이트전극(20)을 덮도록 게이트절연막(11)이 형성된다. 상기에서 게이트 금속배선(20a)은 줄무늬 형태로 형성되고, 게이트전극(20)은 게이트 금속배선(20a)과 절단되어 이격되게 형성된다.
그리고, 게이트절연막(11) 상의 적어도 게이트전극(20)과 대응하는 부분에 불순물이 도핑되지 않은 비정질실리콘으로 이루어진 채널층과 불순물이 고농도로 도핑된 비정질 실리콘으로 이루어진 오믹접촉층으로 이루어진 액티브층(10)이 형성된다. 또한, 게이트절연막(11) 상에 게이트 금속배선(20a)과 수직되게 데이터 금속배선(도시되지 않음)이 형성되고, 액티브층(10) 상에 소오스/드레인전극(12)이 이격되게 형성된다. 상기에서 소오스/드레인전극(12) 중 어느 하나는 데이터 금속배선과 전기적으로 연결되게 형성된다.
게이트절연막(11) 상에 데이터 금속배선 및 소오스/드레인전극(12)을 덮도록 보호막(15)이 형성되고, 이 보호막(15) 및 게이트절연막(11)이 패터닝되어 게이트 전극(20)을 노출시키는 비아홀(25)이 형성된다. 또한, 보호막(15) 상에 게이트 금속배선(20a) 및 게이트전극(20)과 중첩되게 ITO 금속층(30)이 형성된다. 상기에서 ITO 금속층(30)은 게이트 금속배선(20a)과 중첩되는 부분은 캐패서터를 형성하고 게이트전극(20)과 중첩되는 부분은 이 게이트 전극(20)과 듀얼 게이트를 구성한다.
상술한 구성의 TFT는 입력단과 연결되는 게이트 금속배선(20a)이 게이트 전극(20)과 직접 연결되지 않도록 절단되고 ITO 금속층(30)의 중첩되게 형성된 부분과 게이트 절연막(11)과 보호막(15)이 유전층을 이루는 캐패시터를 형성한다. 그러므로, 게이트 금속배선(20a)에 신호가 인가되면 플로팅 상태의 ITO 금속층(30)과의 전위 차이에 의해 이 ITO 금속층(30)을 통해 게이트 전극(20)에 전압이 인가되도록 구성하였다.
또한, ITO 금속층(30)의 게이트전극(20)과 중첩되는 부분은 이 TFT의 다른 게이트 전극으로 사용된다. 그러므로, 게이트전극(20)과 ITO 금속층(30)의 듀얼 게이트에 의해 동작 전압이 낮아진다.1 is a plan view showing a thin film transistor structure according to an embodiment of the present invention, Figure 2 is a cross-sectional view taken along the line AA 'of FIG.
As shown, in the TFT having the upper ITO structure of the five masks, a
An
A
The TFT having the above-described structure is cut so that the
The portion overlapping with the
도 3 은 본 발명의 다른 실시예에 따른 박막트랜지스터 구조를 나타낸 평면도이고, 도 4 는 본 발명의 또 다른 실시예에 따른 박막트랜지스터 구조를 나타낸 평면도로서, 이에 도시한 바와 같이, 도 3의 구성은 도 1의 구성에서 ITO 금속층(32)의 패턴을 변경하여 소오스/드레인 전극(12) 중 어느 하나와 중첩되게 형성함으로써 Cgs(소스부의 기생용량) 증가 요인을 억제한 구조이다.3 is a plan view showing a thin film transistor structure according to another embodiment of the present invention, Figure 4 is a plan view showing a thin film transistor structure according to another embodiment of the present invention, as shown in FIG. In the structure of FIG. 1, the pattern of the
참고부호 32 는 ITO 전극구조를 나타낸 것으로서, 소스/드레인 전극(12) 중 어느 하나와만 중첩되게 형성하여 중첩되는 영역을 도 1에 비해 감소시킨 구조이다.
도 4도 또한 도 1의 구성에서 ITO 금속층(34)의 패턴을 소오스/드레인 전극(12) 사이와 중첩되게 형성하므로서 중첩(overlap) 영역을 제거함으로써 Cgs(소스부의 기생용량)를 줄인 구조이다.FIG. 4 is also a structure in which Cgs (parasitic capacitance of the source portion) is reduced by eliminating an overlap region by forming a pattern of the
참고부호 34는 ITO 전극구조를 나타낸 것으로서, 소스-드레인 전극부분에서 ITO 전극(34)이 도 1 및 도 2 에 비해 얇은 구조로 형성되어 있다.
따라서, 상기한 본 발명에 따른 박막트랜지스터 구조에 의하면, 상대적으로 작은 ITO의 구조를 소스-드레인을 포함한 TFT 영역에서 오버랩된 영역을 줄임으로써 동일한 TFT 폭을 가지고 높은 Ion을 얻을 수 있는 효과가 있다.Therefore, according to the thin film transistor structure according to the present invention, by reducing the overlapped region in the TFT region including the source-drain the structure of relatively small ITO has the effect of obtaining a high Ion with the same TFT width.
또한 작은 Ioff를 갖는 효과가 있고, TFT 폭을 줄임으로써 개구율 측면에서 효과가 크다.In addition, there is an effect of having a small Ioff, and the effect is large in terms of the aperture ratio by reducing the TFT width.
아울러 상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보 아야 할 것이다.In addition, preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications, modifications and the like are within the scope of the claims It should be seen as belonging.
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