KR100691019B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
도 1 내지 3은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도. 1 to 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
22 :반도체 기판 23: 비트라인22: semiconductor substrate 23: bit line
24: 제1층간절연막 25: 산화막24: first interlayer insulating film 25: oxide film
26: 플레이트용 폴리실리콘막 27: 제2층간절연막26: polysilicon film for plate 27: second interlayer insulating film
28: 제1콘택플러그 29: 하부 금속배선28: first contact plug 29: lower metal wiring
30: 제3층간절연막 31: 제2콘택플러그30: third interlayer insulating film 31: second contact plug
41: Cu막 42: Al막41: Cu film 42: Al film
43: 상부 금속배선 44: 보호막 43: upper metal wiring 44: protective film
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 구리(Cu)를 사용하는 금속배선 형성시 공정 프로세스를 단순화하는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device, which simplifies a process process in forming a metal wiring using copper (Cu).
반도체 소자의 고집적화가 진행됨에 따라 소자 크기가 감소되고 있으며, 또한, 상기 소자 크기의 감소에 따라 전압공급 소오스인 금속배선들간 간격도 필연적으로 감소되고 있다.As the integration of semiconductor devices increases, the device size decreases, and as the device size decreases, the spacing between metal wires, which are voltage supply sources, also inevitably decreases.
금속배선의 재료로서는 알루미늄(Al)이 주로 이용되어 왔다. 이러한 알루미늄 재질의 금속배선은 전기전도도가 매우 우수하고, 아울러, 가공성이 좋기 때문에 소자의 전기적 특성을 확보하는데 매우 유리하다.Aluminum (Al) has been mainly used as a material for metal wiring. The metal wiring of the aluminum material is very advantageous in securing the electrical characteristics of the device because of its excellent electrical conductivity and good workability.
한편, 최근들어, 금속배선의 재료로서 콘택저항을 감소시키기 위해 구리(Cu)의 이용이 증가되고 있는 추세이다.On the other hand, in recent years, the use of copper (Cu) is increasing to reduce contact resistance as a material for metal wiring.
그러나, 금속배선을 Al에서 Cu로 변경하는 경우 패드(Pad)부에서 Cu 패드의 와이어 본딩(wire bonding)시 크랙(crack)이 우려되기 때문에 패드부에 Al 본딩(bonding)용 패드(pad)가 필요하게 된다. 이는 기존의 Al을 금속배선 공정의 리페어 마스크(Repair Mask)로의 공정 진행이 불가능하다.However, when the metal wiring is changed from Al to Cu, cracks may occur during wire bonding of the Cu pads in the pad portion. Therefore, an Al bonding pad may be formed in the pad portion. It is necessary. It is not possible to proceed with the Al process as a repair mask of a metal wiring process.
이에 따라, 기존의 리페어 마스크는 Al 본딩용 패드를 오픈하기 위한 마스크와 Al 본딩용 패드를 형성하기 위한 마스크 및 퓨즈(Fuse)부와 칩 가장자리(Chip Edge) 오픈(open)하기 위한 마스크로의 분리적용이 이루어지고 있다.Accordingly, the conventional repair mask is separated into a mask for opening an Al bonding pad, a mask for forming an Al bonding pad, a fuse part, and a mask for opening a chip edge. Application is being made.
이는 2단계의 마스크 공정 추가가 불가피하고 공정 스탭의 많은 증가가 있으므로 생산비의 증대는 불가피하다. This is inevitable because the addition of a two-stage mask process is inevitable and there is a large increase in the process staff.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 금속배선 재료로 Cu를 사용하는 경우, 마스크 공정의 수를 감소시켜 공정 시간 및 공정 스탭을 감소시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, when using Cu as the metal wiring material, a method of manufacturing a semiconductor device that can reduce the process time and the process staff by reducing the number of mask processes. The purpose is to provide.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 패드부와 퓨즈부 및 칩의 가장자리부로 구획되며, 각 부분에 하부패턴들이 형성된 반도체 기판을 마련하는 단계; 상기 하부패턴들이 형성된 기판의 패드부 상에 하부패턴과 콘택되도록 금속배선용 Cu막을 형성하는 단계; 상기 Cu막 상에 Al막을 형성하여 2층으로 이루어진 금속배선을 형성함과 아울러 Al막으로 이루어진 본딩패드를 형성하는 단계; 상기 Al막이 형성된 기판 전면 상에 보호막을 형성하는 단계; 상기 보호막 상에 패드부의 Al막 부분과 퓨즈부 및 칩의 가장자리를 노출시키는 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각마스크로 이용해서 노출된 보호막을 부분을 식각하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of providing a semiconductor substrate which is divided into a pad portion, a fuse portion and the edge of the chip, the lower pattern is formed in each portion; Forming a Cu film for metallization on the pad portion of the substrate on which the lower patterns are formed so as to be in contact with the lower pattern; Forming an Al film on the Cu film to form a metal wiring composed of two layers, and forming a bonding pad made of an Al film; Forming a protective film on an entire surface of the substrate on which the Al film is formed; Forming a photoresist pattern on the passivation layer that exposes an Al film portion of the pad part, an edge of the fuse part, and a chip; And etching a portion of the exposed protective film by using the photoresist pattern as an etching mask.
여기서, 상기 금속배선용 Cu막을 형성하는 단계 후, 그리고, 상기 본딩패드용 Al막을 형성하는 단계 전, 상기 Cu막 상에 제1Ti막 및 제2Ti막과 TiN막을 차례로 형성하는 단계;를 더 포함하는 것을 특징으로 한다.Here, after the step of forming the Cu film for the metal wiring, and before the step of forming the Al film for the bonding pad, the step of sequentially forming a first Ti film, a second Ti film and a TiN film on the Cu film; It features.
상기 Cu막은 50∼10000Å 두께로 형성하는 것을 특징으로 한다.The Cu film is formed to a thickness of 50 to 10000 GPa.
상기 Al막은 50∼10000Å 두께로 형성하는 것을 특징으로 한다.The Al film is formed to a thickness of 50 to 10000 GPa.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 금속배선 재료로 Cu를 사용하는 금속배선 형성방법에 있어서, 패드부와 퓨즈부 및 칩의 가장자리로 구획되며, 각 부분에 하부패턴들이 형성된 반도체기판을 마련하고 나서, 상기 기판의 패드부 상에 금속배선용 Cu막을 증착한 후, 이어서, 상기 Cu막 상에 Al막을 증착한다. First, the technical principle of the present invention, the present invention is a method for forming a metal wiring using Cu as the metal wiring material, is divided into the pad portion, the fuse portion and the edge of the chip, the semiconductor with lower patterns formed on each part After the substrate is prepared, a Cu film for metal wiring is deposited on the pad portion of the substrate, and then an Al film is deposited on the Cu film.
그런다음, 상기 Al막 상에 보호막을 증착하고 나서, 한번의 마스크 공정을 이용하여 상기 패드부의 Al막 부분과 퓨즈부 및 칩의 가장자리를 노출시키는 감광막패턴을 형성한 후, 이를 이용하여 상기 노출된 보호막 부분을 식각한다.Then, after depositing a protective film on the Al film, using a single mask process to form a photosensitive film pattern for exposing the Al film portion of the pad portion, the fuse portion and the edge of the chip, and then using the exposed Etch the protective layer.
이렇게 하면, 상기 Cu막과 Al막으로 이루어진 금속배선을 형성함과 아울러 상기 Al막은 후속 패키지(package) 공정의 와이어 본딩(wire bonding)시 사용되는 본딩패드의 역할을 수행하게 된다.In this way, the metal film formed of the Cu film and the Al film is formed, and the Al film serves as a bonding pad used during wire bonding in a subsequent package process.
또한, 한번의 마스크 공정으로 인해 본딩패드 형성 및 퓨즈부 및 칩의 가장자리부를 식각할 수 있게 되어 공정 스탭을 감소시킬 수 있다. In addition, the one-step mask process enables bonding pad formation and etching of fuses and edges of chips, thereby reducing process staff.
다시말하면, 종래에서 금속배선 재료로 Cu막을 사용하는 경우, 상기 Cu막 상에 본딩패드용 Al막을 형성하기 위해, 상기 보호막을 식각하여 Cu막을 노출시키기 위한 제1마스크 공정, 상기 보호막이 식각되어 노출된 Cu막 상에 본딩패드용 Al막을 형성하기 위한 제2마스크 공정이 별도로 필요하게 되며, 아울러, 상기 퓨즈부와 칩의 가장자리부를 식각하기 위한 제3마스크 공정이 필요하게 되었다.In other words, in the case of using a Cu film as a metal wiring material in the related art, in order to form an Al film for a bonding pad on the Cu film, a first mask process for etching the protective film and exposing the Cu film, the protective film is etched and exposed A second mask process for forming an Al film for bonding pads on the Cu film is required separately, and a third mask process for etching the edges of the fuse part and the chip is required.
그러나, 본 발명에서는 Cu막과 Al막을 차례로 증착함으로서, 상기 Al막이 후속 패키지 공정의 와이어 본딩시 본딩패드용으로 이용하게 되어 본딩패드용 Al막 형성을 위한 별도의 마스크 공정이 필요없게 되며, 아울러, 한번의 마스크 공정만으로 본딩패드용 Al막 형성 및 패드부와 퓨즈부 및 칩의 가장자리부를 식각할 수 있어 종래의 공정에 비해 공정 스탭(step)이 감소하게 된다. In the present invention, however, by depositing a Cu film and an Al film in sequence, the Al film is used as a bonding pad during wire bonding in a subsequent package process, so that a separate mask process for forming an Al film for bonding pads is not necessary. Only one mask process can form the Al film for the bonding pad and etch the pad portion, the fuse portion, and the edge portion of the chip, thereby reducing the process step compared to the conventional process.
자세하게, 도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 1 to 3 are cross-sectional views for each process for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 패드(Pad)부와 퓨즈(Fuse)부 및 칩(Chip)의 가장자리(Edge)부로 구획되며, 각 부분에 하부패턴들이 형성된 반도체 기판(22)을 마련한다. Referring to FIG. 1, a
여기서, 상기 하부패턴은 공지된 공정에 따라 형성된 비트라인(23), 제1층간절연막(24), 산화막(25), 플레이트용 폴리실리콘막(26), 제2층간절연막(27), 제1콘택플러그(28), 하부금속배선(29), 제3층간절연막(30), 제2콘택플러그(31)를 의미한다. The lower pattern may include a
도 2를 참조하면, 상기 하부패턴들이 형성된 기판의 패드부 상에 하부패턴과 콘택되도록 금속배선용 Cu막(41)을 50∼10000Å 두께로 증착한다. 그런다음, 상기 Cu막(41) 상에 베리어막(barrier layer)으로서 제1Ti막(미도시) 및 제2Ti막(미도시)과 TiN막(미도시)을 차례로 증착하고 나서, 상기 TiN막 상에 Al막(42)을 50∼10000Å 두께로 증착하여 Cu막(41)과 Al막(42)의 적층막으로 이루어진 금속배선(상부 금속배선, 43)을 형성한다. Referring to FIG. 2, a
여기서, 상기 Al막(42)은 후속 패키지(Package) 공정의 와이어 본딩(wire bonding)시 본딩패드(bonding pad)용으로 사용된다. 이는, 금속배선 재료로 Cu로 사용하는 경우 패드부에서 Cu로 후속 패키지 공정의 와이어 본딩시 패드로 사용하게 되면, Cu막에 크랙(crack)이 우려되기 때문에 패드부에 본딩(bonding)용 패드가 필요하게 되기 때문이다.Here, the Al
다음으로, 상기 Al막(42)이 증착된 기판 전면 상에 보호막(44)을 증착한다.Next, the
도 3을 참조하면, 상기 보호막(44) 상에 마스크를 이용해서 패드부의 Al막 부분과 퓨즈부 및 칩의 가장자리를 노출시키는 감광막패턴(미도시)을 형성한다. 그런다음, 상기 감광막패턴을 식각마스크로 이용해서 노출된 보호막을 부분을 식각한 후, 상기 잔류된 감광막패턴을 제거한다.Referring to FIG. 3, a photoresist pattern (not shown) exposing the Al film portion of the pad portion, the fuse portion, and the edge of the chip is formed on the
이때, 상기 보호막 식각시 상기 패드부는 Al막이 노출될 때가지 식각하도록 하며, 상기 퓨즈부는 제3 및 제2 층간절연막(30,27) 부분도 식각되면서 플레이트용 폴리실리콘막(26)이 노출될 때가지 식각하도록 하며, 상기 칩의 가장자리부는 제3 및 제2 층간절연막(30,27) 부분도 식각되면서 상기 제2층간절연막의 일부분이 노출될 때가지 식각하도록 하는 것이 바람직하다.In this case, when the protective layer is etched, the pad part is etched until the Al film is exposed, and the fuse part is also etched while the third and second
여기서, 본 발명은 Cu막(41) 상에 보호막(44)을 형성하기 전에 Al막(42)을 증착하여 Cu막(41)과 Al막(42)으로 이루어진 금속배선(43)을 형성함과 아울러, 상기 Cu막(41) 상에 증착된 Al막(42)은 후속 패키지 공정시 본딩패드로 사용하게 된다.In the present invention, the Al
또한, 한번의 마스크 공정으로 금속배선을 노출시키는 패드부와 퓨즈부 및 칩의 가장자리부를 식각할 수 있다. In addition, the pad portion, the fuse portion, and the edge portion of the chip may be etched by exposing the metal wiring in a single mask process.
종래에서는, 보호막을 식각하여 금속배선을 노출시키기 위한 마스크 공정과 본딩패드용 Al막을 형성하기 위한 마스크 공정 및 퓨즈부 및 칩의 가장자리부를 식각하기 위한 마스크 공정을 달리 사용하게 됨에 따라 불가피하게 공정 스탭이 증가하는 문제가 발생하였는데, 본 발명에서는 별도의 마스크 공정없이 본딩패드용 Al막을 형성할 수 있으며, 아울러, 한번의 마스크 공정만으로 금속배선을 노출시키는 패드부와 퓨즈부 및 칩의 가장자리부를 식각할 수 있어 종래의 공정에 비해 공정 스탭(step)을 감소시킬 수 있다. In the related art, a mask process for etching the protective film to expose the metal wiring, a mask process for forming the Al film for the bonding pad, and a mask process for etching the fuse part and the chip edge are inevitably used. In the present invention, an Al film for a bonding pad can be formed without a separate mask process, and in addition, the pad portion, the fuse portion, and the edge portion of the chip can be etched by only one mask process. The process step can be reduced compared to the conventional process.
이에, 본 발명은 공정 시간이 감소되는 잇점을 갖게 되며, 프로세스(process)의 단순화가 가능하다.Thus, the present invention has the advantage that the process time is reduced, it is possible to simplify the process (process).
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다. Subsequently, although not shown, a series of successive known processes are sequentially performed to manufacture the semiconductor device according to the present invention.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.As mentioned above, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
이상에서와 같이, 본 발명은 Cu막과 Al막으로 차례로 증착함으로서, Cu막과 Al막으로 이루어진 금속배선을 형성함과 아울러 상기 Al막을 본딩패드용으로 사용할 수 있으며, 아울러, 1번의 마스크 공정으로 인해 본딩패드를 노출시키는 패드부와 퓨즈부 및 칩의 가장자리를 식각할 수 있어 종래에 비해 2번의 마스크 공정을 줄일 수 있으며, 그에 따라, 절감된 마스크 공정 수 만큼 제조비용을 줄일 수 있음 은 물론 공정 단순화를 이룰 수 있다.As described above, according to the present invention, the Cu film and the Al film are sequentially deposited to form a metal wiring made of the Cu film and the Al film, and the Al film can be used for the bonding pads. Due to this, the edges of the pad portion, the fuse portion, and the chip exposing the bonding pads can be etched, thereby reducing the number of mask processes twice compared to the conventional method, and thus, the manufacturing cost can be reduced as well as the number of mask processes saved. Simplification can be achieved.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030007228A (en) * | 2001-07-17 | 2003-01-23 | 닛본 덴기 가부시끼가이샤 | Semiconductor device and method for manufacturing the same |
| KR100480891B1 (en) | 2002-05-16 | 2005-04-07 | 매그나칩 반도체 유한회사 | Method for forming copper line in semiconductor device |
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2006
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030007228A (en) * | 2001-07-17 | 2003-01-23 | 닛본 덴기 가부시끼가이샤 | Semiconductor device and method for manufacturing the same |
| KR100480891B1 (en) | 2002-05-16 | 2005-04-07 | 매그나칩 반도체 유한회사 | Method for forming copper line in semiconductor device |
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