KR100687880B1 - Clock buffer circuit of semiconductor device - Google Patents

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Abstract

본 발명은 클럭신호를 수신하여 버퍼링한 신호를 출력하는 클럭 버퍼부와; 상기 클럭 버퍼부로부터 수신된 펄스신호의 펄스폭을 조절하여 클럭인에이블래치신호로 출력하는 제 1 버퍼부와; 상기 클럭 버퍼부로부터 수신된 펄스신호의 펄스폭을 조절하여 메인클럭으로 출력하는 제 2 버퍼부와; 클럭인에이블신호가 제 1 전압레벨을 가질 때 상기 클럭 버퍼부로부터 출력된 클럭 신호를 상기 제 2 펄스폭조절부로 전달하는 제 1 스위칭부와; 상기 클럭인에이블신호가 제 2 전압레벨을 가질 때 상기 제 1 스위칭부와 상기 펄스폭 조절부 사이의 노드를 풀-다운구동하는 제 2 스위칭부를 포함하여 구성되는 반도체소자의 클럭버퍼회로에 관한 것이다.The present invention includes a clock buffer unit for receiving a clock signal and outputting a buffered signal; A first buffer unit for controlling a pulse width of the pulse signal received from the clock buffer unit to output a clock enable latch signal; A second buffer unit adjusting the pulse width of the pulse signal received from the clock buffer unit and outputting the pulse signal to the main clock; A first switching unit transferring a clock signal output from the clock buffer unit to the second pulse width adjusting unit when a clock enable signal has a first voltage level; And a second switching unit for pull-down driving a node between the first switching unit and the pulse width adjusting unit when the clock enable signal has a second voltage level. .

클럭, 버퍼, 클럭인에이블신호 Clock, Buffer, and Clock Enable Signals

Description

반도체소자의 클럭버퍼회로{CLOCK BUFFER CIRCUIT OF SEMICONDUCTOR DEVICE}Clock buffer circuit of semiconductor device {CLOCK BUFFER CIRCUIT OF SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체소자의 클럭버퍼회로의 블록도를 나타낸 것이다.1 is a block diagram of a clock buffer circuit of a semiconductor device according to the prior art.

도 2는 종래 기술에 따른 다른 반도체소자의 클럭버퍼회로의 블록도를 나타낸 것이다.2 is a block diagram of a clock buffer circuit of another semiconductor device according to the prior art.

도 3은 본 발명에 의한 반도체소자의 클럭버퍼회로의 회로도를 나타낸 것이다.3 is a circuit diagram of a clock buffer circuit of a semiconductor device according to the present invention.

<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>

110 : 클럭 버퍼부 120 : 제 1 버퍼부110: clock buffer unit 120: first buffer unit

130 : 제 2 버퍼부 130: second buffer unit

140 : 제 1 스위칭부 또는 패스게이트(passgate)140: first switching unit or passgate

150 : 제 2 스위칭부150: second switching unit

본 발명은 반도체소자의 클럭버퍼회로(Clock Buffer Circuit)에 관한 것으로, 더욱 구체적으로는 하나의 클럭(clock: clk) 버퍼에서 메인 클럭(main clk: clkmc)과 클럭인에이블래치신호(clock enable latch signal: ckelat)를 독립적으로 발생시킴으로써, 전류 및 래이아웃(Layout) 면적을 줄인 반도체소자의 클럭버퍼회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock buffer circuit of a semiconductor device, and more particularly, to a main clock (clkmc) and a clock enable latch signal in one clock (clk) buffer. The present invention relates to a clock buffer circuit of a semiconductor device in which a current and a layout area are reduced by independently generating a signal: ckelat.

디램(DRAM)에서 클럭신호(clk)는 항상 동작을 해야만 하기 때문에 가장 많은 전류를 소비하게 된다. 종래의 클럭신호(clk)는 메인 클럭(clkmc)과 클럭인에이블신호(clock enable signal: cke)의 상태를 래치(latch)하기 위한 클럭인에이블래치신호(ckelat)를 내보낸다. In the DRAM, the clock signal clk consumes the most current because it must always operate. The conventional clock signal clk outputs a clock enable latch signal ckelat for latching the states of the main clock clkmc and the clock enable signal cke.

상기 클럭신호(clk)는 '하이' 또는 '로우' 신호가 일정주기 반복되는 펄스 신호이다. 상기 클럭신호(clk)가 '로우' 상태를 가질 때에는 상기 메인 클럭(clkmc)의 기능이 정지되기때문에 상기 클럭인에이블신호(cke)의 상태를 래치(Latch)하기 위해서는 다른 형태의 클럭(clk)의 래치 회로가 클럭(clk)을 받아서 계속 동작하여야 한다. 따라서, 이 경로에서는 상기 메인 클럭(clkmc)의 기능이 정지된 상태지만 상기 클럭인에이블신호(cke)의 상태를 래치하기 위한 래치 회로가 계속 동작함으로써 전류를 소비하고 있다.The clock signal clk is a pulse signal in which a 'high' or 'low' signal is repeated for a predetermined period. Since the function of the main clock clkmc is stopped when the clock signal clk has a low state, another type of clock clk is used to latch the state of the clock enable signal cke. The latch circuit must receive a clock clk and continue to operate. Therefore, in this path, the function of the main clock clkmc is stopped, but the latch circuit for latching the state of the clock enable signal cke continues to consume current.

이런 동작에서, 특정 모드(mode)에서의 전류 소비를 줄이기 위해 파워 다운 모드(power down mode) 또는 셀프 리플리시 모드(self refresh mode)에서 클럭인에이블래치신호(ckelat)의 경로는 동작시키고 상기 메인 클럭(clkmc)의 경로는 동작 시키지 말아야 한다. In this operation, the path of the clock enable latch signal ckelat is operated in the power down mode or the self refresh mode to reduce the current consumption in a particular mode and the main The path of the clock (clkmc) must not be operated.

이런 이유로 기존의 SDR/DDR 겸용 클럭신호(clk)에는 메인 클럭(clkmc)과 클럭인에이블래치신호(ckelat)를 독립적으로 제어하기 위해 메인 클럭(clkmc)용 버퍼와 클럭인에이블래치신호(ckelat)용 버퍼를 각각 사용하거나 또는 하나의 클럭 버퍼에서 메인 클럭(clkmc)과 클럭인에이블래치신호(ckelat)를 동시에 발생하였다. For this reason, the conventional SDR / DDR combined clock signal (clk) has a buffer for the main clock (clkmc) and a clock enable latch signal (ckelat) to independently control the main clock (clkmc) and the clock enable latch signal (ckelat). For each buffer or a clock buffer, the main clock (clkmc) and the clock enable latch signal (ckelat) were generated at the same time.

그러면, 첨부도면을 참조하여 종래의 클럭버퍼회로에 대해 알아보고 그 문제점을 설명하기로 한다.Then, the conventional clock buffer circuit will be described with reference to the accompanying drawings and the problem will be described.

도 1은 종래 기술에 따른 반도체소자의 클럭버퍼회로의 블록도이다.1 is a block diagram of a clock buffer circuit of a semiconductor device according to the prior art.

종래의 클럭버퍼회로는 도 1에 도시된 바와 같이, 클럭신호(clk)를 수신하여 메인 클럭(clkmc)을 발생하는 메인클럭신호(clkmc) 버퍼부(10)와, 상기 클럭신호(clk)를 수신하여 클럭인에이블래치신호(ckelat)를 발생하는 클럭인에이블래치신호(ckelat) 버퍼부(20)와, 상기 메인클럭신호(clkmc) 버퍼부(10)와 클럭인에이블래치신호(ckelat) 버퍼부(20)의 동작을 제어하는 클럭 제어부(30)를 구비한다.In the conventional clock buffer circuit, as shown in FIG. 1, the main clock signal clkmc buffer unit 10 that receives the clock signal clk and generates a main clock clkmc, and the clock signal clk A clock enable latch signal ckelat buffer unit 20 that receives and generates a clock enable latch signal ckelat, and the main clock signal clkmc buffer unit 10 and a clock enable latch signal ckelat buffer. A clock control unit 30 for controlling the operation of the unit 20 is provided.

도 2는 종래 기술에 따른 다른 반도체소자의 클럭버퍼회로의 블록도이다.2 is a block diagram of a clock buffer circuit of another semiconductor device according to the prior art.

종래의 다른 클럭버퍼회로는 도 2에 도시된 바와 같이, 클럭신호(clk)를 수신하여 메인 클럭(clkmc)을 발생하는 메인클럭신호(clkmc) 버퍼부(40)와, 상기 메인클럭신호(clkmc) 버퍼부(40)의 동작을 제어하는 클럭 제어부(50)와, 상기 메인클럭신호(clkmc) 버퍼부(40)로부터 상기 메인 클럭(clkmc)을 수신하여 상기 메인 클럭(clkmc)과 상기 클럭인에이블래치신호(ckelat)를 발생하는 클럭버퍼 드라이버부 (60)를 구비한다. As shown in FIG. 2, another conventional clock buffer circuit includes a main clock signal clkmc buffer unit 40 for receiving a clock signal clk and generating a main clock clkmc, and the main clock signal clkmc. ) The main clock (clkmc) and the clock by receiving the main clock (clkmc) from the clock controller (50) and the main clock signal (clkmc) buffer unit (40) for controlling the operation of the buffer unit (40). And a clock buffer driver 60 for generating an a-blade signal ckelat.

종래의 클럭버퍼회로는 도 1에 도시된 바와 같이, 메인 클럭(clkmc)을 발생하는 메인클럭신호(clkmc) 버퍼부(10)와 클럭인에이블래치신호(ckelat)를 발생하는 클럭인에이블래치신호(ckelat) 버퍼부(20)를 각각 구성하였다. 그리고, 도 2에 도시된 바와 같이, 종래의 다른 클럭버퍼회로는 하나의 클럭버퍼 드라이버부(60)에서 제어하여 메인 클럭(clkmc)과 클럭인에이블래치신호(ckelat)를 같이 출력하였다.As shown in FIG. 1, the conventional clock buffer circuit includes a main clock signal clkmc buffer unit 10 generating a main clock clkmc and a clock enable latch signal generating a clock enable latch signal ckelat. (ckelat) buffer sections 20 were constructed, respectively. As shown in FIG. 2, another conventional clock buffer circuit is controlled by one clock buffer driver 60 to output a main clock clkmc and a clock enable latch signal ckelat.

상기 메인 클럭(clkmc)은 저전력으로 동작하기 위해 파워 다운 모드(power down mode) 또는 셀프 리플레시 모드(self refresh mode)와 같은 동작시 클럭 신호를 '로우' 상태로 만든다. 이로 인해, 클럭인에이블래치신호(ckelat)를 제외한 메인 클럭(clkmc)을 정지시킴으로써 스위칭 동작을 할때 전류 소모를 줄였다. The main clock clkmc causes the clock signal to be 'low' in an operation such as a power down mode or a self refresh mode to operate at low power. As a result, the current clock is reduced during the switching operation by stopping the main clock (clkmc) except for the clock enable latch signal ckelat.

그러나, 도 1에 도시된 종래의 클럭버퍼회로는 상기 메인클럭신호(clkmc) 버퍼부(10)와 상기 클럭인에이블래치신호(ckelat) 버퍼부(20)로 구성된 2개의 클럭 버퍼되어 있기 때문에 일반 동작때 전류 소모가 많고 래이아웃(Layout) 면적도 많이 차지하는 문제점이 있었다.However, the conventional clock buffer circuit shown in FIG. 1 has two clock buffers including the main clock signal (clkmc) buffer unit 10 and the clock enable latch signal (ckelat) buffer unit 20. In operation, there is a problem in that it consumes a lot of current and also takes up a lot of layout area.

또한, 도 2에 도시된 종래의 클럭버퍼회로는 메인클럭신호(clkmc)와 클럭인에이블래치신호(ckelat)를 발생시키기 위해 하나의 메인클럭신호 버퍼부(50)에서 제어하기 때문에 파워 다운 모드(power down mode) 또는 셀프 리플레시 모드(self refresh mode)와 같은 동작시 메인클럭신호(clkmc)가 '로우' 상태로 되면 클럭인에이블래치신호(ckelat)도 '로우' 상태가 되어 클럭인에이블신호(cke)의 상태를 래치 하기 위한 래치 회로를 동작시키지 못하는 문제점이 있었다. In addition, the conventional clock buffer circuit shown in FIG. 2 is controlled by one main clock signal buffer unit 50 to generate the main clock signal clkmc and the clock enable latch signal ckelat. When the main clock signal (clkmc) becomes 'low' during an operation such as a power down mode or a self refresh mode, the clock enable latch signal (ckelat) also becomes 'low' and thus the clock enable signal. There was a problem that the latch circuit for latching the state of (cke) cannot be operated.

따라서, 따라서, 본 발명이 이루고자 하는 기술적 과제는 종래 두개의 클럭(clock: clk) 버퍼에서 메인 클럭(main clk: clkmc)과 클럭인에이블신호(clock enable signal: cke)의 상태를 래치(latch)하기 위한 클럭인에이블래치신호(clock enable latch signal: ckelat)를 발생시키던 것을 하나의 클럭(clk) 버퍼를 통해 독립적으로 발생시킴으로써, 전류 및 래이아웃(Layout) 면적을 줄인 반도체소자의 클럭버퍼회로를 제공하는데 있다.Accordingly, a technical problem of the present invention is to latch the state of the main clock (main clk: clkmc) and the clock enable signal (cke) in two conventional clock (clk) buffers. By independently generating a clock enable latch signal (ckelat) through a single clock (clk) buffer, the clock buffer circuit of a semiconductor device having a reduced current and layout area To provide.

상기 기술적 과제를 달성하기 위하여, 본 발명은 클럭신호를 수신하여 버퍼링한 신호를 출력하는 클럭 버퍼부와; 상기 클럭 버퍼부로부터 수신된 펄스신호를 래치하여 클럭인에이블래치신호로 출력하는 제 1 버퍼부와; 상기 클럭 버퍼부로부터 수신된 펄스신호를 클럭 인에이블 신호에 응답하여 메인클럭신호로 출력하는 제 2 버퍼부와; 클럭인에이블신호가 제 1 전압레벨을 가질 때 상기 클럭 버퍼부로부터 출력된 클럭 신호를 상기 제 2 버퍼부로 전달하는 제 1 스위칭부와; 상기 클럭인에이블신호가 제 2 전압레벨을 가질 때 상기 제 1 스위칭부와 상기 제 2 버퍼부 사이의 노드를 풀-다운구동하는 제 2 스위칭부를 포함하여 구성한다.In order to achieve the above technical problem, the present invention includes a clock buffer unit for receiving a clock signal and outputs the buffered signal; A first buffer unit for latching a pulse signal received from the clock buffer unit to output a clock enable latch signal; A second buffer unit outputting a pulse signal received from the clock buffer unit as a main clock signal in response to a clock enable signal; A first switching unit transferring a clock signal output from the clock buffer unit to the second buffer unit when a clock enable signal has a first voltage level; And a second switching unit for pull-down driving a node between the first switching unit and the second buffer unit when the clock enable signal has a second voltage level.

본 발명에서, 상기 클럭 버퍼부는 인버터 회로인 것이 바람직하다.In the present invention, the clock buffer unit is preferably an inverter circuit.

본 발명에서, 상기 제 1 버퍼부는 인버터 회로를 포함하여 구성되는 것이 바람직하다.In the present invention, the first buffer unit is preferably configured to include an inverter circuit.

본 발명에서, 상기 제 2 버퍼부는 인버터 회로를 포함하여 구성되는 것이 바람직하다.In the present invention, the second buffer unit is preferably configured to include an inverter circuit.

본 발명에서, 상기 제 1 스위칭부는 패스게이트(pass gate)를 포함하는 것이 바람직하다.In the present invention, the first switching unit preferably includes a pass gate.

본 발명에서, 상기 제 2 스위칭부는 클럭인에이블 신호가 제 2 전압레벨일 때 그 반전신호로 풀-다운 구동하는 NMOS형 트랜지스터를 포함하는 것이 바람직하다.In the present invention, the second switching unit preferably includes an NMOS transistor that pull-down drives the inverted signal when the clock enable signal is at the second voltage level.

본 발명에서, 상기 제 1 전압레벨은 '하이' 상태의 전압레벨이고, 상기 제 2 전압레벨은 '로우' 상태의 전압레벨인 것을 특징으로 한다.In the present invention, the first voltage level is a voltage level of the 'high' state, the second voltage level is characterized in that the voltage level of the 'low' state.

이에 따라, 본 발명은 클럭 버퍼를 SDR 및 DDR에서 모두 사용하는 한 개의 클럭 버퍼로서 기존의 2개로 사용하는 클럭 버퍼보다 전류 및 래이아웃 면적을 줄일 수 있다.Accordingly, the present invention can reduce the current and the layout area as one clock buffer using both the clock buffers in SDR and DDR as compared to the conventional two clock buffers.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 3은 본 발명에 의한 반도체 장치의 셋업 홀더 트레닝 회로의 블록도이다.3 is a block diagram of a setup holder training circuit of a semiconductor device according to the present invention.

본 발명의 반도체 장치의 셋업 홀더 트레닝 회로는 도 3에 도시된 바와 같이, 클럭신호(CLK)를 수신하여 버퍼링한 신호를 출력하는 클럭 버퍼부(110)와, 상기 클럭 버퍼부(110)로부터 수신된 펄스신호를 래치하여 클럭인에이블래치신호(ckelat)로 출력하는 제 1 버퍼부(120)와, 상기 클럭 버퍼부(110)로부터 수신된 펄스신호를 클럭인에이블 신호에 응답하여 메인클럭(clkmc)신호로 출력하는 제 2 버퍼부(130)와, 상기 클럭 버퍼부(110)로부터 출력된 클럭 신호를 클럭인에이블신호(cke)가 제 1 전압레벨(예를 들어, '하이')을 가질 때 상기 제 2 버퍼부로 전달하는 제 1 스위칭부(140)와, 상기 클럭인에이블신호(cke)가 제 2 전압레벨(예를 들어, '로우')을 가질 때 상기 제 1 스위칭부(140)와 상기 제 2 버퍼부(130) 사이의 노드(Nd4)를 풀-다운 구동하는 제 2 스위칭부(150)를 구비한다.As shown in FIG. 3, the setup holder training circuit of the semiconductor device of the present invention includes a clock buffer unit 110 that receives a clock signal CLK and outputs a buffered signal, and from the clock buffer unit 110. The first buffer unit 120 latches the received pulse signal and outputs it as a clock enable latch signal ckelat, and the main clock in response to the clock enable signal with the pulse signal received from the clock buffer unit 110. The second buffer unit 130 outputting the clkmc signal and the clock enable signal cke output the clock signal output from the clock buffer unit 110 to the first voltage level (for example, 'high'). The first switching unit 140 to transfer to the second buffer unit when having, and the first switching unit 140 when the clock enable signal cke has a second voltage level (for example, 'low') ) And a second switching unit 150 for pull-down driving the node Nd4 between the second buffer unit 130 and the second buffer unit 130.

상기 클럭 버퍼부(110)는 클럭신호(CLK)를 입력하는 노드(Nd1)와 노드(Nd2) 사이에 접속된 인버터(G1)로 구성되며, 상기 제 1 버퍼부(120)는 상기 노드(Nd2)와 상기 클럭인에이블래치신호(ckelat)를 출력하는 노드(Nd3) 사이에 직렬 접속된 복수개의 인버터(G3)(G4)로 구성된다. 그리고, 상기 제 1 스위칭부(140)는 상기 노드(Nd2)와 노드(Nd4) 사이에 접속되며 클럭인에이블신호(cke)에 의해 동작이 제어되는 패스게이트(passgate)(G2)로 구성된다. 또한, 상기 클럭인에이블신호(cke)를 입력하는 노드(Nd6)와 노드(Nd7) 사이에 접속된 인버터(G7)를 구비하고 있으며, 상기 노드(Nd6)와 노드(Nd7)의 신호가 상기 패스게이트(G2)의 동작을 제어한다. 또한, 상기 제 2 스위칭부(150)는 상기 노드(Nd4)와 접지전압(Vss)단 사이에 접속되며 상기 노드(Nd7)의 신호에 의해 스위칭되는 NMOS형 트랜지스터(MN1)로 구성된다. 마지막으로, 상기 제 2 버퍼부(130)는 상기 노드(Nd4)와 상기 메인클럭신호(clkmc)를 출력하는 노드(Nd5) 사이에 직렬 접속된 복수개의 인버터(G5)(G6)로 구성된다.The clock buffer unit 110 includes an inverter G1 connected between a node Nd1 for inputting a clock signal CLK and a node Nd2, and the first buffer unit 120 includes the node Nd2. ) And a plurality of inverters G3 and G4 connected in series between the node Nd3 for outputting the clock enable latch signal ckelat. The first switching unit 140 is configured as a passgate G2 connected between the node Nd2 and the node Nd4 and controlled by a clock enable signal cke. In addition, an inverter G7 connected between the node Nd6 and the node Nd7 for inputting the clock enable signal cke is provided, and the signals of the node Nd6 and the node Nd7 pass through the path. The operation of the gate G2 is controlled. In addition, the second switching unit 150 is composed of an NMOS transistor MN1 connected between the node Nd4 and the ground voltage Vss terminal and switched by the signal of the node Nd7. Lastly, the second buffer unit 130 includes a plurality of inverters G5 and G6 connected in series between the node Nd4 and the node Nd5 for outputting the main clock signal clkmc.

상기 구성을 갖는 본 발명에 의한 반도체 장치의 셋업 홀더 트레닝 회로는 상기 클럭인에이블신호(cke)가 '로우'일 때 상기 패스게이트(G2)는 턴-오프되고 상기 NMOS형 트랜지스터(MN1)는 턴-온되어 상기 노드(Nd4)의 전위를 접지전압(Vss)으로 만든다. 그러므로, 상기 메인클럭신호(clkmc)는 '로우'가 되어 상기 메인클럭신호(clkmc)를 사용하는 회로의 동작을 정지시킴으로써 전류 소모를 방지하였다. 한편, 상기 클럭인에이블래치신호(ckelat)는 상기 클럭신호(CLK)가 '로우'일 때는 '하이'상태를 갖고 상기 클럭신호(CLK)가 '하이'일 때는 '로우'상태를 갖는다.In the setup holder training circuit of the semiconductor device according to the present invention having the above structure, when the clock enable signal cke is 'low', the pass gate G2 is turned off and the NMOS transistor MN1 is turned off. It is turned on to bring the potential of the node Nd4 to the ground voltage Vss. Therefore, the main clock signal clkmc becomes 'low' to stop current consumption by stopping the operation of the circuit using the main clock signal clkmc. The clock enable latch signal ckelat has a 'high' state when the clock signal CLK is 'low' and has a 'low' state when the clock signal CLK is 'high'.

따라서, 상기 클럭인에이블신호(cke)가 '로우'일 때에는 상기 클럭인에이블래치신호(ckelat)는 발생이 되지만 상기 메인클럭신호(clkmc)는 발생되지 않는다.Therefore, when the clock enable signal cke is 'low', the clock enable latch signal kelat is generated, but the main clock signal clkmc is not generated.

반면에, 상기 클럭인에이블신호(cke)가 '하이'일 때 상기 패스게이트(G2)는 턴-온되고 상기 NMOS형 트랜지스터(MN1)는 턴-오프되어 상기 노드(Nd4)의 전위를 상기 클럭 버퍼부(110)와 상기 제 1 스위칭부(140)를 통해 전달된 클럭신호(CLK)가 수신된다. 이때, 상기 클럭신호(CLK)가 '로우'일 때는 상기 노드(Nd4)의 전위는 '로우'가 되어 최종적으로 출력되는 상기 메인클럭신호(clkmc)를 '로우'로 만들고, 상기 클럭신호(CLK)가 '하이'일 때는 상기 노드(Nd4)의 전위는 '하이'가 되어 최종적으로 출력되는 상기 메인클럭신호(clkmc)를 '하이'로 만든다.On the other hand, when the clock enable signal cke is 'high', the pass gate G2 is turned on and the NMOS transistor MN1 is turned off to turn the potential of the node Nd4 into the clock. The clock signal CLK transmitted through the buffer unit 110 and the first switching unit 140 is received. At this time, when the clock signal CLK is 'low', the potential of the node Nd4 becomes 'low', thereby making the main clock signal clkmc finally outputted 'low', and the clock signal CLK. When N is 'high', the potential of the node Nd4 becomes 'high', thereby making the main clock signal clkmc finally outputted to 'high'.

그리고, 상기 클럭인에이블래치신호(ckelat)는 상기 클럭신호(CLK)가 '로우'일 때는 '하이'상태를 갖고 상기 클럭신호(CLK)가 '하이'일 때는 '로우'상태를 갖는다.The clock enable latch signal ckelat has a 'high' state when the clock signal CLK is 'low' and has a 'low' state when the clock signal CLK is 'high'.

따라서, 상기 클럭인에이블신호(cke)가 '하이'일 때에는 상기 클럭인에이블래치신호(ckelat)와 상기 메인클럭신호(clkmc)가 모두 발생된다.Therefore, when the clock enable signal cke is 'high', both the clock enable latch signal ckelat and the main clock signal clkmc are generated.

결론적으로, 본 발명은 하나의 클럭(clk) 버퍼를 통해 메인클럭신호(clkmc)과 클럭인에이블래치신호(ckelat)를 각각 독립적으로 발생시킴으로써, 전류 소모와 래이아웃(Layout) 면적을 줄였다. In conclusion, the present invention reduces the current consumption and layout area by independently generating the main clock signal clkmc and the clock enable latch signal ckelat through one clock buffer.

이상 설명한 바와 같이, 본 발명에 의한 반도체소자의 클럭버퍼회로는 기존에 두개의 클럭(clk) 버퍼에서 메인클럭신호(clkmc)과 클럭인에이블래치신호(ckelat)를 발생시키던 것을 하나의 클럭(clk) 버퍼를 통해 독립적으로 발생시킴으로써, 전류 소모를 줄이고 래이아웃(Layout) 면적을 줄일 수 있는 효과가 있다.As described above, the clock buffer circuit of the semiconductor device according to the present invention generates a main clock signal clkmc and a clock enable latch signal ckelat from two clock clk buffers. Independently generated through the buffer, the current consumption can be reduced and the layout area can be reduced.

Claims (7)

클럭신호를 수신하여 버퍼링한 신호를 출력하는 클럭 버퍼부와;A clock buffer unit configured to receive a clock signal and output a buffered signal; 상기 클럭 버퍼부로부터 수신된 펄스신호를 래치하여 클럭인에이블래치신호로 출력하는 제 1 버퍼부와;A first buffer unit for latching a pulse signal received from the clock buffer unit to output a clock enable latch signal; 상기 클럭 버퍼부로부터 수신된 펄스신호를 클럭 인에이블 신호에 응답하여 메인클럭신호로 출력하는 제 2 버퍼부와;A second buffer unit outputting a pulse signal received from the clock buffer unit as a main clock signal in response to a clock enable signal; 클럭인에이블신호가 제 1 전압레벨을 가질 때 상기 클럭 버퍼부로부터 출력된 클럭 신호를 상기 제 2 버퍼부로 전달하는 제 1 스위칭부와;A first switching unit transferring a clock signal output from the clock buffer unit to the second buffer unit when a clock enable signal has a first voltage level; 상기 클럭인에이블신호가 제 2 전압레벨을 가질 때 상기 제 1 스위칭부와 상기 제 2 버퍼부 사이의 노드를 풀-다운구동하는 제 2 스위칭부를 포함하여 구성되는 반도체소자의 클럭버퍼회로.And a second switching unit for pull-down driving a node between the first switching unit and the second buffer unit when the clock enable signal has a second voltage level. 제 1 항에 있어서,The method of claim 1, 상기 클럭 버퍼부는 인버터 회로인 반도체소자의 클럭버퍼회로.And the clock buffer unit is an inverter circuit. 제 1 항에 있어서,The method of claim 1, 상기 제 1 버퍼부는 인버터 회로를 포함하여 구성되는 반도체소자의 클럭버퍼회로.And the first buffer unit comprises an inverter circuit. 제 1 항에 있어서,The method of claim 1, 상기 제 2 버퍼부는 인버터 회로를 포함하여 구성되는 반도체소자의 클럭버퍼회로.And the second buffer unit comprises an inverter circuit. 제 1 항에 있어서,The method of claim 1, 상기 제 1 스위칭부는 패스게이트(pass gate)를 포함하는 반도체소자의 클럭버퍼회로.And the first switching unit includes a pass gate. 제 1 항에 있어서,The method of claim 1, 상기 제 2 스위칭부는 상기 클럭인에이블 신호가 제 2 전압레벨일 때 그 반전신호로 풀-다운 구동하는 NMOS형 트랜지스터를 포함하는 반도체소자의 클럭버퍼회로.And the second switching unit includes an NMOS transistor that pull-down-drives the inverted signal when the clock enable signal is at the second voltage level. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전압레벨은 '하이' 상태의 전압레벨이고, The first voltage level is a voltage level of the 'high' state, 상기 제 2 전압레벨은 '로우' 상태의 전압레벨인 것을 특징으로 하는 반도체소자의 클럭버퍼회로.And the second voltage level is a voltage level in a 'low' state.
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