KR100687874B1 - Method of fabricating a recess channel in semiconductor device - Google Patents

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Abstract

본 발명의 반도체소자의 리세스 채널 형성방법은, 소자분리용 포토레지스트막패턴을 이용하여 반도체기판의 소자분리영역에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계와, 반도체기판 위에 리세스 채널 라인을 한정하는 제1 포토레지스트막패턴을 형성하는 단계와, 제1 포토레지스트막패턴이 형성된 결과물 위에 제1 포토레지스트막패턴에 의해 노출되는 리세스 채널 영역 중에서 상기 활성영역 위의 리세스 채널 라인은 노출시키고 트랜치 소자분리막 위의 리세스 채널 라인은 덮는 제2 포토레지스트막패턴을 형성하는 단계와, 제1 및 제2 포토레지스트막패턴을 식각마스크로 한 식각으로 반도체기판의 노출부분을 일정 깊이로 식각하여 리세스 채널을 위한 트랜치를 형성하는 단계와, 그리고 제1 및 제2 포토레지스트막패턴을 제거하는 단계를 포함한다.A method of forming a recess channel of a semiconductor device according to the present invention includes forming a trench device isolation film that defines an active region in a device isolation region of a semiconductor substrate by using a device photoresist layer pattern, and a recess channel on the semiconductor substrate. Forming a first photoresist film pattern defining a line, and a recess channel line on the active area among the recess channel areas exposed by the first photoresist film pattern on a resultant on which the first photoresist film pattern is formed; Forming a second photoresist layer pattern over the trench isolation layer and covering the recess channel line on the trench isolation layer; and etching the first and second photoresist layer patterns as etch masks to expose the exposed portions of the semiconductor substrate to a predetermined depth. Etching to form a trench for the recess channel, and removing the first and second photoresist film patterns. Steps.

리세스 채널, 트랜치 소자분리막, 포토레지스트막패턴 Recess channel, trench isolation layer, photoresist layer pattern

Description

반도체소자의 리세스 채널 형성방법{Method of fabricating a recess channel in semiconductor device}Method of fabricating a recess channel in semiconductor device

도 1은 종래의 반도체소자의 리세스 채널 형성방법을 설명하기 위하여 나타내 보인 레이아웃도이다.1 is a layout diagram illustrating a conventional method of forming a recess channel in a semiconductor device.

도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내 보인 단면도이다.FIG. 2 is a cross-sectional view taken along the line II-II ′ of FIG. 1.

도 3, 도 4, 도 6 및 도 9는 본 발명에 따른 반도체소자의 리세스 채널 형성방법을 설명하기 위하여 나타내 보인 레이아웃도이다.3, 4, 6 and 9 are layout views illustrating a method of forming a recess channel in a semiconductor device according to the present invention.

도 5는 도 4의 선 Ⅴ-Ⅴ'를 따라 절단하여 나타내 보인 단면도이다.FIG. 5 is a cross-sectional view taken along the line VV ′ of FIG. 4.

도 7은 도 6의 선 Ⅶ-Ⅶ'를 따라 절단하여 나타내 보인 단면도이다.FIG. 7 is a cross-sectional view taken along the line VII-VII 'of FIG. 6.

도 8은 도 6의 선 Ⅷ-Ⅷ'를 따라 절단하여 나타내 보인 단면도이다.FIG. 8 is a cross-sectional view taken along the line VII-VII 'of FIG. 6.

도 10은 도 9의 선 Ⅹ-Ⅹ'를 따라 절단하여 나타내 보인 단면도이다.FIG. 10 is a cross-sectional view taken along the line VII-VII 'of FIG. 9.

도 11은 도 9의 선 XI-XI'를 따라 절단하여 나타내 보인 단면도이다.FIG. 11 is a cross-sectional view taken along the line XI-XI ′ of FIG. 9.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 리세스 채널(recess channel) 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a recess channel of a semiconductor device.

현재 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증가되고 있다. 예를 들어, 집적회로소자의 디자인 룰이 축소됨에 따라 게이트의 폭이 감소되고 있어 트랜지스터의 단채널화가 급격히 진행되고 있으며, 이에 따라 단채널효과(short channel effect)가 빈번하게 발생하고 있다. 이러한 단채널효과로 인하여 트랜지스터의 소스(source)와 드레인(drain) 간에 펀치쓰루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치쓰루는 트랜지스터 소자의 오동작의 주요 원인으로 인식되고 있다. 이러한 단채널효과의 극복을 위해서 결국 디자인 룰의 축소에도 불구하고 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히, 제한된 게이트 선폭에 대해서 채널의 길이를 보다 확장시켜 주는 구조로서 게이트 아래의 반도체기판을 리세스하여 채널의 길이를 보다 연장시키려는 시도로서 리세스 채널을 갖는 모스 트랜지스터를 형성하고자 하는 시도가 많이 이루어지고 있다.As the degree of integration of integrated circuit semiconductor devices increases and design rules rapidly decrease, the difficulty in securing stable operation of transistors is increasing. For example, as the design rule of the integrated circuit device is reduced, the width of the gate is reduced, so that the short channel of the transistor is rapidly progressing, and thus, a short channel effect frequently occurs. Due to this short channel effect, punch-through occurs seriously between the source and the drain of the transistor, which is recognized as a major cause of malfunction of the transistor device. In order to overcome this short channel effect, various methods have been studied to secure the channel length even though the design rule is reduced. In particular, many attempts have been made to form a MOS transistor having a recess channel in an attempt to extend the channel length by recessing the semiconductor substrate under the gate as a structure that extends the channel length to a limited gate line width. ought.

도 1은 종래의 반도체소자의 리세스 채널 형성방법을 설명하기 위하여 나타내 보인 레이아웃도이다. 그리고 도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내 보인 단면도이다.1 is a layout diagram illustrating a conventional method of forming a recess channel in a semiconductor device. 2 is a cross-sectional view taken along the line II-II 'of FIG. 1.

도 1 및 도 2를 참조하면, 통상의 방법을 사용하여 반도체기판(100)의 소자분리영역(110)에 트랜치 소자분리막(111)을 형성한다. 이 트랜치 소자분리막(111)에 의해 반도체기판(100)의 활성영역(120)이 한정된다. 다음에 반도체기판(100)의 활성영역(120)에 리세스된 채널을 구현하기 위하여, 반도체(100) 기판을 일정깊이 로 식각하여 트랜치(130)를 형성한다. 다음에 문턱전압 조절을 위한 이온주입을 수행하여 불순물영역(102)을 형성하다. 그리고 전면에 게이트절연막(140)을 형성하고, 게이트절연막(140) 위에 트랜치(130)를 매립하면서 반도체기판(100) 위로 돌출하는 게이트스택(150)을 형성한다. 다음에 전면에 버퍼산화막(160)을 형성한다.1 and 2, the trench isolation layer 111 is formed in the isolation region 110 of the semiconductor substrate 100 using a conventional method. The trench isolation layer 111 defines the active region 120 of the semiconductor substrate 100. Next, in order to implement a recessed channel in the active region 120 of the semiconductor substrate 100, the trench 130 is formed by etching the semiconductor 100 substrate to a predetermined depth. Next, ion implantation for threshold voltage regulation is performed to form the impurity region 102. The gate insulating layer 140 is formed on the entire surface, and the gate stack 150 protruding from the semiconductor substrate 100 is formed while the trench 130 is buried on the gate insulating layer 140. Next, a buffer oxide film 160 is formed on the entire surface.

이와 같은 리세스 채널 구조에 있어서, 채널은 트랜치(130)의 프로파일(profile)을 따라, 즉 트랜치(130)의 바닥 및 측벽을 따라 형성되게 되므로, 게이트스택(150)의 선폭에 비해서 더 긴 길이로 확장된 채널을 갖게 된다.In such a recess channel structure, the channel is formed along the profile of the trench 130, that is, along the bottom and sidewalls of the trench 130, so that the length is longer than the line width of the gate stack 150. You will have an extended channel with.

그런데 이와 같은 종래의 리세스 채널 형성방법에 있어서, 리세스 채널 형성을 위한 트랜치(130)를 형성할 때, 활성영역(120) 이외에도 트랜치 소자분리막(110)의 상부도 일정 깊이로 리세스된다. 그런데 트랜치 소자분리막(110)이 리세스되면, 후속의 세정공정에 의해 그 깊이가 더 깊어지게 되어 후속공정에 나쁜 영향을 준다. 예컨대 게이트스택(150)을 형성하기 위하여 게이트도전막이나 금속막을 트랜치(130) 내에 매립할 때, 도면에서 "A"로 표시한 바와 같이, 심(seam)이 발생될 수 있다. 이와 같은 심은 후속의 버퍼산화막(160)을 형성하기 위한 산화공정시에, 도면에서 "B"로 표시한 바와 같이, 이상(abnormal) 산화현상을 유발하여 인접한 게이트스택(130)과의 전기적인 숏(short)을 유발할 수 있다. 이 외에도, 도면에서 "C"로 나타낸 부분에서는, 터널링(tunneling) 현상이 유발되어 소자의 전기적인 특성을 열화시키거나 오동작의 원인이 되기도 한다.However, in the conventional recess channel forming method, when the trench 130 for forming the recess channel is formed, the upper portion of the trench isolation layer 110 is recessed to a predetermined depth in addition to the active region 120. However, when the trench device isolation layer 110 is recessed, the depth is deepened by a subsequent cleaning process, which adversely affects subsequent processes. For example, when the gate conductive film or the metal film is embedded in the trench 130 to form the gate stack 150, seams may be generated as indicated by "A" in the figure. Such shims may cause abnormal oxidation, as indicated by "B" in the subsequent oxidation process for forming the buffer oxide film 160, to electrically short the adjacent gate stacks 130. may cause short. In addition, in the portion indicated by "C" in the figure, a tunneling phenomenon is caused to deteriorate the electrical characteristics of the device or cause a malfunction.

본 발명이 이루고자 하는 기술적 과제는, 트랜치 소자분리막이 리세스됨으로 써 유발되는 후속공정에서의 여러 문제점들이 발생되지 않도록 트랜치 소자분리막이 리세스되지 않도록 할 수 있는 반도체소자의 리세스 채널 형성방법에 관한 것이다.SUMMARY OF THE INVENTION The present invention provides a method for forming a recess channel in a semiconductor device capable of preventing the trench isolation layer from being recessed so that various problems in a subsequent process caused by the trench isolation layer are recessed. will be.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 리세스 채널 형성방법은, 소자분리용 포토레지스트막패턴을 이용하여 반도체기판의 소자분리영역에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계; 상기 반도체기판 위에 리세스 채널 라인을 한정하는 제1 포토레지스트막패턴을 형성하는 단계; 상기 제1 포토레지스트막패턴이 형성된 결과물 위에 상기 제1 포토레지스트막패턴에 의해 노출되는 리세스 채널 영역 중에서 상기 활성영역 위의 리세스 채널 라인은 노출시키고 상기 트랜치 소자분리막 위의 리세스 채널 라인은 덮는 제2 포토레지스트막패턴을 형성하는 단계; 상기 제1 및 제2 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 반도체기판의 노출부분을 일정 깊이로 식각하여 리세스 채널을 위한 트랜치를 형성하는 단계; 및 상기 제1 및 제2 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of forming a recess channel of a semiconductor device according to the present invention includes forming a trench device isolation film that defines an active region in a device isolation region of a semiconductor substrate by using a device photoresist pattern. step; Forming a first photoresist film pattern defining a recess channel line on the semiconductor substrate; The recess channel line on the active region is exposed and the recess channel line on the trench isolation layer is exposed in the recess channel region exposed by the first photoresist layer pattern on the resultant product on which the first photoresist layer pattern is formed. Forming a covering second photoresist film pattern; Forming a trench for a recess channel by etching the exposed portion of the semiconductor substrate to a predetermined depth by etching the first and second photoresist layer patterns as an etching mask; And removing the first and second photoresist film patterns.

상기 제2 포토레지스트막패턴은, 상기 소자분리용 포토레지스트막패턴과 용해도 반응이 반대형태인 포토레지스트막으로 형성할 수 있다.The second photoresist film pattern may be formed as a photoresist film in which a solubility reaction is opposite to that of the device isolation photoresist film pattern.

상기 소자분리용 포토레지스트막패턴은 포지티브 포토레지스트막으로 형성하고, 상기 제2 포토레지스트막패턴은 네가티브 포토레지스트막으로 형성할 수 있다.The device isolation photoresist film pattern may be formed of a positive photoresist film, and the second photoresist film pattern may be formed of a negative photoresist film.

또는 상기 소자분리용 포토레지스트막패턴은 네가티브 포토레지스트막으로 형성하고, 상기 제2 포토레지스트막패턴은 포지티브 포토레지스트막으로 형성할 수도 있다.Alternatively, the device isolation photoresist film pattern may be formed as a negative photoresist film, and the second photoresist film pattern may be formed as a positive photoresist film.

상기 제2 포토레지스트막패턴을 형성하는 단계는, 상기 소자분리용 포토레지스트막패턴 형성시 사용한 레티클을 사용하여 수행하는 것이 바람직하다.The forming of the second photoresist film pattern may be performed using a reticle used to form the device photoresist film pattern.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 3, 도 4, 도 6 및 도 9는 본 발명에 따른 반도체소자의 리세스 채널 형성방법을 설명하기 위하여 나타내 보인 레이아웃도이다. 또한 도 5는 도 4의 선 Ⅴ-Ⅴ'를 따라 절단하여 나타내 보인 단면도이고, 도 7 및 도 8은 각각 도 6의 선 Ⅶ-Ⅶ' 및 선 Ⅷ-Ⅷ'를 따라 절단하여 나타내 보인 단면도이며, 그리고 도 10 및 도 11은 각각 도 9의 선 Ⅹ-Ⅹ' 및 선 XI-XI'를 따라 절단하여 나타내 보인 단면도이다.3, 4, 6 and 9 are layout views illustrating a method of forming a recess channel in a semiconductor device according to the present invention. FIG. 5 is a cross-sectional view taken along the line VV ′ of FIG. 4, and FIGS. 7 and 8 are cross-sectional views taken along the line VII-VII ′ and ′-′ ′ of FIG. 6, respectively. 10 and 11 are cross-sectional views taken along the lines VII-VII 'and XI-XI' of FIG. 9, respectively.

먼저 도 3에 나타낸 바와 같이, 반도체기판의 활성영역(320)을 한정하는 트랜치 소자분리막(310)을 형성한다. 이를 위하여, 먼저 반도체기판 위에 패드산화막(미도시) 및 패드질화막(미도시)을 순차적으로 적층한다. 그리고 패드질화막 위에 소자분리영역의 패드질화막을 노출시키는 소자분리용 포토레지스트막패턴을 형성한다. 이 소자분리용 포토레지스트막패턴은 포지티브 포토레지스트막으로 형성할 수 있으며, 또는 네가티브 포토레지스트막으로 형성할 수 있다. 포지티브 포토레지스 트막이던지 네가티브 포토레지스트막이던지, 193㎚ 파장의 ArF 광원용이거나, 248㎚ 파장의 KrF 광원용이거나, 또는 365㎚ 파장의 I-라인 광원용일 수 있으며, 물론 이와 다른 광원용일 수도 있다.First, as shown in FIG. 3, a trench isolation layer 310 is formed to define the active region 320 of the semiconductor substrate. To this end, first, a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially stacked on a semiconductor substrate. A photoresist film pattern for device isolation is formed on the pad nitride film to expose the pad nitride film in the device isolation region. This device isolation photoresist film pattern can be formed as a positive photoresist film or as a negative photoresist film. It can be a positive photoresist film or a negative photoresist film, for an ArF light source with a 193 nm wavelength, for a KrF light source with a 248 nm wavelength, or for an I-line light source with a 365 nm wavelength, of course, for other light sources. .

소자분리용 포토레지스트막패턴을 포지티브 포토레지스트막으로 형성하는 경우, 먼저 포지티브 포토레지스트막을 도포한 후에, 소자분리영역에 대응하는 포지티브 포토레지스트막에 대해 광이 조사되도록 하는 제1 레티클을 사용하여 노광을 수행한다. 이후 통상의 현상을 수행하면, 광이 조사된 포지티브 포토레지스트막의 일부가 제거되어 소자분리영역에 대응하는 패드질화막을 노출시키는 포토레지스트막패턴이 형성된다.In the case where the device isolation photoresist film pattern is formed as a positive photoresist film, first, after the positive photoresist film is applied, exposure is performed using a first reticle that irradiates light to the positive photoresist film corresponding to the device isolation region. Do this. After the normal development, a portion of the positive photoresist film irradiated with light is removed to form a photoresist film pattern exposing the pad nitride film corresponding to the device isolation region.

소자분리용 포토레지스트막패턴을 네가티브 포토레지스트막으로 형성하는 경우, 먼저 네가티브 포토레지스트막을 도포한 후에, 활성영역에 대응하는 포지티브 포토레지스트막에 대해 광이 조사되도록 하는 제2 레티클을 사용하여 노광을 수행한다. 이후 통상의 현상을 수행하면, 광이 조사되지 않은 네가티브 포토레지스트막의 일부가 제거되어 소자분리영역에 대응하는 패드질화막을 노출시키는 포토레지스트막패턴이 형성된다.In the case where the device isolation photoresist film pattern is formed of a negative photoresist film, first, after the negative photoresist film is applied, exposure is performed using a second reticle that irradiates light to the positive photoresist film corresponding to the active region. Perform. After the normal development, a portion of the negative photoresist film not irradiated with light is removed to form a photoresist film pattern exposing the pad nitride film corresponding to the device isolation region.

어느 경우이던, 소자분리영역에 대응하는 패드질화막을 노출시키는 소자분리용 포토레지스트막패턴으로 패드질화막 및 패드산화막을 순차적으로 제거하여 반도체기판의 소자분리영역을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성한다. 다음에 패드질화막패턴을 식각마스크로 한 식각공정으로 반도체기판의 노출부분을 일정 깊이로 식각하여 소자분리용 트랜치를 형성한다. 다음에 트랜치가 매립 되도록 전면에 매립절연막을 형성하고, 이어서 패드질화막패턴이 노출될 때까지 평탄화를 수행한 후에, 패드질화막패턴을 제거한다.In either case, a pad oxide film pattern and a pad nitride film pattern exposing the device isolation region of the semiconductor substrate by sequentially removing the pad nitride film and the pad oxide film as a device isolation photoresist pattern that exposes the pad nitride film corresponding to the device isolation region. Form. Next, in the etching process using the pad nitride layer pattern as an etching mask, the exposed portion of the semiconductor substrate is etched to a predetermined depth to form a device isolation trench. Next, a buried insulating film is formed on the entire surface to fill the trench, and after the planarization is performed until the pad nitride film pattern is exposed, the pad nitride film pattern is removed.

다음에 도 4 및 도 5에 나타낸 바와 같이, 트랜치 소자분리막(310)에 의해 한정되는 활성영역(320)을 갖는 반도체기판(300) 위에 제1 포토레지스트막패턴(330)을 형성한다. 이를 위하여 전면에 제1 포토레지스트막을 도포한 후에, 통상의 노광 및 현상을 수행한다. 상기 제1 포토레지스트막패턴(330)은 반도체기판(300)의 리세스 채널 라인을 노출시키는 스트라이프 형태의 개구부(331)를 갖는다. 이 개구부(331)에 의해 리세스 채널 라인에 포함되는 활성영역(320) 외에도 트랜치 소자분리막(310)의 일부표면도 노출된다. 따라서 이 상태에서 반도체기판(300)에 대한 식각공정이 이루어지게 되면, 활성영역(320) 외에도 트랜치 소자분리막(310)도 리세스된다. 따라서 본 발명에서는 추가적인 마스크막패턴을 형성한다.Next, as shown in FIGS. 4 and 5, the first photoresist film pattern 330 is formed on the semiconductor substrate 300 having the active region 320 defined by the trench isolation layer 310. To this end, after the first photoresist film is applied to the entire surface, ordinary exposure and development are performed. The first photoresist film pattern 330 has a stripe-shaped opening 331 exposing the recess channel line of the semiconductor substrate 300. In addition to the active region 320 included in the recess channel line, the opening 331 exposes a part of the surface of the trench isolation layer 310. Therefore, when the etching process is performed on the semiconductor substrate 300 in this state, the trench isolation layer 310 is also recessed in addition to the active region 320. Therefore, in the present invention, an additional mask film pattern is formed.

즉 도 6 내지 도 8에 나타낸 바와 같이, 제1 포토레지스트막패턴(330)이 형성된 결과물 전면에 제2 포토레지스트막패턴(340)을 형성한다. 이 제2 포토레지스트막패턴(340)은 활성영역(320)만을 노출시키고, 그 외에 트랜치 소자분리막(310)이 배치된 소자분리영역은 덮는다. 상기 제2 포토레지스트막패턴(340)을 형성하기 위해서는, 먼저 전면에 제2 포토레지스트막을 도포한다. 제2 포토레지스트막은 트랜치 소자분리막(310)을 형성하기 위한 포토리소그라피(photolithography)공정에서 사용된 소자분리용 포토레지스트막과 용해도 반응형태가 반대인 포토레지스트막이다. 즉 소자분리용 포토레지스트막패턴을 포지티브 포토레지스트막으로 형성한 경우, 상기 제2 포토레지스트막은 네가티브 포토레지스트막으로 형성한다. 이에 대해 소자분리용 포토레지스트막패턴을 네가티브 포토레지스트막으로 형성한 경우, 상기 제2 포토레지스트막은 포지티브 포토레지스트막으로 형성한다. 이와 같이 제2 포토레지스트막을 도포한 후에는, 소자분리용 포토레지스트막패턴 형성시 사용했던 레티클을 사용하여 노광한 후에 현상하여 활성영역(320)만을 노출시키는 개구부(341)를 갖는 제2 포토레지스트막패턴(340)을 형성한다.6 to 8, the second photoresist film pattern 340 is formed on the entire surface of the resultant product on which the first photoresist film pattern 330 is formed. The second photoresist layer pattern 340 exposes only the active region 320, and covers the isolation region in which the trench isolation layer 310 is disposed. In order to form the second photoresist film pattern 340, first, a second photoresist film is coated on the entire surface. The second photoresist film is a photoresist film in which the solubility reaction form is opposite to that of the device isolation photoresist film used in the photolithography process for forming the trench device isolation film 310. That is, when the photoresist film pattern for device isolation is formed as a positive photoresist film, the second photoresist film is formed as a negative photoresist film. In contrast, when the device isolation photoresist film pattern is formed of a negative photoresist film, the second photoresist film is formed of a positive photoresist film. After applying the second photoresist film as described above, a second photoresist having an opening 341 exposing and then exposing only the active region 320 after exposure using the reticle used to form the device isolation photoresist film pattern is exposed. The film pattern 340 is formed.

이를 보다 구체적으로 설명하면, 소자분리용 포토레지스트막패턴을 포지티브 포토레지스트막으로 형성한 경우, 제1 레티클은 소자분리영역의 포지티브 포토레지스트막으로만 광이 조사되도록 하는 구조를 가져야 한다. 따라서 이 제1 레티클을 사용하여 네가티브 포토레지스트막인 제2 포토레지스트막에 대해 노광을 수행하게 되면, 소자분리영역의 네가티브 포토레지스트막으로만 광이 조사하게 되고, 이후 현상을 수행하게 되면 광이 조사되지 않은 활성영역의 네가티브 포토레지스트막이 제거된다.In more detail, when the photoresist film pattern for device isolation is formed as a positive photoresist film, the first reticle should have a structure such that light is irradiated only to the positive photoresist film in the device isolation region. Therefore, when the second photoresist film, which is a negative photoresist film, is exposed using the first reticle, light is irradiated only to the negative photoresist film of the device isolation region. The negative photoresist film in the unirradiated active region is removed.

이와 대조적으로, 소자분리용 포토레지스트막패턴을 네가티브 포토레지스트막으로 형성한 경우, 제2 레티클은 활성영역의 네가티브 포토레지스트막으로만 광이 조사되도록 하는 구조를 가져야 한다. 따라서 이 제1 레티클을 사용하여 포지티브 포토레지스트막인 제2 포토레지스트막에 대해 노광을 수행하게 되면, 활성영역의 포지티브 포토레지스트막으로만 광이 조사하게 되고, 이후 현상을 수행하게 되면 광이 조사된 활성영역의 포지티브 포토레지스트막이 제거된다.In contrast, when the device isolation photoresist film pattern is formed of a negative photoresist film, the second reticle should have a structure such that light is irradiated only to the negative photoresist film of the active region. Therefore, when the exposure is performed on the second photoresist film, which is a positive photoresist film, using the first reticle, light is irradiated only to the positive photoresist film of the active region. The positive photoresist film of the active region is removed.

따라서 어느 경우이던지 활성영역(320)만을 노출시키는 제2 포토레지스트막패턴(340)이 형성된다. 이와 같이 활성영역(320)만을 노출시키는 제2 포토레지스트 막패턴(340)과 리세스 채널 라인을 노출시키는 제1 포토레지스트막패턴(330)에 의해 반도체기판(300)은 리세스 채널 라인 중 활성영역(320)만이 노출되고 트랜치 소자분리막(310)은 제2 포토레지스트막패턴(340)에 의해 노출되지 않는다.Therefore, in any case, the second photoresist film pattern 340 exposing only the active region 320 is formed. As such, the semiconductor substrate 300 is active among the recess channel lines by the second photoresist film pattern 340 exposing only the active region 320 and the first photoresist film pattern 330 exposing the recess channel line. Only the region 320 is exposed and the trench isolation layer 310 is not exposed by the second photoresist layer pattern 340.

다음에 도 9 내지 도 11에 나타낸 바와 같이, 제1 포토레지스트막패턴(330) 및 제2 포토레지스트막패턴(340)을 식각마스크로 한 식각으로 반도체기판(300)의 노출부분을 일정 깊이로 식각하여 리세스 채널을 위한 트랜치(350)를 형성한다. 앞서 언급한 바와 같이, 상기 식각공정중에 트랜치 소자분리막(310)은 모두 제1 포토레지스트막패턴(330) 및/또는 제2 포토레지스트막패턴(340)에 의해 덮이므로, 어느 부분도 리세스되지 않는다.Next, as shown in FIGS. 9 through 11, the exposed portion of the semiconductor substrate 300 is etched to a predetermined depth by etching using the first photoresist film pattern 330 and the second photoresist film pattern 340 as an etching mask. Etching forms a trench 350 for the recess channel. As mentioned above, during the etching process, all of the trench isolation layers 310 are covered by the first photoresist layer pattern 330 and / or the second photoresist layer pattern 340, and thus no portions are recessed. Do not.

이후 도면에는 나타내지 않았지만, 소자의 문턱전압 조절을 위한 이온주입공정을 수행한다. 이 이온주입공정은, 리세스 채널을 위한 트랜치(350)를 형성하기 전에 형성할 수도 있다. 다음에 게이트절연막을 형성하고, 이어서 트랜치(350)를 매립하는 게이트스택을 형성한다. 다음에 통상의 소스/드레인 이온주입공정을 수행한다.Although not shown in the drawings, an ion implantation process for adjusting the threshold voltage of the device is performed. This ion implantation process may be formed prior to forming the trench 350 for the recess channel. Next, a gate insulating film is formed, and then a gate stack for filling the trench 350 is formed. Next, a normal source / drain ion implantation process is performed.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 리세스 채널 형성방법에 의하면, 리세스 채널 라인을 한정하는 제1 포토레지스트막패턴을 형성한 후에, 다시 활성영역만은 노출시키는 제2 포토레지스트막패턴을 형성함으로써, 리세스 채널 라인 중 활성영역 내의 리세스 채널라인의 반도체기판만을 노출시킬 수 있으며, 따라서 트랜치 소자분리막 내에는 리세스되는 부분이 존재하지 않게 된다. 이에 따라 게이트스택 형성시 심(seam)이 발생되지 않고, 그 결과 후속의 버퍼산화막 형성시 이상 산화현상이 발생되지 않으며, 또한 활성영역상의 게이트스택과 트랜치 소자분리막상의 게이트스택 사이의 상호 간섭 현상을 최소화하여 소자의 전기적인 특성열화가 억제된다는 이점이 제공된다.As described above, according to the method of forming a recess channel of the semiconductor device according to the present invention, after forming the first photoresist film pattern defining the recess channel line, the second photoresist exposing only the active region again. By forming the film pattern, only the semiconductor substrate of the recess channel line in the active region of the recess channel line can be exposed, so that the recessed portion is not present in the trench isolation layer. Accordingly, no seam is generated during the gate stack formation, and as a result, abnormal oxidation does not occur during the subsequent formation of the buffer oxide layer, and mutual interference between the gate stack on the active region and the gate stack on the trench isolation layer is prevented. By minimizing this, the advantage that the deterioration of the electrical characteristics of the device is suppressed is provided.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (5)

소자분리용 포토레지스트막패턴을 이용하여 반도체기판의 소자분리영역에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계;Forming a trench isolation layer that defines an active region in the isolation region of the semiconductor substrate by using the isolation photoresist pattern; 상기 반도체기판 위에 리세스 채널 라인을 한정하는 제1 포토레지스트막패턴을 형성하는 단계;Forming a first photoresist film pattern defining a recess channel line on the semiconductor substrate; 상기 제1 포토레지스트막패턴이 형성된 결과물 위에 상기 제1 포토레지스트막패턴에 의해 노출되는 리세스 채널 영역 중에서 상기 활성영역 위의 리세스 채널 라인은 노출시키고 상기 트랜치 소자분리막 위의 리세스 채널 라인은 덮는 제2 포토레지스트막패턴을 형성하는 단계;The recess channel line on the active region is exposed and the recess channel line on the trench isolation layer is exposed in the recess channel region exposed by the first photoresist layer pattern on the resultant product on which the first photoresist layer pattern is formed. Forming a covering second photoresist film pattern; 상기 제1 및 제2 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 반도체기판의 노출부분을 일정 깊이로 식각하여 리세스 채널을 위한 트랜치를 형성하는 단계; 및Forming a trench for a recess channel by etching the exposed portion of the semiconductor substrate to a predetermined depth by etching the first and second photoresist layer patterns as an etching mask; And 상기 제1 및 제2 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 리세스 채널 형성방법.And removing the first and second photoresist film patterns. 제1항에 있어서,The method of claim 1, 상기 제2 포토레지스트막패턴은, 상기 소자분리용 포토레지스트막패턴과 용해도 반응이 반대형태인 포토레지스트막으로 형성하는 것을 특징으로 하는 반도체소자의 리세스 채널 형성방법.And the second photoresist film pattern is formed of a photoresist film having a solubility reaction opposite to that of the device isolation photoresist film pattern. 제2항에 있어서,The method of claim 2, 상기 소자분리용 포토레지스트막패턴은 포지티브 포토레지스트막으로 형성하고, 상기 제2 포토레지스트막패턴은 네가티브 포토레지스트막으로 형성하는 것을 특징으로 하는 반도체소자의 리세스 채널 형성방법.And the second photoresist film pattern is formed of a negative photoresist film, and the second photoresist film pattern is formed of a negative photoresist film. 제2항에 있어서,The method of claim 2, 상기 소자분리용 포토레지스트막패턴은 네가티브 포토레지스트막으로 형성하고, 상기 제2 포토레지스트막패턴은 포지티브 포토레지스트막으로 형성하는 것을 특징으로 하는 반도체소자의 리세스 채널 형성방법.And the second photoresist film pattern is formed of a positive photoresist film, and the second photoresist film pattern is formed of a negative photoresist film. 제2항에 있어서,The method of claim 2, 상기 제2 포토레지스트막패턴을 형성하는 단계는, 상기 소자분리용 포토레지스트막패턴 형성시 사용한 레티클을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 리세스 채널 형성방법.And forming the second photoresist film pattern using a reticle used to form the device isolation photoresist film pattern.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990032972A (en) * 1997-10-22 1999-05-15 윤종용 Method for forming trench isolation region with rounded top corner
KR20040057570A (en) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 Method of manufacturing flash memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990032972A (en) * 1997-10-22 1999-05-15 윤종용 Method for forming trench isolation region with rounded top corner
KR20040057570A (en) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 Method of manufacturing flash memory device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
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