KR100684871B1 - Low power pipelined domino logic - Google Patents

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Abstract

여기에 개시된 저전력 파이프라인 도미노 로직은 연결 순서에 따라 연속해서 동작하는 복수 개의 로직블록들을 포함하며, 각각의 로직블록은 이전 단에 연결된 로직블록으로부터 발생된 논리평가 활성화 신호에 응답해서 논리평가를 수행하고, 다음 단에 연결된 로직블록의 논리평가를 활성화시키는 새로운 논리평가 활성화 신호를 발생한다. 각 로직블록으로부터 발생된 논리평가 활성화 신호는 클럭신호를 공유하지 않기 때문에, 클럭의 주기에 영향을 받지 않고 다음 단의 논리평가 시점을 충분히 보장해 줄 수 있으며, 이로 인해 디코더와 같은 다단 도미노 로직 회로를 구현할 때 로직블록 사이에 래치회로나 센스 앰프 회로를 연결할 필요가 없으므로, 전원 소모를 줄일 수 있고, 회로가 차지하는 면적을 감소시킬 수 있다.The low power pipeline domino logic disclosed herein includes a plurality of logic blocks that operate sequentially in the order of connection, each logic block performing logic evaluation in response to a logic evaluation activation signal generated from the logic block connected to the previous stage. And a new logic evaluation activation signal for activating the logic evaluation of the logic block connected to the next stage. Since the logic evaluation enable signal generated from each logic block does not share the clock signal, it is possible to fully guarantee the timing of the next stage of logic evaluation without being influenced by the clock cycle, thereby providing a multi-stage domino logic circuit such as a decoder. The implementation eliminates the need to connect latch or sense amplifier circuits between logic blocks, reducing power consumption and reducing the area of the circuit.

Description

저전력 파이프라인 도미노 로직{Low power pipelined domino logic}Low power pipelined domino logic

도 1은 복수 개의 도미노 로직블록들로 구성된 일반적인 도미노 로직의 회로도;1 is a circuit diagram of a typical domino logic consisting of a plurality of domino logic blocks;

도 2는 도 1에 도시된 도미노 로직들이 복수 개 연결된 다단 도미노 로직(multistage domino logic)의 블록도;FIG. 2 is a block diagram of multistage domino logic in which a plurality of domino logics shown in FIG. 1 are connected; FIG.

도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 제1 내지 제3 타입 도미노 로직블록의 회로도;3 to 5 are circuit diagrams of first to third type domino logic blocks according to a preferred embodiment of the present invention;

도 6은 도 3 내지 도 5에 도시된 도미노 로직블록들에 대한 동작 타이밍을 보여주는 타이밍도; 그리고FIG. 6 is a timing diagram showing operation timing of the domino logic blocks shown in FIGS. 3 to 5; And

도 7 내지 도 9는 도 3 내지 도 5에 도시된 제1 내지 제 3 타입 도미노 로직블록들이 적용된, 본 발명의 바람직한 실시예에 따른 다단 도미노 로직 디코더의 블록도이다.7 to 9 are block diagrams of a multi-stage domino logic decoder according to a preferred embodiment of the present invention to which the first to third type domino logic blocks shown in FIGS. 3 to 5 are applied.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100, 200, 300 : 도미노 로직 블록 109 : 논리평가 결과 출력부100, 200, 300: Domino logic block 109: logic evaluation result output unit

110, 210, 310 : 활성화신호 발생부 150, 250, 350 : 논리연산부110, 210, 310: activation signal generator 150, 250, 350: logic operation unit

160, 260, 360 : 프리챠징부 170, 270, 370 : 논리평가부160, 260, 360: precharging section 170, 270, 370: logic evaluation section

201 : 활성화 신호 출력부 1000, 2000, 3000 : 다단 도미노 로직201: enable signal output unit 1000, 2000, 3000: multi-stage domino logic

본 발명은 비동기 방식의 디지털 회로에 관한 것으로, 좀 더 구체적으로는 복수 개의 로직블록들이 연결 순서에 따라 연속해서 동작하는 파이프라인 도미노 로직에 관한 것이다. 도미노 로직 회로는 주로 기능 블록에서 회로의 면적 및 전력 소모를 줄이기 위해 많이 사용되고 있다.The present invention relates to asynchronous digital circuits, and more particularly, to pipelined domino logic in which a plurality of logic blocks operate continuously in a connection order. Domino logic circuits are commonly used to reduce the area and power consumption of circuits primarily in functional blocks.

도 1은 복수 개의 도미노 로직블록들로 구성된 일반적인 도미노 로직(50)의 회로도로서, 이 같은 회로의 구성은 1995년 3월 28일, Thomas에 의해 취득된 미국특허공보 5,402,012, "SEQUENTIALLY CLOCKED DOMINO-LOGIC CELLS" 등에 개시되어 있다. 도 1을 참조하면, 도미노 로직 회로(50)는 동일한 회로 구성을 가지는 적어도 둘 이상의 도미노 로직 블록들(10, 20, …)로 구성된다. 각 도미노 로직 블록들(10, 20)은, 전원 전압과 출력 노드(N1, N2) 사이에 연결되어 프리챠지 기능을 수행하는 P 타입의 제 1 트랜지스터(11, 21)와, 출력 노드(N1, N2)와 직렬로 연결되어 입력 데이터(A, B, X, Y)에 대한 풀 다운 논리연산을 수행하는 N 타입의 제 2 및 제 3 트랜지스터(16, 17, 26, 27)와, 제 3 트랜지스터(17, 27)와 접지 사이에 연결되어 논리평가(evaluation) 기능을 수행하는 N 타입의 제 4 트랜지스터(18, 28), 그리고 출력 노드(N1, N2)에서 발생된 논리평가 결과를 반전하여 다음 단의 도미노 로직 블록으로 출력하는 인버터(19, 29)를 포함한다. 이들 도미노 로직 블록들(10, 20)은 하나의 클럭신호(CLK)를 공유하여 프리챠지(precharge) 동작과 논 리평가 동작을 수행하며, 상기 클럭신호(CLK)는 제 1 및 제 4 트랜지스터(11, 18, 21, 28)의 제어 게이트에 공통으로 인가된다. 1 is a circuit diagram of a typical domino logic 50 composed of a plurality of domino logic blocks, the configuration of which is disclosed in US Patent Publication No. 5,402,012, entitled "SEQUENTIALLY CLOCKED DOMINO-LOGIC," issued March 28, 1995, by Thomas. CELLS "and the like. Referring to FIG. 1, the domino logic circuit 50 is composed of at least two domino logic blocks 10, 20,... Having the same circuit configuration. Each of the domino logic blocks 10 and 20 is connected between a power supply voltage and the output nodes N1 and N2 to perform a precharge function, and the first transistors 11 and 21 of the P type and the output node N1, respectively. N-type second and third transistors 16, 17, 26, and 27 connected in series with N2 to perform pull-down logic operations on the input data A, B, X, and Y; N-type fourth transistors 18 and 28 connected between (17, 27) and ground and performing logic evaluation functions, and the logic evaluation results generated at the output nodes N1 and N2, and then inverted. Inverters 19 and 29 output to the domino logic block of the stage. These domino logic blocks 10 and 20 share a single clock signal CLK to perform a precharge operation and a logic evaluation operation, and the clock signal CLK includes first and fourth transistors. 11, 18, 21, 28 are commonly applied to the control gate.

프리챠지 구간동안 로우 레벨의 클럭신호(CLK)가 인가되면, 제 1 트랜지스터(11)는 턴 온 되어 출력 노드(N1)를 고 전압(high voltage, 즉 논리 '1')으로 프리챠지 한다. 그리고, 인버터(19)는 출력 노드(N1)로부터 하이 레벨의 출력 신호를 반전시켜 로우 레벨의 출력 신호를 2 도미노 로직 블록(20)의 일 입력단(X)으로 출력한다. 이 때, 제 2 내지 제 4 트랜지스터들(16-18)은 턴 오프 된 상태를 유지한다.When the low level clock signal CLK is applied during the precharge period, the first transistor 11 is turned on to precharge the output node N1 to a high voltage (ie, logic '1'). The inverter 19 inverts the high level output signal from the output node N1 and outputs the low level output signal to one input terminal X of the 2 domino logic block 20. At this time, the second to fourth transistors 16-18 remain turned off.

이어서, 하이 레벨의 클럭신호(CLK)가 인가되어 논리평가 구간이 시작되면, 제 1 트랜지스터(11)는 턴 오프 되고, 제 2 및 제 3 트랜지스터(16, 17)의 제어 게이트에는 데이터(A, B)가 각각 인가된다. 이 때, 인가된 데이터(A, B)가 모두 1의 값을 가지면 제 2 내지 제 4 트랜지스터들(16-18)은 모두 턴 온 되어 출력 노드(N1)의 전압 레벨이 하이 레벨에서 로우 레벨로 천이 한다. 인버터(19)는 출력 노드(N1)로부터 발생된 로우 레벨의 출력 신호를 반전하여 하이 레벨의 출력 신호를 제 2 도미노 로직 블록(20)의 일 입력단(X)으로 출력한다. 제 1 도미노 로직 블록(10)으로부터 출력된 하이 레벨의 출력 신호(X)는 직렬 연결된 다음 단의 도미노 로직 블록들(20, …)을 연결 순서에 따라 연속적으로 구동시키는 도미노 현상을 유발한다. Subsequently, when the logic evaluation period starts by applying the high level clock signal CLK, the first transistor 11 is turned off, and the control gates of the second and third transistors 16 and 17 are provided with data A, B) is applied respectively. At this time, if the applied data A and B both have a value of 1, all of the second to fourth transistors 16-18 are turned on so that the voltage level of the output node N1 goes from a high level to a low level. Transition. The inverter 19 inverts the low level output signal generated from the output node N1 and outputs the high level output signal to one input terminal X of the second domino logic block 20. The high level output signal X output from the first domino logic block 10 causes a domino phenomenon to continuously drive the domino logic blocks 20,... Of the next stage connected in series in the connection order.

한편, 논리평가 구간 동안 제 2 및 제 3 트랜지스터(16, 17)의 제어 게이트에 적어도 하나 이상의 로우 레벨의 데이터(A, B)가 인가되면, 출력 노드(N1)의 전 압은 하이 레벨을 그대로 유지하게 되고, 인버터(19)는 로우 레벨의 출력 신호를 제 2 도미노 로직 블록(20)의 일 입력단(X)으로 출력하게 된다. 제 1 도미노 로직 블록(10)으로부터 출력된 로우 레벨의 출력 신호(X)는 직렬 접속된 제 2 도미노 로직 블록(20)에 포함된 풀 다운 트랜지스터들을 오프(OFF) 상태를 유지시킨다. 이처럼 논리평가 구간 동안 출력 노드(N1)의 전압이 하이 레벨을 유지하는 경우, 제 2 내지 제 4 트랜지스터(16-18)가 턴 오프 상태에 있음에도 불구하고 드레인-벌크 정션 누설 전류(drain-bulk junction leakage current) 또는 서브-드레솔드 누설 전류(sub-threshold leakage current) 등으로 인해 출력 노드(N1)의 전압이 강하되는 챠지 공유(charge sharing) 현상이 발생하게 된다. 이 같은 챠지 공유 문제는 도미노 로직(50)의 출력 전압(즉, 출력 노드(N1)의 전압)을 감소시키는 원인이 되어, 전원 소모(power consumption)가 증가할 뿐만 아니라, 도미노 로직의 오동작을 유발하기도 한다.Meanwhile, when at least one low level data A and B is applied to the control gates of the second and third transistors 16 and 17 during the logic evaluation period, the voltage of the output node N1 remains at the high level. The inverter 19 outputs a low level output signal to one input terminal X of the second domino logic block 20. The low level output signal X output from the first domino logic block 10 keeps the pull-down transistors included in the second domino logic block 20 connected in series. As such, when the voltage of the output node N1 is maintained at the high level during the logic evaluation period, the drain-bulk junction leakage current even though the second to fourth transistors 16-18 are turned off. A charge sharing phenomenon in which the voltage of the output node N1 drops due to leakage current or sub-threshold leakage current, etc. may occur. This charge sharing problem causes a decrease in the output voltage of the domino logic 50 (that is, the voltage of the output node N1), which not only increases power consumption but also causes malfunction of the domino logic. Sometimes.

이와 같은 문제를 방지하기 위해, 작은 사이즈의 P 타입의 풀업 트랜지스터를 전원전압(VDD)과 출력 노드(N1) 사이에 연결시키고 제어단자에 접지 전압을 인가함으로써, 출력 노드(N1)에 일정량의 전압을 지속적으로 제공하도록 하는 회로가 사용되고 있다. 이 같은 회로 구성에 의하면 챠지 공유 현상이 완화되고 잡음 여유도가 개선될 수 있으나, 상기 풀업 트랜지스터가 항상 턴 온 되어 있어야만 하기 때문에 전원이 소모되는 문제가 있다. In order to prevent such a problem, a small amount of P-type pull-up transistor is connected between the power supply voltage V DD and the output node N1 and a ground voltage is applied to the control terminal, whereby a predetermined amount of the output node N1 is applied. Circuits are being used to provide a constant voltage. According to such a circuit configuration, the charge sharing phenomenon may be alleviated and the noise margin may be improved. However, since the pull-up transistor should always be turned on, power consumption is problematic.

뿐만 아니라, 각 도미노 로직 블록들(10, 20, …)은 하나의 클럭신호(CLK)를 공유하여 동작하기 때문에, 해당 도미노 로직 블록이 활성화된 상태가 아니더라도(즉, 논리평가 결과를 다음 단의 도미노 로직 블록으로 전달하지 않더라도) 클럭신호(CLK)의 레벨에 따라 출력 노드(N1, N2, …)가 항상 프리챠지 되기 때문에, 전원이 소모되는 문제가 있다. In addition, since each of the domino logic blocks 10, 20, ... operates by sharing one clock signal CLK, even if the domino logic block is not activated (that is, the logic evaluation result is Since the output nodes N1, N2, ... are always precharged according to the level of the clock signal CLK even if they are not transmitted to the domino logic block, power is consumed.

도 2는 도 1에 도시된 도미노 로직(50)들이 복수 개 연결된 다단 도미노 로직(multistage domino logic)의 블록도이다.FIG. 2 is a block diagram of multistage domino logic in which a plurality of domino logics 50 shown in FIG. 1 are connected.

앞에서 설명한 바와 같이, 도미노 로직(50)을 구성하는 각각의 도미노 로직 블록들(10, 20, …)은 프리챠지 구간동안 챠징된 결과를 논리평가 구간 동안 인접 도미노 로직블록(20, …)으로 전달시켜 준다. 그러나, 각각의 도미노 로직 블록들(10, 20, …)이 모두 동일 위상의 클럭신호(CLK)를 공유해서 사용하고 있기 때문에, 하나의 논리평가 구간 동안 전달할 수 있는 신호에는 한계가 있다. 따라서, 다량의 도미노 로직 블록들(10, 20, …)로 효과적으로 전달하기 위해서는 논리평가 구간의 범위를 벗어나지 않는 범위 내에서 도미노 로직(50a, 50b, …)을 구성하고, 도 2와 같이 복수 개의 도미노 로직들(50a, 50b, …)을 직렬로 연결시켜 준다. 이 경우, 각 도미노 로직(50a, 50b, …)들 사이에는 스태틱 래치(static latch) 또는 감지 증폭기(sense amplifier)(70a, 70b, …)가 연결되어, 이전 단에 연결된 도미노 로직으로부터 출력된 신호를 유지(또는 감지)시켜 주어야만 한다. 그러나, 이 같이 각 도미노 로직(50a, 50b, …)의 입력단 또는 출력단마다 래치회로 또는 감지회로(70a, 70b, …)를 연결하게 되면, 회로의 면적이 증가하게 되고 전원 소모도 증가하게 되는 문제점이 있다.As described above, each of the domino logic blocks 10, 20, ... constituting the domino logic 50 transfers the result charged during the precharge period to the adjacent domino logic block 20, ... during the logic evaluation period. Let it be. However, since each of the domino logic blocks 10, 20, ..., all share the same phase of the clock signal (CLK), there is a limit to the signal that can be transmitted during one logic evaluation period. Accordingly, in order to effectively deliver a large amount of domino logic blocks 10, 20, ..., the domino logics 50a, 50b, ... are configured within a range not exceeding the range of the logic evaluation section, and as shown in FIG. Domino logics 50a, 50b, ... are connected in series. In this case, a static latch or sense amplifier 70a, 70b, ... is connected between each of the domino logics 50a, 50b, ..., so as to output a signal from the domino logic connected to the previous stage. Must be maintained (or sensed). However, when the latch circuit or the sensing circuit 70a, 70b, ... is connected to each input or output terminal of each of the domino logics 50a, 50b, ..., the area of the circuit increases and power consumption also increases. There is this.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 회로가 차지하는 면적과 전원 소모를 최소화시킨 저전력 파이프라인 도미노 로직을 제공하는데 있다. Accordingly, an object of the present invention is to solve the above-mentioned problems, and to provide a low power pipeline domino logic that minimizes the area occupied by the circuit and power consumption.

본 발명의 목적은 도미노 로직 블록의 입력단 또는 출력단마다 래치회로 또는 감지회로를 구비하지 않아도 되는 대용량의 도미노 로직을 제공하는데 있다. It is an object of the present invention to provide a large amount of domino logic that does not require a latch circuit or a sense circuit at each input or output terminal of the domino logic block.

본 발명의 다른 목적은 디코더와 같은 다단 도미노 로직 회로를 구현할 때 로직블록 사이에 래치회로나 센스 앰프 회로를 연결할 필요가 없는 도미노 로직을 제공하는데 있다. Another object of the present invention is to provide a domino logic that does not require connecting a latch circuit or a sense amplifier circuit between logic blocks when implementing a multi-stage domino logic circuit such as a decoder.

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 파이프라인 도미노 로직은 클럭신호와 입력 데이터에 응답해서 논리평가(evaluation)를 수행하고, 제1 논리평가 데이터와 제1논리평가 활성화신호를 발생하는 제1로직블록; 그리고 상기 제1논리평가 활성화신호와 상기 제1 논리평가 데이터에 응답해서 논리평가를 수행하고 제2 논리평가 데이터와 제2 논리평가 활성화신호를 발생하는 제2로직블록을 포함하는 것을 특징으로 한다.According to a feature of the present invention for achieving the object of the present invention as described above, the pipeline domino logic performs an evaluation in response to the clock signal and the input data, the first logic evaluation data and the first logic A first logic block generating an evaluation activation signal; And a second logic block configured to perform logic evaluation in response to the first logic evaluation activation signal and the first logic evaluation data and to generate second logic evaluation data and a second logic evaluation activation signal.

바람직한 실시예에 있어서, 상기 제1 및 제 2 논리평가 활성화신호는 펄스신호인 것을 특징으로 한다.In a preferred embodiment, the first and second logic evaluation activation signals are pulse signals.

바람직한 실시예에 있어서, 상기 제1 논리평가 활성화신호는 상기 제2로직블록의 논리평가 구간이 상기 클럭신호의 주기에 의해 제한을 받지 않도록 논리평가 시점을 충분히 보장해 주는 것을 특징으로 한다.In a preferred embodiment, the first logic evaluation activation signal is characterized in that it ensures a logical evaluation time point so that the logic evaluation section of the second logic block is not limited by the period of the clock signal.

바람직한 실시예에 있어서, 상기 제2로직블록은, 상기 제1로직블록이 논리평가를 수행하고 활성화된 값을 갖는 상기 제1논리평가 활성화신호를 발생한 경우에 비로소 활성화되는 것을 특징으로 한다.In a preferred embodiment, the second logic block is activated only when the first logic block performs a logic evaluation and generates the first logic evaluation activation signal having an activated value.

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 연결 순서에 따라 연속해서 동작하는 복수 개의 로직블록들을 포함하는 파이프라인 도미노 로직의 각 로직블록은, 이전 단에 연결된 제1로직블록으로부터 입력된 제1논리평가 활성화신호와 제1 논리평가 데이터에 응답해서 논리평가를 수행하여, 제2 논리평가 데이터를 발생하는 논리연산부; 그리고 상기 제1논리평가 활성화신호와 상기 제2 논리평가 데이터에 응답해서 제2논리평가 활성화신호를 발생하여, 다음 단에 연결된 제2로직블록으로 출력하는 활성화신호 발생부를 포함하는 것을 특징으로 한다.According to a feature of the present invention for achieving the object of the present invention as described above, each logic block of the pipeline domino logic including a plurality of logic blocks that operate in succession according to the connection order, the first block connected to the previous stage, A logic calculation unit configured to perform logic evaluation in response to the first logic evaluation activation signal and the first logic evaluation data inputted from the logic block to generate second logic evaluation data; And an activation signal generator for generating a second logic evaluation activation signal in response to the first logic evaluation activation signal and the second logic evaluation data and outputting the second logic evaluation activation signal to a second logic block connected to a next stage.

바람직한 실시예에 있어서, 상기 활성화신호 발생부는 상기 제1논리평가 활성화신호의 반전된 값과 상기 제2 논리평가 데이터를 받아들여 논리 NOR 연산을 수행하고, 상기 논리연산부는, 출력 노드와; 상기 제1논리평가 활성화신호와, 상기 활성화신호 발생부의 상기 논리 NOR 연산 결과에 응답해서 상기 출력 노드를 프리챠지 하는 프리챠징부와; 상기 제1논리평가 활성화신호와 상기 제1 논리평가 데이터에 응답해서 상기 출력 노드의 전압을 강하시키는 논리평가부; 그리고 상기 출력 노드의 전압을 반전하여 상기 제2로직블록에게 상기 제2 논리평가 데이터로 출력하는 논리평가 데이터 출력부를 포함하는 것을 특징으로 한다.In an exemplary embodiment, the activation signal generator may receive the inverted value of the first logic evaluation activation signal and the second logic evaluation data to perform a logical NOR operation, and the logic operation unit may include an output node; A precharge unit for precharging the output node in response to the first logical evaluation activation signal and a result of the logical NOR operation of the activation signal generator; A logic evaluator configured to drop the voltage of the output node in response to the first logic evaluation activation signal and the first logic evaluation data; And a logic evaluation data output unit for inverting the voltage of the output node and outputting the second logic block as the second logic evaluation data.

바람직한 실시예에 있어서, 상기 파이프라인 도미노 로직은, 상기 논리평가에 의해 상기 출력 노드의 전압이 강하되는 경우를 감지하여 상기 제2논리평가 활성화신호를 출력하는 활성화신호 출력부를 더 포함하는 것을 특징으로 한다.In a preferred embodiment, the pipeline domino logic further comprises an activation signal output unit for detecting the case where the voltage of the output node is dropped by the logic evaluation and outputs the second logic evaluation activation signal. do.

(실시예)(Example)

이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 신규한 저전력 파이프라인 도미노 로직은, 이전 단에 연결된 로직블록으로부터 발생된 논리평가 활성화 신호에 응답해서 논리평가를 수행하고, 다음 단에 연결된 로직블록의 논리평가를 활성화시키는 논리평가 활성화 신호를 발생한다. 그 결과, 클럭의 주기에 영향을 받지 않고 다음 단의 논리평가 시점을 충분히 보장해 줄 수 있으며, 전원 소모와 회로가 차지하는 면적을 감소시킬 수 있다.The novel low power pipeline domino logic of the present invention performs a logic evaluation in response to a logic evaluation activation signal generated from a logic block connected to the previous stage, and a logic evaluation activation signal to activate the logic evaluation of the logic block connected to the next stage. Occurs. As a result, the next stage of logic evaluation time can be sufficiently guaranteed without being affected by the clock cycle, and power consumption and circuit occupy area can be reduced.

도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 제1 내지 제3 타입 도미노 로직블록(100a, 100b, 200, 300)의 회로도이고, 도 6은 도 3 내지 도 5에 도시된 도미노 로직블록들에 대한 동작 타이밍을 보여주는 타이밍도이다. 도미노 로직은 연결 순서에 따라 연속해서 동작하는 복수 개의 로직블록들로 구성되며, 각각의 도미노 로직블록들은 서로 동일한 회로 구성을 가진다. 따라서, 도 3 내지 도 5에서는 설명의 편의를 위해 동일한 회로 구성을 가지는 복수 개의 도미노 로직블록들 중 하나의 도미노 로직 블록의 구성을 예를 들어 설명한다. 3 to 5 are circuit diagrams of the first to third type domino logic blocks 100a, 100b, 200, and 300 according to the preferred embodiment of the present invention, and FIG. 6 is the domino logic block shown in FIGS. Is a timing diagram showing the timing of operation for these devices. The domino logic is composed of a plurality of logic blocks that are continuously operated according to the connection order, and each domino logic block has the same circuit configuration. Accordingly, in FIGS. 3 to 5, for example, a configuration of one domino logic block among a plurality of domino logic blocks having the same circuit configuration will be described as an example.

도 3에는 본 발명의 바람직한 실시예에 따른 제1 타입 도미노 로직블록(100a, 100b)의 회로도 및, 이들의 연결 관계가 도시되어 있다. 제1 타입의 도미노 로직블록(100a, 100b)은 논리평가 데이터(A, B, C, 그리고 Out1, X, Y) 가 모두 논리 하이(즉, 논리 '1')의 값을 가질 때 하이 레벨의 값(Out2)을 출력하는 AND 또는 NAND 로직블록의 기능을 수행한다. 도 3에 도시된 두 개의 제1 타입의 도미노 로직블록들(100a, 100b) 중 좌측의 도미노 로직블록(100a)은 도미노 로직을 구성하는 복수 개의 도미노 로직 블록들 중 첫 번째 로직블록에 해당된다. 상기 도미노 로직블록은 이전 단에 연결된 도미노 로직블록(미 도시됨)으로부터 입력된 논리평가 활성화신호 대신 시스템의 클럭신호(CLK)를 받아들여 논리평가를 수행하고, 다음 단에 연결된 로직블록을 위한 제1 논리평가 활성화신호(En1)를 발생한다. 이와 같은 클럭신호(CLK)의 입력은 최초의 로직블록 하나에만 해당된다. 3 shows a circuit diagram of the first type domino logic blocks 100a and 100b according to a preferred embodiment of the present invention, and a connection relationship thereof. Domino logic blocks 100a and 100b of the first type have a high level when the logic evaluation data A, B, C, and Out1, X, and Y all have a logic high (i.e., logic '1') value. Performs the function of an AND or NAND logic block that outputs a value Out2. The domino logic block 100a on the left side of the two first-type domino logic blocks 100a and 100b illustrated in FIG. 3 corresponds to the first logic block among the domino logic blocks constituting the domino logic. The domino logic block accepts the clock signal CLK of the system instead of the logic evaluation activation signal inputted from the domino logic block (not shown) connected to the previous stage to perform logic evaluation, and performs a logic evaluation for the logic block connected to the next stage. 1 Generates a logic evaluation activation signal En1. The input of the clock signal CLK corresponds to only one first logic block.

그리고, 도 3의 우측의 도미노 로직블록(100b)은, 도미노 로직을 구성하는 복수 개의 도미노 로직 블록들 중 첫 번째 로직블록을 제외한 나머지 도미노 로직블록에 해당된다. 상기 도미노 로직블록(100b)은 이전 단에 연결된 로직블록(100a)으로부터 발생된 논리평가 활성화 신호(En1)를 사용하여 논리평가를 수행하고, 다음 단에 연결된 로직블록에 사용될 논리평가 활성화 신호(En2)를 발생한다. 이와 같이, 본 발명에 따른 도미노 로직은 시스템의 클럭(CLK)을 공유하여 논리평가를 수행하는 것이 아니라, 이전 단에서 발생된 논리평가 활성화 신호를 사용하여 논리평가를 수행하기 때문에, 시스템 클럭(CLK)의 주기에 영향을 받지 않는다. 그 결과, 하나의 논리평가 구간 동안 전달할 수 있는 신호의 수가 시스템 클럭(CLK)의 주기에 영향을 받지 않게 되어, 래치 회로나 감지 증폭 회로 등을 연결하지 않고도 큰 사이즈의 도미노 로직을 구현할 수 있게 된다. 도 3에 도시된 두 개의 제1 타입 도미노 로직블록들은(100a, 100b) 입력되는 신호가 클럭신호(CLK)인지, 또는 이전 단에 연결된 로직블록으로부터 발생된 논리평가 활성화 신호(En1)인지만 다를 뿐, 각각의 구성은 서로 동일하다. 따라서, 이하에서는 우측의 도미노 로직블록(100b)을 예로 들어 동작을 설명하기로 한다. The domino logic block 100b on the right side of FIG. 3 corresponds to the domino logic block except for the first logic block among the domino logic blocks constituting the domino logic. The domino logic block 100b performs a logic evaluation using the logic evaluation activation signal En1 generated from the logic block 100a connected to the previous stage, and performs a logic evaluation activation signal En2 to be used for the logic block connected to the next stage. Will occur). As described above, the domino logic according to the present invention does not perform logic evaluation by sharing the clock CLK of the system, but performs the logic evaluation using the logic evaluation activation signal generated in the previous stage. ) Is not affected by the cycle. As a result, the number of signals that can be transmitted during one logic evaluation period is not influenced by the cycle of the system clock CLK, so that a large size domino logic can be realized without connecting a latch circuit or a sense amplifier circuit. . The two first type domino logic blocks shown in FIG. 3 differ only if the input signal is the clock signal CLK or the logic evaluation activation signal En1 generated from the logic block connected to the previous stage. Each configuration is identical to each other. Therefore, the operation will be described below using the domino logic block 100b as an example.

도 3을 참조하면, 본 발명에 따른 제1 타입의 도미노 로직블록(100b)은 활성화신호 발생부(110b)와 논리연산부(150b)로 구성된다. 활성화신호 발생부(110b)는 이전 단의 도미노 로직블록(100a)으로부터 발생된 제1 논리평가 활성화신호(En1)를 받아들이고, 상기 제1 논리평가 활성화신호(En1)와, 이전 단의 도미노 로직블록(100a)의 논리평가 결과(Out1), 그리고 외부로부터 입력된 논리평가 데이터(X, Y)에 응답해서 다음 단에 연결된 도미노 로직을 위한 제2 논리평가 활성화신호(En2)를 발생한다. 이를 위해 활성화신호 발생부(110b)는 이전 단의 도미노 로직블록(100a)으로부터 입력된 제1 논리평가 활성화신호(En1)를 반전시키는 인버터(101)와, 상기 인버터(101)의 출력 신호와 논리연산부(150b)에서 수행된 논리평가 결과(즉, 제1 노드(N1)의 전압 레벨))를 받아들여 논리 NOR 연산을 수행하는 NOR 게이트(103)를 포함한다. 활성화신호 발생부(110b)에서 수행된 논리 NOR 연산 결과는 논리평가가 완전히 수행된 이후에야 비로소 활성화되어 논리 하이('1')의 값을 갖게 된다. 활성화신호 발생부(110b)에서 발생된 논리 NOR 연산 결과는 다음 단에 연결된 도미노 로직에게 제2 논리평가 활성화신호(En2)로서 출력된다. 여기서, 상기 제 1 및 제 2 제2 논리평가 활성화신호(En2)는 펄스 신호로 구성된다.Referring to FIG. 3, the domino logic block 100b of the first type according to the present invention includes an activation signal generator 110b and a logic operator 150b. The activation signal generator 110b receives the first logic evaluation activation signal En1 generated from the domino logic block 100a of the previous stage, the first logic evaluation activation signal En1 and the domino logic block of the previous stage. In response to the logic evaluation result Out1 of 100a and the logic evaluation data X and Y input from the outside, a second logic evaluation activation signal En2 for the domino logic connected to the next stage is generated. To this end, the activation signal generator 110b includes an inverter 101 for inverting the first logic evaluation activation signal En1 input from the domino logic block 100a of the previous stage, and an output signal and logic of the inverter 101. And a NOR gate 103 that receives a logic evaluation result (that is, the voltage level of the first node N1) performed by the operation unit 150b and performs a logical NOR operation. The result of the logical NOR operation performed by the activation signal generator 110b is activated only after the logic evaluation is completely performed to have a value of logic high ('1'). The result of the logical NOR operation generated by the activation signal generator 110b is output as a second logic evaluation activation signal En2 to the domino logic connected to the next stage. Here, the first and second second logic evaluation activation signal En2 is composed of a pulse signal.

논리연산부(150b)는 이전 단의 도미노 로직블록(100a)으로부터 발생된 제1 논리평가 활성화신호(En1)를 받아들인다. 그리고, 상기 제1 논리평가 활성화신호(En1)와, 이전 단의 도미노 로직블록(100a)으로부터 발생된 논리평가 결과(Out1), 그리고 외부로부터 입력된 논리평가 데이터(X, Y)에 응답해서 논리평가를 수행하고, 논리연산부(150b)에서 수행된 논리평가 결과(즉, 제1 노드(N1)의 전압 레벨)를 반전하여 다음 단에 연결된 도미노 로직블록(미 도시됨)으로 출력한다. 이를 위해 논리연산부(150b)는, 제1 및 제2 노드(N1, N2), 프리챠징부(160b), 논리평가부(170b), 그리고 논리평가 결과 출력부(109)를 포함하는 구성을 갖는다. The logic operation unit 150b receives the first logic evaluation activation signal En1 generated from the domino logic block 100a of the previous stage. Then, the logic is responded to in response to the first logic evaluation activation signal En1, the logic evaluation result Out1 generated from the domino logic block 100a of the previous stage, and the logic evaluation data X and Y input from the outside. The evaluation is performed, and the logic evaluation result (that is, the voltage level of the first node N1) performed by the logic operation unit 150b is inverted and output to the domino logic block (not shown) connected to the next stage. To this end, the logic operation unit 150b includes a first and second nodes N1 and N2, a precharging unit 160b, a logic evaluation unit 170b, and a logic evaluation result output unit 109. .

제1 노드(N1)는 프리챠지와 논리평가 결과가 실질적으로 반영되는 노드로서, 논리평가 결과를 출력하는 기능을 수행한다. 제2 노드(N2)는 활성화신호 발생부(110b)로부터 논리 NOR 연산 결과가 출력되는 노드로서, 다음 단에 연결된 도미노 로직 블록을 위한 논리평가 활성화 신호(En2)를 출력하는 기능을 수행한다.The first node N1 is a node in which the precharge and the logical evaluation result are substantially reflected, and performs a function of outputting the logical evaluation result. The second node N2 is a node that outputs a logical NOR operation result from the activation signal generator 110b and performs a function of outputting a logic evaluation activation signal En2 for a domino logic block connected to a next stage.

프리챠징부(160b)는 전원전압(VDD)과 제 1 노드(N1) 사이에 연결된 전류 통로와, 활성화신호 발생부(110b)로부터 발생된 논리 NOR 연산 결과(즉, 제 2 노드(N2)의 전압 레벨)를 받아들이는 제어 단자를 구비한 P 타입의 풀 업 트랜지스터로 구성된다. 프리챠징부(160b)는 제2 노드(N2)를 통해 입력된 논리 NOR 연산 결과에 응답해서 제1 노드(N1)를 프리챠지 하는 기능을 수행한다. 논리평가부(170b)는 제 1 노드(N1)와 접지 사이에 직렬로 연결된 전류 통로와, 논리평가 데이터(Out1, X, Y)를 받아들이는 제어 단자를 구비한 복수 개의 N 타입의 풀 다운 트랜지스터들(106-108)로 구성된다. 논리평가부(170b)는 논리평가 구간 동안 논리평가 데이터(Out1, X, Y)와 제1 노드(N1)의 전압 레벨에 응답해서 상기 제1 노드(N1)의 전압을 접지 레벨로 강하시키는 기능을 수행한다. 논리평가 결과 출력부(109)는 인버터로 구성되어, 제1 노드(N1)의 전압 레벨을 반전하고, 반전된 결과(Out2)를 다음 단에 연결된 도미노 로직에게 출력하는 기능을 수행한다. 상기 도미노 로직블록(100b)으로부터 출력된 논리평가 결과(Out2)는 다음 단에 연결된 도미노 로직블록의 논리 평가 데이터 중 어느 하나로 사용된다. The precharging unit 160b includes a current path connected between the power supply voltage V DD and the first node N1, and a logical NOR operation result generated from the activation signal generator 110b (that is, the second node N2). It is composed of a P-type pull-up transistor having a control terminal that accepts a voltage level of. The precharging unit 160b precharges the first node N1 in response to a logical NOR operation result input through the second node N2. The logic evaluator 170b includes a plurality of N-type pull-down transistors having a current path connected in series between the first node N1 and ground, and a control terminal for receiving logic evaluation data Out1, X, and Y. It is composed of the 106 (108). The logic evaluator 170b lowers the voltage of the first node N1 to the ground level in response to the voltage level of the logic evaluation data Out1, X, Y and the first node N1 during the logic evaluation period. Do this. The logic evaluation result output unit 109 is configured as an inverter to invert the voltage level of the first node N1 and output the inverted result Out2 to the domino logic connected to the next stage. The logic evaluation result Out2 output from the domino logic block 100b is used as one of the logic evaluation data of the domino logic block connected to the next stage.

도 3 및 도 6을 참조하면, 제1 타입의 도미노 로직 블록(100b)에 로우 레벨의 제1 논리평가 활성화신호(En1)가 인가되어 프리챠지 구간이 시작되면, 활성화신호 발생부(110b)는 로우 레벨의 NOR 연산 결과를 제2 노드(N2)와, 다음 단에 연결된 도미노 로직 블록으로 출력한다. 프리챠징부(160b)에 포함된 P 타입의 풀 업 트랜지스터(105)는 활성화신호 발생부(110b)로부터 발생된 로우 레벨의 논리 NOR 연산 결과에 응답해서 턴 온 되고, 제 1 노드(N1)를 전원전압(VDD) 레벨로 프리챠징 한다.3 and 6, when the low level first logic evaluation activation signal En1 is applied to the domino logic block 100b of the first type and the precharge period starts, the activation signal generator 110b The low level NOR operation result is output to the second node N2 and the domino logic block connected to the next stage. The P-type pull-up transistor 105 included in the precharging unit 160b is turned on in response to a low level logic NOR operation result generated from the activation signal generator 110b and turns on the first node N1. Precharge to the power supply voltage (V DD ) level.

이어서, 제1 타입의 도미노 로직 블록(100b)에 하이 레벨의 제1 논리평가 활성화신호(En1)가 인가되어 논리평가 구간이 시작되면, 활성화신호 발생부(110b)는 먼저 로우 레벨의 NOR 연산 결과를 제2 노드(N2)로 출력한다. 프리챠징부(160b)에 포함된 P 타입의 풀 업 트랜지스터(105)는 활성화신호 발생부(110b)로부터 발생된 로우 레벨의 논리 NOR 연산 결과에 응답해서 턴 온 되어, 제 1 노드(N1)를 전원전압(VDD) 레벨로 프리챠징 한다. 이 때, 논리평가부(170b)는 논리평가 데이터(Out1, X, Y)에 응답해서 제 1 노드(N1)의 전압 레벨을 접지 레벨로 강하시키는 논리평가 동작을 수행하는데, 논리평가부(170b)에서 수행되는 논리평가가 완전히 수행되는지의 여부는 논리평가부(170b)에 인가되는 논리평가 데이터(Out1, X, Y)의 값에 따라 결정된다. Subsequently, when a high level first logic evaluation activation signal En1 is applied to the domino logic block 100b of the first type and the logic evaluation section starts, the activation signal generator 110b firstly results in a low level NOR operation. Is output to the second node N2. The P-type pull-up transistor 105 included in the precharging unit 160b is turned on in response to a low level logic NOR operation result generated from the activation signal generator 110b to turn on the first node N1. Precharge to the power supply voltage (V DD ) level. At this time, the logic evaluator 170b performs a logic evaluation operation of lowering the voltage level of the first node N1 to the ground level in response to the logic evaluation data Out1, X, and Y, and the logic evaluator 170b. Whether or not the logical evaluation performed at) is completely performed is determined according to the values of the logical evaluation data Out1, X, Y applied to the logical evaluation unit 170b.

예를 들어, 제1 타입의 도미노 로직 블록(100b)으로 하이 레벨의 제1 논리평가 활성화신호(En1)가 인가되고, 논리평가부(170b)의 풀 다운 트랜지스터들(106-108)로 하이 레벨의 논리평가 데이터(Out1, X, Y)가 인가되면, 풀 다운 트랜지스터들(106-108)은 모두 턴 온 되어 제1 노드(N1)의 전압을 접지 레벨로 강하시킨다. 제1 노드(N1)의 전압이 접지 레벨로 강하됨에 따라 활성화신호 발생부(110b)는 하이 레벨의 NOR 연산 결과(즉, 하이 레벨의 제2 논리평가 활성화신호(En2))를 제2 노드(N2)와 다음 단의 도미노 로직블록으로 출력하고, 프리챠징부(160b)는 턴 오프 되어 제 1 노드(N1)에 대한 프리챠징 동작을 중단하게 된다. 그 결과, 제1 타입의 도미노 로직 블록(100b)은 다음 단에 연결된 도미노 로직블록에게 하이 레벨의 논리평가 결과(Out2)를 출력하여, 제1 타입의 도미노 로직 블록(100b)으로 하여금 논리 평가를 수행하도록 한다. For example, a high level first logic evaluation activation signal En1 is applied to the domino logic block 100b of the first type, and high level to the pull-down transistors 106-108 of the logic evaluation unit 170b. When the logic evaluation data of Out1, X, and Y are applied, the pull-down transistors 106-108 are all turned on to lower the voltage of the first node N1 to the ground level. As the voltage of the first node N1 drops to the ground level, the activation signal generator 110b receives the high level NOR operation result (that is, the high level second logic evaluation activation signal En2) from the second node (N1). N2) and the next domino logic block are output, and the precharging unit 160b is turned off to stop the precharging operation for the first node N1. As a result, the domino logic block 100b of the first type outputs a high level logic evaluation result Out2 to the domino logic block connected to the next stage, thereby causing the domino logic block 100b of the first type to perform a logic evaluation. Do it.

그리고, 제1 타입의 도미노 로직 블록(100b)으로 하이 레벨의 제1 논리평가 활성화신호(En1)가 인가되고, 논리평가부(170b)의 풀 다운 트랜지스터들(106-108)로 하이 레벨이 아닌 논리평가 데이터(Out1, X, Y)가 인가되면, 논리평가부(170b)에 포함된 풀 다운 트랜지스터들(106-108)은 턴 오프 되고, 그로 인해 제1 노드(N1)의 전압은 하이 레벨을 그대로 유지하게 된다. 그 결과, 활성화신호 발생부(110b)는 하이 레벨의 제1 논리평가 활성화신호(En1)가 인가되었음에도 불구하고 로우 레벨의 NOR 연산 결과(즉, 로우 레벨의 논리평가 활성화 신호(En2))를 제2 노드(N2)와 다음 단의 도미노 로직블록으로 출력하게 되고, 논리평가 결과 출력부(109)는 다음 단에 연결된 도미노 로직블록에게 로우 레벨의 논리평가 결과(Out2)를 출력하게 된다. 따라서, 다음 단에 연결된 도미노 로직 블록은 로우 레벨의 논리평가 활성화 신호(En2)에 응답해서 논리평가를 수행하지 않고, 하이 레벨의 논리평가 활성화 신호(En2)가 인가될 때까지 대기하게 된다.In addition, the first logic evaluation activation signal En1 having a high level is applied to the domino logic block 100b of the first type, and the non-high level is applied to the pull-down transistors 106-108 of the logic evaluation unit 170b. When logic evaluation data Out1, X, and Y are applied, pull-down transistors 106-108 included in logic evaluation unit 170b are turned off, so that voltage of first node N1 is at a high level. Will remain the same. As a result, the activation signal generator 110b removes the low level NOR operation result (that is, the low level logic evaluation activation signal En2) even though the high level first logic evaluation activation signal En1 is applied. The two nodes N2 and the next stage domino logic block is output, and the logic evaluation result output unit 109 outputs a low level logic evaluation result Out2 to the domino logic block connected to the next stage. Accordingly, the domino logic block connected to the next stage does not perform logic evaluation in response to the low level logic evaluation activation signal En2, but waits until a high level logic evaluation activation signal En2 is applied.

앞에서 설명한 바와 같이, 제2 노드(N2)에서 출력되는 논리평가 활성화 신호(En2)는 논리연산부(150b)에서 논리평가가 완전히 수행되어, 논리 하이의 논리평가 값(Out2)이 다음 단에 연결된 도미노 로직블록으로 전달될 때만 논리 하이(즉, 논리 '1')의 값을 출력할 수 있게 된다. 그 결과, 다음 단에 연결된 도미노 로직블록은 이전 단에 연결된 도미노 로직 블록이 논리평가를 실질적으로 수행한 경우에만 활성화되어 논리평가를 수행할 수 있게 된다. 따라서, 각각의 도미노 로직 블록은 자신이 활성화되기 전에는 전원을 전혀 소모하지 않게 되어, 전원 소모가 줄어들게 된다. As described above, the logic evaluation activation signal En2 output from the second node N2 is completely performed by the logic operation unit 150b so that the logic evaluation value Out2 of logic high is connected to the next stage. The logic high (ie, logic '1') can be output only when passed to the logic block. As a result, the domino logic block connected to the next stage is only activated when the domino logic block connected to the previous stage substantially performs logic evaluation. Thus, each domino logic block consumes no power until it is activated, thus reducing power consumption.

그리고, 본 발명에 따른 제1 타입의 도미노 로직 블록(100b)은 하이 레벨의 제1 논리평가 활성화신호(En1)가 인가되었지만, 논리평가부(170b)로 인가되는 논리평가 데이터(Out1, X, Y)가 하이 레벨이 아니어서 제 1 노드(N1)가 하이 레벨의 전압을 그대로 유지해야하는 경우, 프리챠징부(160b)로 하여금 활성화신호 발생부(110b)로부터 발생된 로우 레벨의 NOR 연산 결과에 응답해서 제 1 노드(N1) 를 전원전압(VDD) 레벨로 계속 프리챠징 하도록 한다. 그 결과, 제1 노드(N1)의 전압이 강하되는 챠지 공유(charge sharing) 현상이 발생하지 않게 되어 도미노 로직의 오동작을 방지할 수 있게 된다. 그리고, 챠지 공유 현상의 방지를 위해 제 1 노드(N1)를 지속적으로 챠징해 주는 별도의 풀업 트랜지스터를 구비하지 않기 때문에, 전원이 소모되는 문제가 없고, 회로 구성 또한 간단해 지는 효과가 있다. In addition, although the first logic evaluation activation signal En1 of the high level is applied to the domino logic block 100b of the first type according to the present invention, the logic evaluation data Out1, X, and the like are applied to the logic evaluation unit 170b. When Y) is not at the high level and the first node N1 needs to maintain the high level voltage as it is, the precharging unit 160b may be used to generate a low level NOR operation result generated from the activation signal generator 110b. In response, the first node N1 is continuously precharged to the power supply voltage V DD level. As a result, a charge sharing phenomenon in which the voltage of the first node N1 drops, does not occur, thereby preventing malfunction of the domino logic. In addition, since there is no separate pull-up transistor that continuously charges the first node N1 in order to prevent the charge sharing phenomenon, there is no problem that power is consumed and the circuit configuration is simplified.

또한, 본 발명에 따른 도미노 로직 블록(100a, 100b)은 서로가 클럭신호(CLK)를 공유하지 않고, 이전 단에 연결된 도미노 로직블록으로부터 발생된 논리평가 활성화 신호에 따라 논리평가 동작을 수행하기 때문에, 클럭의 주기에 영향을 받지 않고 다음 단의 논리평가 시점을 충분히 보장해 줄 수 있다. 그 결과, 도 6에 도시된 바와 같이, 본 발명에 따른 도미노 로직 블록(100a, 100b)은 클럭신호(CLK)에 의해 정의되는 논리평가 구간(Ev1) 보다 더욱 길어진 논리평가 구간(Ev2)을 확보할 수 있게 된다. In addition, since the domino logic blocks 100a and 100b according to the present invention do not share a clock signal CLK with each other, the logic evaluation operation is performed according to a logic evaluation activation signal generated from a domino logic block connected to a previous stage. Therefore, the timing of logic evaluation of the next stage can be sufficiently guaranteed without being affected by the clock cycle. As a result, as shown in FIG. 6, the domino logic blocks 100a and 100b according to the present invention secure the logic evaluation section Ev2 longer than the logic evaluation section Ev1 defined by the clock signal CLK. You can do it.

계속해서, 도 4에는 본 발명의 바람직한 실시예에 따른 제2 타입 도미노 로직블록(200)의 회로도가 도시되어 있다. 제2 타입의 도미노 로직블록(200)은 제1 타입의 도미노 로직블록(100a, 100b)과 마찬가지로 논리평가 데이터(Out1, B, C)가 모두 논리 하이(즉, 논리 '1')의 값을 가질 때 하이 레벨의 값(Out2)을 출력하는 AND 또는 NAND 로직블록의 기능을 수행한다. 여기서, Out1로 표시된 논리평가 데이터는 도 4에 도시된 제2 타입 도미노 로직블록(200)의 이전 단에 연결된 도미노 로직블록으로부터 발생된 논리평가 결과를 의미한다.4 is a circuit diagram of a second type domino logic block 200 according to a preferred embodiment of the present invention. Like the domino logic blocks 100a and 100b of the first type, the domino logic block 200 of the second type has the logic evaluation data Out1, B, and C all of which are logically high (i.e., logic '1'). It performs the function of an AND or NAND logic block that outputs a high level value Out2 when it has one. Here, the logic evaluation data denoted as Out1 means a logic evaluation result generated from the domino logic block connected to the previous stage of the second type domino logic block 200 shown in FIG. 4.

도 4를 참조하면, 제2 타입의 도미노 로직블록(200)은 활성화신호 발생부(210)와 논리연산부(250)로 구성되며, 논리연산부(250)는 제1 및 제2 노드(N1, N2), 프리챠징부(260), 논리평가부(270), 및 논리평가 결과 출력부(109)로 구성된다. 이 같은 제2 타입의 도미노 로직블록(200)의 회로 구성은 도 3에 도시된 제1 타입의 도미노 로직블록(100a, 100b)과 실질적으로 동일하며, 다만 제2 타입의 도미노 로직블록(200)에 활성화 신호 출력부(201)가 하나 더 구비되는 차이점을 가지고 있다. 따라서, 중복되는 설명을 피하고, 설명을 간단히 하기 위해, 도 4에 도시된 회로의 구성 요소 중 도 3에 도시된 회로와 동일한 기능을 수행하는 구성 요소에 대해서는 각각 동일한 참조번호를 부여하였고, 동일한 구성 요소에 대한 설명은 이하 생략하기로 한다. Referring to FIG. 4, the domino logic block 200 of the second type includes an activation signal generator 210 and a logic operator 250, and the logic operator 250 includes first and second nodes N1 and N2. ), A precharging unit 260, a logic evaluation unit 270, and a logic evaluation result output unit 109. The circuit configuration of the domino logic block 200 of the second type is substantially the same as the domino logic blocks 100a and 100b of the first type shown in FIG. 3, except for the domino logic block 200 of the second type. Has a difference in that one more activation signal output unit 201 is provided. Therefore, in order to avoid overlapping description and simplify the description, the same reference numerals are given to the same components that perform the same functions as the circuit shown in FIG. 3 among the components of the circuit shown in FIG. The description of the elements will be omitted below.

도 4를 참조하면, 활성화 신호 출력부(201)는 P 타입의 스위칭 트랜지스터로 구성되며, 상기 스위칭 트랜지스터의 전류 통로의 일 단은 제2 노드(N2)에 연결되고, 전류 통로의 타단은 다음 단의 도미노 로직 블록에 연결된다. 그리고, 제어 노드는 제1 노드(N1)에 연결되어, 제1 노드(N1)의 전압 레벨에 따라 다음 단에 연결된 도미노 로직블록에게 제2 노드(N2)의 전압 레벨에 해당되는 제2 논리평가 활성화신호(En2)를 선택적으로 출력한다. 즉, 본 발명에 따른 제2 타입의 도미노 로직블록(200)은 활성화 신호 출력부(201)를 통해 제1 노드(N1)의 전압이 강하된 경우에만(즉, 실제 논리평가를 수행한 경우에만) 하이 레벨의 제2 논리평가 활성화신호(En2)를 다음 단에 연결된 도미노 로직블록으로 출력한다. Referring to FIG. 4, the activation signal output unit 201 includes a P-type switching transistor, one end of the current passage of the switching transistor is connected to the second node N2, and the other end of the current passage is the next stage. Is connected to the domino logic block. The control node is connected to the first node N1, and the second logic evaluation corresponding to the voltage level of the second node N2 is given to the domino logic block connected to the next stage according to the voltage level of the first node N1. The activation signal En2 is selectively output. That is, the domino logic block 200 of the second type according to the present invention can be used only when the voltage of the first node N1 drops through the activation signal output unit 201 (that is, only when the actual logic evaluation is performed). ) The second logic evaluation enable signal En2 of high level is output to the domino logic block connected to the next stage.

이 같은 회로 구성은, 디코더와 같은 다단 도미노 로직 회로를 구현할 때 복 수 개의 제2 타입의 도미노 로직블록들이 하나의 로직 블록에 연결되는 경우(즉, 다 대 일로 연결되는 경우)를 고려한 것으로서, 다 대 일로 연결된 복수 개의 제2 타입의 도미노 로직블록들 중 어느 하나의 제2 도미노 로직블록으로부터 로우 레벨의 제2 논리평가 활성화신호(En2)가 발생되고, 다른 하나의 제2 도미노 로직블록으로부터 하이 레벨의 제2 논리평가 활성화신호(En2)가 인가되면, 제2 논리평가 활성화신호(En2)의 전압 차로 인해 제2 타입의 도미노 로직블록(200)에 손상이 발생될 수 있으므로, 이와 같은 회로 손상을 방지할 수 있도록 제2 타입의 도미노 로직블록(200)이 실제 논리평가를 수행한 경우에만 하이 레벨의 제2 논리평가 활성화신호(En2)를 다음 단에 연결된 도미노 로직블록으로 출력하고, 그렇지 않은 경우에는 아무런 출력 값도 가지질 않도록 한다. 그리고, 다음 단에 연결된 도미노 로직블록의 프리챠지 동작은 다 대 일로 연결된 복수 개의 제2 타입의 도미노 로직블록(200) 중 임의의 논리평가 활성화신호에 동기 되어 수행되도록 한다. This circuit configuration takes into account the case where a plurality of second type domino logic blocks are connected to one logic block (ie, many to one) when implementing a multi-stage domino logic circuit such as a decoder. A low level second logic evaluation activation signal En2 is generated from a second domino logic block of a plurality of second type domino logic blocks connected to each other, and a high level from another second domino logic block. When the second logic evaluation activation signal En2 of is applied, damage may occur to the domino logic block 200 of the second type due to the voltage difference of the second logic evaluation activation signal En2. In order to prevent the domino logic block 200 of the second type, the high level second logic evaluation activation signal En2 is connected to the next stage only when the actual logic evaluation is performed. If the output logic block, and, otherwise, should not also be of any output value. The precharge operation of the domino logic block connected to the next stage may be performed in synchronization with an arbitrary logic evaluation activation signal of the domino logic block 200 of the plurality of second types connected in many-to-one manner.

도 5에는 본 발명의 바람직한 실시예에 따른 도미노로직을 구성하는 제3 타입의 도미노 로직블록(300), 즉 ROM 타입의 도미노 로직 블록의 회로도가 도시되어 있다. 제3 타입의 도미노 로직블록(300)은 논리평가 데이터(Out1, B, C) 중 어느 하나가 논리 하이(즉, 논리 '1')의 값을 가질 때 하이 레벨의 값(Out2)을 출력하는 OR 또는 NOR 로직블록의 기능을 수행한다. 여기서, Out1로 표시된 논리평가 데이터는 도 5에 도시된 제3 타입 도미노 로직블록(300)의 이전 단에 연결된 도미노 로직블록으로부터 발생된 논리평가 결과를 의미한다.FIG. 5 is a circuit diagram of a domino logic block 300 of a third type, ie, a domino logic block, of a ROM type, constituting a domino logic according to a preferred embodiment of the present invention. The domino logic block 300 of the third type outputs a high level value Out2 when any one of the logic evaluation data Out1, B, and C has a logic high (ie, logic '1'). Performs the function of OR or NOR logic block. Here, the logic evaluation data denoted as Out1 means a logic evaluation result generated from the domino logic block connected to the previous stage of the third type domino logic block 300 shown in FIG. 5.

도 5를 참조하면, 제3 타입의 도미노 로직블록(300)은 활성화신호 발생부(310)와 논리연산부(350)로 구성되며, 논리연산부(350)는 제1 및 제2 노드(N1, N2), 프리챠징부(360), 논리평가부(370), 및 논리평가 결과 출력부(109)로 구성된다. 이 같은 제3 타입의 도미노 로직블록(300)의 기본적인 회로 구성 역시 도 3에 도시된 제1 타입의 도미노 로직블록(100a, 100b)과 실질적으로 동일하며, 다만 제3 타입의 도미노 로직블록(300)의 논리연산부(350)가 제 1 노드(N1)와 접지 사이에 직렬로 연결된 복수 개의 풀 다운 트랜지스터들을 포함하는 대신 제 1 노드(N1)와 접지 사이에 병렬로 연결된 복수 개의 풀 다운 트랜지스터들(306-308)을 포함하는 차이점을 가지고 있다. 따라서, 중복되는 설명을 피하고, 설명을 간단히 하기 위해, 도 5에 도시된 회로의 구성 요소 중 도 3에 도시된 회로와 동일한 기능을 수행하는 구성 요소에 대해서는 각각 동일한 참조번호를 부여하고, 동일한 구성 요소에 대한 설명은 이하 생략하기로 한다. Referring to FIG. 5, the domino logic block 300 of the third type includes an activation signal generator 310 and a logic operator 350, and the logic operator 350 includes first and second nodes N1 and N2. ), A precharging unit 360, a logic evaluation unit 370, and a logic evaluation result output unit 109. The basic circuit configuration of the third type domino logic block 300 is also substantially the same as the first type domino logic blocks 100a and 100b shown in FIG. 3, except that the third type domino logic block 300 is used. Instead of including a plurality of pull-down transistors connected in series between the first node N1 and ground, the logic operation unit 350 of the plurality of pull-down transistors connected in parallel between the first node N1 and ground ( 306-308). Therefore, in order to avoid overlapping description and simplify the description, the same reference numerals are assigned to the same components that perform the same functions as the circuits shown in FIG. 3 among the components of the circuits shown in FIG. The description of the elements will be omitted below.

도 5를 참조하면, 본 발명에 따른 제3 타입의 도미노 로직블록(300)은 디코더와 같은 다단 도미노 로직 회로를 구현할 때 이전 단에 연결되는 도미노 로직블록들이 복수 개일 경우를 고려한 것으로서, 이전 단에 연결된 복수 개의 도미노 로직블록들 중 어느 하나로부터 제1 논리평가 활성화신호(En1)가 발생되면 이전 단에 연결된 도미노 로직블록으로부터 입력된 논리평가 데이터(Out1, B, …)를 받아들여 논리평가를 수행한다. Referring to FIG. 5, the third type domino logic block 300 according to the present invention considers a case where a plurality of domino logic blocks connected to a previous stage are implemented when implementing a multi-stage domino logic circuit such as a decoder. When the first logic evaluation activation signal En1 is generated from one of the plurality of domino logic blocks connected, the logic evaluation is performed by receiving logic evaluation data Out1, B, ... inputted from the domino logic block connected to the previous stage. do.

도 7은 도 3 내지 도 5에 도시된 제1 내지 제 3 타입 도미노 로직블록들(100-300)이 적용된, 본 발명의 바람직한 실시예에 따른 다단 도미노 로직 디코더(1000)의 개략적인 구성을 보여주는 블록도이고, 도 8 및 도 9는 도 3 내 지 도 5에 도시된 제1 내지 제 3 타입 도미노 로직블록들(100-300)이 적용된, 본 발명의 바람직한 실시예에 따른 다단 도미노 로직 디코더(2000, 3000)의 상세 구성을 보여주는 블록도이다.7 shows a schematic configuration of a multi-stage domino logic decoder 1000 according to a preferred embodiment of the present invention to which the first to third type domino logic blocks 100-300 shown in FIGS. 3 to 5 are applied. 8 and 9 are multi-stage domino logic decoders according to a preferred embodiment of the present invention to which the first to third type domino logic blocks 100 to 300 shown in FIGS. 3 to 5 are applied. 2000, 3000) is a block diagram showing the detailed configuration.

도 7의 다단 도미노 로직 디코더(1000)는 입력 신호(In1, In2, …)의 도달 시간에 따라 병렬(parallel) 형태 또는 직렬(serial) 형태로 구성될 수 있다. 도 8은 병렬 형태의 다단 도미노 로직 디코더(2000)의 구성 예를 보여주고 있고, 도 9는 직렬 형태의 다단 도미노 로직 디코더(3000)의 구성 예를 각각 보여주고 있다. The multi-stage domino logic decoder 1000 of FIG. 7 may be configured in parallel or serial form according to arrival times of the input signals In1, In2,... 8 illustrates an example of a configuration of a parallel multi-stage domino logic decoder 2000, and FIG. 9 illustrates an example of a configuration of a serial multi-stage domino logic decoder 3000.

도 7 내지 도 9를 참조하면, 본 발명에 따른 다단 도미노 로직 디코더(1000-3000)는, 직렬로 연결된 복수 개의 제1 타입 도미노 로직블록들(100a-100n)과, 하나 또는 그 이상의 제2 타입 도미노 로직블록(200a-200n)과, 하나 또는 그 이상의 제3 타입의 도미노 로직블록(300, 즉 ROM 로직블록), 그리고 하나의 래치/감지 증폭 회로(700)로 구성된다. 도 7에서 알 수 있는 바와 같이, 본 발명에 따른 다단 도미노 로직 디코더(1000-3000)는, 각각의 로직블록들이 시스템의 클럭(CLK)을 공유하여 논리평가를 수행하는 것이 아니라, 첫 번째 도미노 로직블록(100a)에서만 시스템의 클럭(CLK)을 받아들여 논리평가를 수행하고, 나머지 로직블록들(100b, 100c, …, 200, 300)에서는 이전 단에서 발생된 논리평가 활성화 신호(En1, En2, …)를 사용하여 논리평가를 수행하기 때문에, 시스템 클럭(CLK)의 주기에 영향을 받지 않게 된다. 그 결과, 하나의 논리평가 구간 동안 전달할 수 있는 신호의 수가 시스템 클럭(CLK)의 주기에 영향을 받지 않게 되어, 복수 개의 도미노 로직들 사이에 래치 회로나 감지 증폭 회로를 연결하여 논리평가 결과를 소정 시간동안 래치( 또는 감지)해 줄 필요가 없게 된다. 따라서, 본 발명에 따른 다단 도미노 로직 디코더(1000-3000)는 복수 개의 도미노 로직블록들을 연결하는 것만으로도 큰 사이즈의 도미노 로직을 구현할 수 있으며, 단지 최종 출력 데이터를 출력하는 데에만 래치/감지 증폭 회로(700)를 사용한다. 7 to 9, the multi-stage domino logic decoder 1000-3000 according to the present invention includes a plurality of first type domino logic blocks 100a-100n connected in series, and one or more second types. Domino logic blocks 200a-200n, one or more third type domino logic blocks 300 (ie, ROM logic blocks), and one latch / sense amplification circuit 700. As can be seen in Figure 7, the multi-stage domino logic decoder (1000-3000) according to the present invention, each logic block does not perform a logic evaluation by sharing the clock (CLK) of the system, the first domino logic Only the block 100a receives the system clock CLK and performs logic evaluation. In the remaining logic blocks 100b, 100c, ..., 200 and 300, the logic evaluation enable signals En1, En2, Since the logic evaluation is performed using ...), the period of the system clock CLK is not affected. As a result, the number of signals that can be transmitted during one logic evaluation period is not affected by the period of the system clock CLK, and a latch circuit or a sense amplifier circuit is connected between a plurality of domino logics to determine a logic evaluation result. There is no need to latch (or detect) for time. Accordingly, the multi-stage domino logic decoder 1000-3000 according to the present invention can implement a domino logic of a large size by simply connecting a plurality of domino logic blocks, and latch / sense amplification only for outputting final output data. Circuit 700 is used.

앞에서 설명한 바와 같이, 본 발명에 따른 도미노 로직은, 시스템의 클럭신호(CLK)를 공유하여 사용하는 대신, 이전 단의 도미노 로직블록(100a, 100b, 100c, …, 200)으로부터 발생된 제1 논리평가 활성화신호(En1, En2, …)를 사용하여 논리평가 동작을 수행한다. 따라서, 클럭신호(CLK)의 레벨에 따라 출력 노드가 주기적으로 프리챠지 되지 않게 되어, 도미노 로직블록의 전원 소모가 최소화되고, 각각의 도미노 로직 블록이 시스템의 클럭신호(CLK)의 주기에 영향을 받지 않고 다음 단의 논리평가 시점을 충분히 보장해 줄 수 있게 된다. As described above, the domino logic according to the present invention uses the first logic generated from the domino logic blocks 100a, 100b, 100c, ..., 200 of the previous stage, instead of sharing and using the clock signal CLK of the system. The logic evaluation operation is performed using the evaluation activation signals En1, En2, .... Accordingly, the output node is not periodically precharged according to the level of the clock signal CLK, so that power consumption of the domino logic block is minimized, and each domino logic block affects the period of the clock signal CLK of the system. It is possible to fully guarantee the timing of logical evaluation of the next stage without receiving.

또한, 디코더와 같은 다단 도미노 로직 회로를 구현할 때 로직블록 사이에 래치회로나 센스 앰프 회로를 연결할 필요가 없으므로, 회로가 차지하는 면적을 감소시킬 수 있고, 추가 회로가 필요 없기 때문에 전원 소모를 줄일 수 있다. In addition, when implementing a multi-stage domino logic circuit such as a decoder, there is no need to connect a latch circuit or a sense amplifier circuit between logic blocks, thereby reducing the area occupied by the circuit and reducing power consumption because no additional circuit is required. .

뿐만 아니라, 각 도미노 로직 블록은 하이 레벨의 제1 논리평가 활성화신호(En1)가 인가되긴 하였으나 논리평가 데이터가 하이 레벨이 아니어서 제 1 노드(N1)가 하이 레벨의 출력 값을 유지해야 하는 경우, 프리챠징부(160, 260, 370)로 하여금 활성화신호 발생부(110, 210, 310)로부터 발생된 로우 레벨의 NOR 연산 결과에 응답해서 제 1 노드(N1)를 전원전압(VDD) 레벨로 계속 프리챠징 하도록 한다. 그 결과, 별도의 풀업 트랜지스터를 구비하지 않고도 제1 노드(N1)의 전압이 강하되는 챠지 공유(charge sharing) 현상을 방지할 수 있게 된다. In addition, each domino logic block has a high level of the first logic evaluation activation signal En1 but the logic evaluation data is not at the high level, so the first node N1 needs to maintain the high level output value. The precharging unit 160, 260, 370 causes the first node N1 to supply a power supply voltage V DD in response to a low level NOR operation result generated from the activation signal generators 110, 210, and 310. Continue precharging. As a result, it is possible to prevent a charge sharing phenomenon in which the voltage of the first node N1 drops without having a separate pull-up transistor.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

이상과 같은 본 발명에 의하면, 도미노 로직의 전체 면적과 전원 소모가 최소화된다. 그리고, 도미노 로직 블록의 입력단 또는 출력단마다 래치회로 또는 감지회로를 구비하지 않고도 대용량의 다단 도미노 로직을 구성할 수 있다. According to the present invention as described above, the total area and power consumption of the domino logic is minimized. In addition, a large capacity multi-stage domino logic can be configured without having a latch circuit or a sensing circuit at each input terminal or output terminal of the domino logic block.

Claims (17)

클럭신호와 입력 데이터에 응답해서 논리평가(evaluation)를 수행하고, 제1 논리평가 데이터와 제1논리평가 활성화신호를 발생하는 제1로직블록; 그리고A first logic block performing logic evaluation in response to the clock signal and the input data and generating first logic evaluation data and a first logic evaluation activation signal; And 상기 제1논리평가 활성화신호와 상기 제1 논리평가 데이터에 응답해서 논리평가를 수행하고 제2 논리평가 데이터와 제2 논리평가 활성화신호를 발생하는 제2로직블록을 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.And a second logic block configured to perform logic evaluation in response to the first logic evaluation activation signal and the first logic evaluation data and to generate second logic evaluation data and a second logic evaluation activation signal. Domino logic. 제 1 항에 있어서, The method of claim 1, 상기 제1 및 제 2 논리평가 활성화신호는 펄스신호인 것을 특징으로 하는 파이프라인 도미노 로직.And said first and second logic evaluation activation signals are pulse signals. 제 2 항에 있어서, The method of claim 2, 상기 제1 논리평가 활성화신호는 상기 제2로직블록의 논리평가 구간이 상기 클럭신호의 주기에 의해 제한을 받지 않도록 논리평가 시점을 충분히 보장해 주는 것을 특징으로 하는 파이프라인 도미노 로직.And said first logic evaluation activation signal ensures a logic evaluation time point such that a logic evaluation section of said second logic block is not limited by a period of said clock signal. 제 2 항에 있어서, The method of claim 2, 상기 제2로직블록은, 상기 제1로직블록이 논리평가를 수행하고 활성화된 값을 갖는 상기 제1논리평가 활성화신호를 발생한 경우에 비로소 활성화되는 것을 특 징으로 하는 파이프라인 도미노 로직.And the second logic block is activated when the first logic block performs a logic evaluation and generates the first logic evaluation activation signal having an activated value. 제 1 항에 있어서, 상기 제1로직블록은,The method of claim 1, wherein the first logic block, 상기 클럭신호와 상기 입력 데이터에 응답해서 논리평가를 수행하고 상기 제1 논리평가 데이터를 발생하는 논리연산부; 그리고A logic calculating section that performs logic evaluation in response to the clock signal and the input data and generates the first logic evaluation data; And 상기 클럭신호와 상기 제1논리평가 데이터에 응답해서 상기 제1논리평가 활성화신호를 발생하는 활성화신호 발생부를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.And an activation signal generator for generating the first logic evaluation activation signal in response to the clock signal and the first logic evaluation data. 제 5 항에 있어서, 상기 제2로직블록은,The method of claim 5, wherein the second logic block, 상기 제1논리평가 활성화신호와 상기 제1 논리평가 데이터 그리고 외부로부터 입력된 논리평가 데이터에 응답해서 논리평가를 수행하고 상기 제2 논리평가 데이터를 발생하는 논리연산부; 그리고A logic operation unit configured to perform logic evaluation in response to the first logic evaluation activation signal, the first logic evaluation data, and externally input logic evaluation data and to generate the second logic evaluation data; And 상기 제1논리평가 활성화신호와 상기 제2논리평가 데이터에 응답해서 상기 제2논리평가 활성화신호를 발생하는 활성화신호 발생부를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.And an activation signal generator for generating the second logical evaluation activation signal in response to the first logical evaluation activation signal and the second logical evaluation data. 연결 순서에 따라 연속해서 동작하는 복수 개의 로직블록들을 포함하는 파이프라인 도미노 로직에 있어서: In a pipeline domino logic that includes a plurality of logic blocks that operate sequentially in a concatenation order: 각각의 로직블록은,Each logic block is 이전 단에 연결된 제1로직블록으로부터 입력된 제1논리평가 활성화신호와 제1 논리평가 데이터 그리고 외부로부터 입력된 논리평가 데이터에 응답해서 논리평가를 수행하여, 제2 논리평가 데이터를 발생하는 논리연산부; 그리고A logic operation unit for performing logic evaluation in response to the first logic evaluation activation signal, the first logic evaluation data input from the first logic block connected to the previous stage, and the logic evaluation data input from the outside, thereby generating second logic evaluation data. ; And 상기 제1논리평가 활성화신호와 상기 제2 논리평가 데이터에 응답해서 제2논리평가 활성화신호를 발생하여, 다음 단에 연결된 제2로직블록으로 출력하는 활성화신호 발생부를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.And an activation signal generator for generating a second logical evaluation activation signal in response to the first logical evaluation activation signal and the second logical evaluation data and outputting the second logical evaluation activation signal to a second logic block connected to a next stage. Domino logic. 제 7 항에 있어서, The method of claim 7, wherein 상기 제1 및 제 2 논리평가 활성화신호는 펄스신호인 것을 특징으로 하는 파이프라인 도미노 로직.And said first and second logic evaluation activation signals are pulse signals. 제 8 항에 있어서, The method of claim 8, 상기 제1 및 제2 논리평가 활성화신호는 상기 각 로직블록의 논리평가 시점이 상기 클럭신호의 주기에 의해 제한을 받지 않도록 논리평가 구간을 확보해 주는 것을 특징으로 하는 파이프라인 도미노 로직.The first and second logic evaluation enable signal is a pipeline domino logic, characterized in that to secure a logic evaluation interval so that the logic evaluation time of each logic block is not limited by the period of the clock signal. 제 8 항에 있어서, The method of claim 8, 상기 로직블록은, 이전 단에 연결된 상기 제1로직블록이 논리평가를 수행하고 활성화된 값을 갖는 상기 제1논리평가 활성화신호를 발생한 경우에 비로소 활성화되는 것을 특징으로 하는 파이프라인 도미노 로직.And the logic block is activated when the first logic block connected to a previous stage performs a logic evaluation and generates the first logic evaluation activation signal having an activated value. 제 7 항에 있어서, The method of claim 7, wherein 상기 활성화신호 발생부는, 상기 제1논리평가 활성화신호의 반전된 값과 상기 제2 논리평가 데이터를 받아들여 논리 NOR 연산을 수행하는 것을 특징으로 하는 파이프라인 도미노 로직.And the activation signal generator is configured to perform a logical NOR operation by receiving the inverted value of the first logic evaluation activation signal and the second logic evaluation data. 제 11 항에 있어서, 상기 논리연산부는The method of claim 11, wherein the logical operation unit 출력 노드와;An output node; 상기 제1논리평가 활성화신호와, 상기 활성화신호 발생부의 상기 논리 NOR 연산 결과에 응답해서 상기 출력 노드를 프리챠지 하는 프리챠징부와;A precharge unit for precharging the output node in response to the first logical evaluation activation signal and a result of the logical NOR operation of the activation signal generator; 상기 제1논리평가 활성화신호와 상기 제1 논리평가 데이터 그리고 상기 외부로에 응답해서 상기 출력 노드의 전압을 강하시키는 논리평가부; 그리고A logic evaluation unit for dropping a voltage of the output node in response to the first logic evaluation activation signal, the first logic evaluation data, and the outside; And 상기 출력 노드의 전압을 반전하여 상기 제2로직블록에게 상기 제2 논리평가 데이터로 출력하는 논리평가 데이터 출력부를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.And a logic evaluation data output unit for inverting a voltage of the output node and outputting the second logic block to the second logic block as the second logic evaluation data. 제 12 항에 있어서,The method of claim 12, 상기 파이프라인 도미노 로직은, 상기 논리평가에 의해 상기 출력 노드의 전압이 강하되는 경우를 감지하여 상기 제2논리평가 활성화신호를 출력하는 활성화신호 출력부를 더 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.The pipeline domino logic further includes an activation signal output unit configured to output a second logic evaluation activation signal by detecting a case where the voltage of the output node drops by the logic evaluation. 제 12 항에 있어서,The method of claim 12, 상기 프리챠징부는 전원전압과 상기 출력 노드 사이에 연결된 전류 통로와, 상기 활성화신호 발생부로부터 상기 논리 NOR 연산 결과를 받아들이는 제어 단자를 구비한 풀 업 트랜지스터를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.The precharging section includes a pipeline domino logic comprising a pull-up transistor having a current path connected between a power supply voltage and the output node and a control terminal for receiving the logic NOR operation result from the activation signal generator. . 제 12 항에 있어서,The method of claim 12, 상기 프리챠징부는 상기 출력 노드에 대한 챠지 공유(charge sharing) 현상을 방지하기 위해 상기 논리평가가 완전히 수행될 때까지 상기 출력 노드를 프리챠지 하는 것을 특징으로 하는 파이프라인 도미노 로직.And the precharging unit precharges the output node until the logic evaluation is completely performed to prevent charge sharing of the output node. 제 12 항에 있어서,The method of claim 12, 상기 논리평가부는 상기 출력 노드와 접지 사이에 직렬로 연결된 전류 통로와, 상기 제1 논리 평가 데이터 및 상기 외부로부터 입력된 논리평가 데이터를 받아들이는 제어 단자를 구비한 복수 개의 풀 다운 트랜지스터들을 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.The logic evaluator includes a plurality of pull-down transistors having a current path connected in series between the output node and ground, and a control terminal for receiving the first logic evaluation data and the logic evaluation data input from the outside. Featuring pipelined domino logic. 제 12 항에 있어서,The method of claim 12, 상기 논리평가부는 상기 출력 노드와 접지 사이에 병렬로 연결된 전류 통로와, 상기 제1 논리 평가 데이터 및 상기 외부로부터 입력된 논리평가 데이터를 받아들이는 제어 단자를 구비한 복수 개의 풀 다운 트랜지스터들을 포함하는 것을 특징으로 하는 파이프라인 도미노 로직.The logic evaluator includes a plurality of pull-down transistors having a current path connected in parallel between the output node and ground, and a control terminal configured to receive the first logic evaluation data and the logic evaluation data input from the outside. Featuring pipelined domino logic.
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