KR100678343B1 - 삼중대역 단말기용 세라믹 주파수 합성기 모듈 - Google Patents

Abstract

본 발명에 따른 세라믹 주파수 합성기 모듈은 PLL 칩과, PLL 칩에서 출력되는 제어전압을 필터링하는 제1 내지 제3 루프필터를 구성하는 복수의 소자와, 제1 내지 제3 루프필터에서 출력되는 제어전압에 따라 발진하는 제1 내지 제3 VCO를 구성하는 복수의 제1 수동소자와, 제1 내지 제3 VCO를 선택적으로 구동시키기 위한 제1 스위치 및 제1 내지 제3 VCO의 출력신호를 상기 PLL 칩에 선택적으로 피드백시키기 위한 제 2스위치 소자를 실장하기 위한 패드가 형성된 제1 세라믹 기판과, 제1 내지 제3 VCO를 구성하는 복수의 제2 수동소자 패턴이 형성된 제2 내지 제7 세라믹 기판과, 제1 스위치와 제2 및 제3 루프필터를 연결하기 위한 연결선 패턴 및 제2 VCO와 제2 스위치 사이의 고주파 전송선로 패턴이 형성된 제8 세라믹 기판과, 제1 그라운드 패턴이 형성된 제9 세라믹 기판과, 제1 내지 제3 VCO에 직류전원을 공급하기 위한 RF 초크 패턴이 형성된 제10 세라믹 기판과, 제2 그라운드 패턴이 형성된 제11 세라믹 기판과, PLL 칩의 제어신호 전송을 위한 전송선로 패턴이 형성된 제12 세라믹 기판과, PLL 칩 및 제1 내지 제3 VCO에 전원을 공급하기 위한 전원선로 패턴이 형성된 제13 세라믹 기판과, 제3 그라운드 패턴이 형성된 제14 세라믹 기판 및 저면에 외부 단자와 연결되는 단자의 전극 패턴이 형성된 제15 세라믹 기판을 포함하여 이루어진다.

Description

삼중대역 단말기용 세라믹 주파수 합성기 모듈{Ceramic frequency synthersizer module for triple-band terminal}

도 1은 본 발명이 적용되는 삼중대역 단말기용 주파수 합성기 모듈의 회로도,

도 2는 본 발명에 따른 삼중대역 단말기용 세라믹 주파수 합성기 모듈의 단면도, 그리고,

도 3a 내지 도 3o는 도 2에 도시된 세라믹 주파수 합성기 모듈을 구성하는 각 세라믹 기판의 구조를 설명하기 위해 도시한 도면이다.

* 도면의 주요 부분에 대한 부호의 설명 *

100, 200, 300 : 루프필터 150, 250, 350 : VCO

152, 252, 352 : 공진부 154, 254, 354 : 발진부

401~415 : 세라믹 기판

본 발명은 삼중대역 단말기용 세라믹 주파수 합성기 모듈에 관한 것으로, 보다 상세하게는, 주파수 합성기 모듈을 구성하는 소자들을 세라믹 기판을 이용하여 3차원적으로 구성함으로써 모듈의 크기를 최소화할 수 있는 삼중대역 단말기용 세라믹 주파수 합성기 모듈에 관한 것이다.

통상 이동통신 단말기는 서비스 방식에 따라 크게 CDMA 방식, GSM 방식 및 PCS 방식으로 구분되는데, 상기 CDMA 및 GSM 방식의 경우 800 ~ 900MHz 대역의 주파수를 사용하고, PCS 방식의 경우 1.8 ~ 1.9GHz 대역의 주파수를 사용하고 있다.

삼중대역 단말기라 함은 상기와 같이 주파수 대역을 달리하는 세 개의 이동통신 시스템에 상호 가입되어 상황에 따라 원하는 시스템으로 서비스를 받을 수 있도록 한 이동통신 단말기를 말한다.

이동 통신 단말기에서 일반적으로 사용되는 주파수 합성기 모듈은 PLL(Phase Locked Loop) IC, 루프 필터(Loop Filter) 및 VCO(Voltage Controlled Oscillator)로 구성되어 있으며, PCB(Printed Circuit Board) 기판을 사용하고 있다.

그런데, 상기와 같이 PCB 기판을 이용하는 경우 주파수 합성기 모듈을 구성하는 소자들을 기판 표면에 칩 부품 형태로 실장시켜야 하므로, 주파수 합성기 모듈의 전체 크기가 커지고 각 소자들 간의 연결이 용이하지 못하며, 별도의 칩 부품 비용과 실장 비용이 요구되어 모듈 전체의 생산비용이 증가하게 된다. 특히, 삼중대역 단말기용 주파수 합성기 모듈을 구성하기 위해서는 더 많은 부품이 요구되므로, 모듈 전체 크기는 물론 단말기의 크기도 함께 증가할 것이다. 이와 같이 기존의 PCB 기판으로는 모듈의 소형화에 한계가 드러나고 있다.

따라서, 본 발명의 목적은 주파수 합성기 모듈 구성을 위해 요구되는 소자들 을 세라믹 기판상에 패턴으로 형성하여 3차원적으로 구성함으로써 단말기의 크기를 증가시키지 않으면서 삼중대역에서 사용 가능한 세라믹 주파수 합성기 모듈을 제공하는 데 있다.

상기와 같은 기술적 과제를 해결하기 위한, 본 발명에 따른 삼중대역 단말기용 세라믹 주파수 합성기 모듈, PLL 칩과, 상기 PLL 칩에서 출력되는 제어전압을 필터링하는 제1 내지 제3 루프필터를 구성하는 복수의 제1 수동소자와, 상기 제1 내지 제3 루프필터에서 출력되는 제어전압에 따라 발진하는 제1 내지 제3 VCO를 구성하는 복수의 소자와, 상기 제1 내지 제3 VCO를 선택적으로 구동시키기 위한 제1 스위치 및 상기 제1 내지 제3 VCO의 출력신호를 상기 PLL 칩에 선택적으로 피드백시키기 위한 제2 스위치 소자를 실장하기 위한 패드가 형성된 제1 세라믹 기판; 상기 제1 내지 제3 VCO를 구성하는 복수의 제2 수동소자 패턴이 형성된 제2 내지 제7 세라믹 기판; 상기 제1 스위치와 상기 제2 및 제3 루프필터를 연결하기 위한 연결선 패턴 및 상기 제2 VCO와 상기 제2 스위치 사이의 고주파 전송선로 패턴이 형성된 제8 세라믹 기판; 제1 그라운드 패턴이 형성된 제9 세라믹 기판; 상기 제1 내지 제3 VCO에 직류전원을 공급하기 위한 RF 초크 패턴이 형성된 제10 세라믹 기판; 제2 그라운드 패턴이 형성된 제11 세라믹 기판; 상기 PLL 칩의 제어신호 전송을 위한 전송선로 패턴이 형성된 제12 세라믹 기판; 상기 PLL 칩 및 상기 제1 내지 제3 VCO에 전원을 공급하기 위한 전원선로 패턴이 형성된 제13 세라믹 기판; 제3 그라운드 패턴이 형성된 제14 세라믹 기판; 및 저면에 외부 단자와 연결되는 단자의 전극 패 턴이 형성된 제15 세라믹 기판을 포함하며, 상기 제1 내지 제15 세라믹 기판은 상기 제1 세라믹 기판을 최상층으로 하여 순차적으로 적층되며, 상기 각 층은 비아 홀(Via hole)을 통해 연결된다.

상기 제1 내지 제3 VCO를 구성하는 상기 복수의 제1 수동소자는, 저항, 트랜지스터, RF 초크, 다이오드 및 표면 탄성파 공진기를 포함하는 것을 특징으로 한다.

상기 제1 내지 제3 VCO를 구성하는 상기 복수의 제2 수동소자는, 인덕터 및 커패시터를 포함하는 것을 특징으로 한다.

상기 인덕터의 전극 패턴은 상기 제2 및 제3 세라믹 기판상에 형성되고, 상기 커패시터의 전극 패턴은 상기 제2 내지 제7 세라믹 기판상에 형성된 것을 특징으로 한다.

상기 제7 세라믹 기판의 일부 영역에, 상기 제1 세라믹 기판에 형성된 상기 제1 및 제3 VCO의 출력단과 상기 제2스위치 사이의 고주파 전송선로의 선폭을 줄이기 위한 그라운드 패턴이 형성된 것을 특징으로 한다.

이하에서는 첨부된 도면들을 참조하여 본 발명을 보다 상세히 설명한다. 다만, 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.

도 1은 본 발명이 적용되는 삼중대역 단말기용 주파수 합성기 모듈의 회로도이다.

도 1에 도시된 바와 같이, 본 발명에 따른 세라믹 주파수 합성기 모듈은, PLL 칩(U1)과, 상기 PLL 칩(U1)에서 출력되는 제어전압을 필터링하는 제1 내지 제3 루프필터(100, 200, 300)와, 상기 제1 내지 제3 루프필터(100, 200, 300)에서 출력되는 제어전압에 따라 발진하는 제1 내지 제3 VCO(Voltage Controlled Oscillator)(150, 250, 350)와, 외부로부터 입력되는 스위칭 제어신호에 따라 상기 PLL 칩(U1)에서 출력되는 제어전압을 상기 제1 내지 제3 루프필터(100, 200, 300) 중 어느 하나로 출력하는 제1스위치(SW1)와, 외부로부터 입력되는 스위칭 제어신호에 따라 상기 제1 내지 제3 VCO(150, 250, 350)의 출력 주파수 중 어느 하나를 선택하여 상기 PLL 칩(U1)으로 피드백(feedback) 시키는 제2 스위치(SW2) 및 상기 각 VCO(150, 250, 350)에 직류전원을 공급하기 위해 상기 각 루프필터(100, 200, 300)의 출력단과 각 VCO(150, 250, 350)의 입력단 사이에 형성된 RF 초크(Radio Frequency Choke)(REC4 내지 REC5)를 포함하여 구성된다.

상기에서, 각 루프필터(100, 200, 300)는 복수의 커패시터(C22~C24, C26~C28, C30~C29) 및 복수의 저항소자(R13 내지 R18)로 구성되어 있다.

한편, 각 VCO(150, 250, 350)는 각 루프필터(100, 200, 300)에서 출력되는 제어전압에 따른 공진 주파수를 발생시키는 공진부(152, 252, 352)와 상기 각 공진부(152, 252, 352)에서 발생되는 공진 주파수를 발진시키는 발진부(154, 254, 354)를 포함한다. 상기에서 각 공진부(152, 252, 352)는 다이오드(D1 내지 D3), 복수의 커패시터(C1~C2, C8~C9, C15~C16), 표면 탄성파(SAW : Surface acoustic Wave) 공진기(Resonator)(SR1 내지 SR3) 및 인덕터(L1 내지 L3)로 구성되어 있으며, 각 발 진부(154, 254, 354)는 복수의 트랜지스터(Q1 내지 Q6), 복수의 저항(R1 내지 R12), 복수의 커패시터(C3~C7/C24, C10~C14/C29, C17~C21/C33) 및 RF 초크들(REC1 내지 REC3)로 구성되어 있다.

이하에서는 상기와 같이 구성된 주파수 합성기 모듈을 세라믹 기판을 이용하여 3차원적으로 구성하는 방법을 도 2 및 도 3을 참조하여 보다 상세히 설명한다.

도 2는 본 발명에 따른 삼중대역 단말기용 세라믹 주파수 합성기 모듈의 단면도이다.

도 2에 도시된 바와 같이, 본 발명에 따른 세라믹 주파수 합성기 모듈은 소정의 전극 패턴이 형성된 15층의 세라믹 기판(401 내지 415)으로 구성된다. 15층의 세라믹 기판(401 내지 415)은 제1 세라믹 기판(401)을 최상층으로 하여 순차적으로 적층되며, 상기 각 층은 비아 홀(Via hole)을 통해 연결된다. 본 발명에 따른 세라믹 기판은 저온 동시소성 세라믹(LTCC : Low Temperature Co-fired Ceramics) 기판이다.

도 3a 내지 도 3o는 도 2에 도시된 세라믹 주파수 합성기 모듈을 구성하는 각 세라믹 기판의 구조를 설명하기 위해 도시한 도면이다.

먼저, 도 3a에 도시된 바와 같이, 최상위 레이어에 해당하는 제1 세라믹 기판(401)에는 PLL 칩(U1)과, 제1 내지 제3 루프필터(100, 200, 300)를 구성하는 커패시터(C22~C24, C26~C28, C30~C32) 및 저항(R13 내지 R18)와, 제1 내지 제3 VCO(150, 250, 350)를 구성하는 저항(R1 내지 R12), 트랜지스터(Q1 내지 Q6), RF 초크(RFC1 내지 RFC 3), 다이오드(D1 내지 D3), 커패시터(C25, C29, C33), 표면 탄 성파 공진기(SR1 내지 SR3)와, 제1 및 제2 스위치(SW2)를 구성하는 소자들을 실장하기 위한 패드들이 형성되어 있다. 제1 세라믹 기판(401)에 실장되는 칩 부품들은 패드를 통해 상호 전기적으로 연결된다. 또한, 제1 세라믹 기판(401)에는 제1 VCO(150)와 제2 스위치(SW2) 사이의 고주파 전송선로를 나타내는 전극 패턴(510) 및 제3 VCO(350)와 제2 스위치(SW2) 사이의 고주파 전송선로를 나타내는 전극 패턴(512)이 형성되어 있다.

제2 내지 제 7 세라믹 기판(402 내지 407)에는 제1 내지 제3 VCO(150, 250, 350)를 구성하는 인덕터(L1 내지 L3) 및 커패시터(C1 내지 C21)의 전극 패턴이 형성되어 있다. 상기에서 인덕터(L1 내지 L3)의 경우 제2 및 제3 세라믹 기판(402, 403)을 통해 나선형(spiral) 구조의 전극 패턴으로 구성하였고, 커패시터(C1 내지 C21)의 경우 제2 세라믹 기판(402)에서 제7 세라믹 기판(407)까지 세라믹 기판의 유전 특성을 이용하여 구성하였다.

도 3b의 제2 세라믹 기판(402)에는 제1 내지 제3 VCO(150, 250, 350)에 전원을 공급하기 위한 전원선로를 나타내는 전극 패턴(521 내지 523), PLL 칩(U1)과 제1스위치(SW1) 사이를 연결하기 위한 연결선로를 나타내는 전극 패턴(525) 및 외부로부터 기준신호를 받아들이는 PLL 칩(U1)의 기준신호 입력단자를 나타내는 전극 패턴(526)이 형성되어 있다.

한편, 제7 세라믹 기판(407)의 일부 영역에는 제1 세라믹 기판(401)에 형성된 고주파 선로(510, 512)의 선폭을 줄이기 위한 그라운드 전극 패턴(530)이 형성되어 있다.

제8 세라믹 기판(408)에는 제1 및 제3 VCO(150, 350)에 전원을 공급하기 위한 전원선로를 나타내는 전극 패턴(541, 442), 제1스위치(SW1)와 제2 및 제3 루프필터(200, 300)를 연결하는 연결선로를 나타내는 전극 패턴(543, 544), 제2 VCO(250)와 제2 스위치(SW2) 사이의 고주파 전송선로를 나타내는 전극 패턴(545) 및 RF 출력단자를 나타내는 전극 패턴(546)이 형성되어 있다.

제9 세라믹 기판(409), 제11 세라믹 기판(411) 및 제14 세라믹 기판(414)에는 소정의 그라운드 패턴이 형성되어 있다.

제10 세라믹 기판(410)에는 제1 내지 제3 VCO(150, 250, 350) 각각에 직류전원을 공급하기 위한 RF 초크들의 전극 패턴(RFC4 내지 RFC6)이 형성되어 있다.

제12 세라믹 기판(412)에는 PLL 칩(U1) 제어를 위한 제어신호를 전송하는 전송선로 패턴이 형성되어 있다. 즉, PLL 칩(U1)의 클럭신호를 전송하는 전송선로를 나타내는 전극 패턴(551), PLL 칩(U1)의 LE(load Enable) 신호를 전송하는 전송선로를 나타내는 전극 패턴(552) 및 PLL 칩(U1)의 데이터를 전송하는 전송선로를 나타내는 전극 패턴(553)이 형성되어 있다.

상기에서, 제9 및 제11 세라믹 기판(409, 411)에 형성된 그라운드 패턴은 제10 세라믹 기판(410)에 형성된 RF 초크 전극 패턴(RFC4 내지 RFC6)이 제8 및 제12 세라믹 기판(408, 412)에 형성된 전극 패턴과 커플링 되는 것을 방지하기 위한 그라운드 패턴이다.

제13 세라믹 기판(413)에는 PLL 칩(U1)에 전원을 공급하기 위한 전원선로를 나타내는 전극 패턴(561), 제1 내지 제3 VCO(150, 250, 350) 각각에 전원을 공급하 기 위한 전원선로를 나타내는 전극 패턴(562 내지 564)이 형성되어 있다.

마지막으로, 도 3o는 제15 세라믹 기판(415)의 저면을 도시한 것으로, 제15 세라믹 기판(415)의 저면에는 외부 단자와 연결되는 단자의 전극 패턴이 형성되어 있다. 즉, PLL 칩의 클럭단자용 패드(571), LE 단자용 패드(572), 데이터 단자용 패드(573), 제1 내지 제3 VCO의 전원단자용 패드(574 내지 576), RF 출력단자용 패드(577), Vcc 단자용 패드(578), PLL 칩의 기준신호 입력단자용 패드(579) 및 그라운드 단자용 패드(581 내지 589)가 형성되어 있다.

상기한 바와 같이, 본 발명에서는 제1 내지 제3 VCO(150, 250, 350)를 구성하는 인덕터 및 커패시터를 포함하여 주파수 합성기 모듈 구현을 위해 요구되는 전송선로를 복수의 세라믹 기판상에 패턴으로 형성하고, 패턴이 형성된 복수의 세라믹 기판을 회로 패턴에 따라 적층하고, 소결 공정을 통해 일체화시켜 3차원적으로 구성함으로써, 모듈의 크기를 소형화할 수 있다.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

지금까지 설명한 바와 같이, 본 발명에 따르면, 인덕터나 커패시터를 PCB 기 판상에 칩 부품 형태로 실장하지 않고, 세라믹 기판상에 패턴으로 형성하여 3차원적으로 배열함으로써, 모듈의 크기는 최소화할 수 있다. 또한, 종래와 같이 커패시터나 인덕터를 별도의 칩 부품으로 형성하지 않아도 되므로 칩 부품 비용과 칩 부품 실장 비용을 줄일 수 있다.

Claims (5)

1. PLL 칩과, 상기 PLL 칩에서 출력되는 제어전압을 필터링하는 제1 내지 제3 루프필터를 구성하는 복수의 소자와, 상기 제1 내지 제3 루프필터에서 출력되는 제어전압에 따라 발진하는 제1 내지 제3 VCO를 구성하는 복수의 제1 수동소자와, 상기 제1 내지 제3 VCO를 선택적으로 구동시키기 위한 제1 스위치 및 상기 제1 내지 제3 VCO의 출력신호를 상기 PLL 칩에 선택적으로 피드백시키기 위한 제2 스위치 소자를 실장하기 위한 패드가 형성된 제1 세라믹 기판;

   상기 제1 내지 제3 VCO를 구성하는 복수의 제2 수동소자 패턴이 형성된 제2 내지 제7 세라믹 기판;

   상기 제1 스위치와 상기 제2 및 제3 루프필터를 연결하기 위한 연결선 패턴 및 상기 제2 VCO와 상기 제2 스위치 사이의 고주파 전송선로 패턴이 형성된 제8 세라믹 기판;

   제1 그라운드 패턴이 형성된 제9 세라믹 기판;

   상기 제1 내지 제3 VCO에 직류전원을 공급하기 위한 RF 초크 패턴이 형성된 제10 세라믹 기판;

   제2 그라운드 패턴이 형성된 제11 세라믹 기판;

   상기 PLL 칩의 제어신호 전송을 위한 전송선로 패턴이 형성된 제12 세라믹 기판;

   상기 PLL 칩 및 상기 제1 내지 제3 VCO에 전원을 공급하기 위한 전원선로 패 턴이 형성된 제13 세라믹 기판;

   제3 그라운드 패턴이 형성된 제14 세라믹 기판; 및

   저면에 외부 단자와 연결되는 단자의 전극 패턴이 형성된 제15 세라믹 기판;을 포함하며,

   상기 제1 내지 제15 세라믹 기판은 상기 제1 세라믹 기판을 최상층으로 하여 순차적으로 적층되며, 상기 각 층은 비아 홀(Via hole)을 통해 연결된, 삼중대역 단말기용 세라믹 주파수 합성기 모듈.
2. 제 1항에 있어서,

   상기 제1 세라믹 기판에 실장되는 상기 복수의 제1 수동소자는 저항, 트랜지스터, RF 초크, 다이오드 및 표면 탄성파 공진기를 포함하는 것을 특징으로 하는 삼중대역 단말기용 주파수 합성기 모듈.
3. 제 1항에 있어서,

   상기 복수의 제2 수동소자는 인덕터 및 커패시터를 포함하는 것을 특징으로 하는 삼중대역 단말기용 주파수 합성기 모듈.
4. 제 3항에 있어서,

   상기 인덕터의 전극 패턴은 상기 제2 및 제3 세라믹 기판상에 형성되고, 상기 커패시터의 전극 패턴은 상기 제2 내지 제7 세라믹 기판상에 형성된 것을 특징 으로 하는 삼중대역 단말기용 세라믹 주파수 합성기 모듈.
5. 제 1항에 있어서,

   상기 제7 세라믹 기판의 일부 영역에, 상기 제1 세라믹 기판에 형성된 상기 제1 및 제3 VCO의 출력단과 상기 제2스위치 사이의 고주파 전송선로의 선폭을 줄이기 위한 그라운드 패턴이 형성된 것을 특징으로 하는 삼중대역 단말기용 세라믹 주파수 합성기 모듈.

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