KR100676827B1 - Semiconductor wafer having strained silicon layer, method of fabricating the same and semiconductor device using the same - Google Patents
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Abstract
Description
도1 내지 도5는 종래의 스트레인드 에스지오아이(Strained SGOI) 웨이퍼를 제조하는 공정단계를 나타낸 공정단면도들이다.1 to 5 are process cross-sectional views illustrating a process step of manufacturing a conventional strained SGOI wafer.
도6 내지 도8은 종래의 스트레인드 SGOI 웨이퍼에서 저머늄의 농도에 따른 버퍼드(buffered) 실리콘저머늄층의 표면상태를 보여주는 AFM 사진들이다.6 to 8 are AFM photographs showing the surface state of a buffered silicon germanium layer according to the concentration of germanium in a conventional strained SGOI wafer.
도9는 종래의 스트레인드 SGOI 웨이퍼에서 버퍼드 실리콘저머늄층의 제거 두께에 따른 쓰레딩 전위 밀도를 나타내는 그래프이다.FIG. 9 is a graph showing threading dislocation density versus removal thickness of a buffered silicon germanium layer in a conventional strained SGOI wafer. FIG.
도10 내지 도14는 본 발명의 일 실시예에 따른 스트레인드 SGOI 웨이퍼를 제조하는 공정단계를 나타내는 공정단면도들이다.10 to 14 are process cross-sectional views illustrating a process step of manufacturing a strained SGOI wafer according to an embodiment of the present invention.
도15 내지 도18은 본 발명의 일 실시예에 따른 스트레인드 SGOI 웨이퍼에서 깊이에 따른 저머늄의 농도들을 나타내는 그래프들이다.15 to 18 are graphs showing concentrations of germanium according to depth in a strained SGOI wafer according to an embodiment of the present invention.
도19 내지 도22는 본 발명의 일 실시예에 따른 스트레인드 SGOI 웨이퍼에서 리랙스드(relaxed) 실리콘저머늄층의 표면상태를 보여주는 현미경 사진들이다. 19 to 22 are micrographs showing the surface state of a relaxed silicon germanium layer in a strained SGOI wafer according to an embodiment of the present invention.
도23 내지 도26은 본 발명의 일 실시예에 따른 스트레인드 SGOI 웨이퍼에서리랙스드 실리콘저머늄층의 표면상태를 보여주는 AFM 사진들이다.23 to 26 are AFM photographs showing a surface state of a relaxed silicon germanium layer in a strained SGOI wafer according to an embodiment of the present invention.
도27은 본 발명의 일 실시예 따른 스트레인드 SGOI 웨이퍼에서 실리콘저머늄층상에 스트레인드 실리콘층이 형성되는 것을 설명하기 위한 도면이다.FIG. 27 illustrates a strained silicon layer formed on a silicon germanium layer in a strained SGOI wafer according to an embodiment of the present invention.
도29는 본 발명의 일 실시예에 따른 스트레인드 SGOI 웨이퍼에서 스트레인드 실리콘층의 형성을 위한 저머늄 농도 및 두께 관계를 나타내는 그래프이다.29 is a graph showing a germanium concentration and thickness relationship for forming a strained silicon layer in a strained SGOI wafer according to an embodiment of the present invention.
도30은 본 발명의 일 실시예에 따른 스트레인드 SGOI 웨이퍼를 이용하여 제조되는 모스(MOS) 트랜지스터의 일 예를 나타낸 단면도이다.30 is a cross-sectional view illustrating an example of a MOS transistor manufactured using a strained SGOI wafer according to an embodiment of the present invention.
※ 도면의 주요 부분에 대한 부호의 설명※ Explanation of codes for main parts of drawing
50 ; 제1 기판 52 ; 리랙스드 실리콘저머늄층50;
50c ; 스트레인드 실리콘층 60 ; 제2 기판50c;
62 ; 절연층62; Insulation layer
본 발명은 반도체 웨이퍼에 관한 것으로서, 보다 상세하게는 스트레인드 실리콘층을 포함하는 스트레인드 에스지오아이(Strained SGOI; Silicon Germanium On Insulator) 웨이퍼의 제조방법, 그에 따라 제조된 반도체 웨이퍼 및 반도체 소자에 관한 것이다.The present invention relates to a semiconductor wafer, and more particularly, to a method of manufacturing a strained SGOI (Silicon Germanium On Insulator) wafer comprising a strained silicon layer, and a semiconductor wafer and a semiconductor device manufactured accordingly will be.
통상적인 실리콘 집적회로를 제작하기 위해 사용되는 벌크 실리콘 기판에서의 접합분리(junction isolation)는 적당한 정도의 도핑 수준과 디멘젼하에서 ±30 V 정도의 공급전압하에서 접합 파괴(junction breakdown)가 발생되기 때문에 고전 압의 응용에는 적합하지 않을 뿐만 아니라, 접합분리는 감마선에 의해 pn접합에서 발생되는 과도 광전류(transient photocurrent)에 기인하여 고방사능 환경하에서는 효과적이지 못하다. 따라서, pn접합 대신에 절연물로서 소자의 주위를 완전히 둘러싸는 분리기술인 SOI 기술이 개발되었으며, 이러한 SOI 기판에서 제작되는 회로는 벌크 실리콘 기판내에 제작되는 회로와 비교하여 제작과정 및 결과 구조가 단순하여 칩사이즈를 작게할 수 있으며, 칩사이즈의 감소와 더불어 기생 캐패시턴스가 감소되기 때문에 회로의 동작속도가 빠르다는 장점이 있다. Junction isolation in bulk silicon substrates used to fabricate conventional silicon integrated circuits is difficult because of junction breakdown under supply voltages of ± 30 V under moderate doping levels and dimensions. Not only are they unsuitable for pressure applications, but junction separation is not effective under high radioactivity due to transient photocurrent generated at pn junctions by gamma rays. Therefore, SOI technology, which is a separation technology that completely surrounds the device as an insulator instead of a pn junction, has been developed, and the circuit fabricated in such an SOI substrate has a simpler fabrication process and result structure compared to the circuit fabricated in a bulk silicon substrate. Since the size can be reduced and the parasitic capacitance is reduced along with the reduction of the chip size, the operation speed of the circuit is high.
이러한 SOI 기술로서는, 사파이어상에 헤테로 에피택셜 실리콘층을 성장시키는 SOS(Silicon On Sapphire) 기술, 실리콘 기판내에 산소이온을 주입한 후 어닐링시켜 매몰된 실리콘산화층을 형성시키는 SIMOX(Separation by IMplaneted OXygen)기술, 표면에 절연층이 형성된 적어도 하나의 웨이퍼와 다른 웨이퍼를 접착시킨 본딩 SOI(Bonding SOI) 기술등이 알려져 있다.Such SOI technology includes SOS (Silicon On Sapphire) technology that grows a heteroepitaxial silicon layer on sapphire, and SIMOX (Separation by IMplaneted OXygen) technology that forms an buried silicon oxide layer by injecting oxygen ions into a silicon substrate and then annealing them. Bonding SOI (Bonding SOI) technology is known in which at least one wafer having an insulating layer formed on its surface and another wafer are bonded together.
이러한 본딩 SOI 기술을 이용한 예로서, 소위 유니본드(UNIBOND) 웨이퍼를 제조하기 위해 사용되는 소위 "스마트-컷(Smart-Cut)" 공정 기술이 잘 알려져 있다. 스마트-컷 공정 기술은 수소 이온을 본딩되는 웨이퍼중의 하나에 이온주입하여 미세한 버블층을 형성한 후 열처리에 의해 이 버블층을 중심으로 웨이퍼를 벽개시키는 기술이다.As an example using this bonding SOI technology, the so-called "Smart-Cut" process technology used to make so-called UNIIBOND wafers is well known. The smart-cut process technology is a technique of implanting hydrogen ions into one of the wafers bonded to form a fine bubble layer, and then cleaving the wafer around the bubble layer by heat treatment.
한편, III-V족 화합물 반도체 및 IV족 혼합물 Si-Ge에서 스트레인드층 헤테로구조를 갖는 광전자 소자 및 전자 소자에 현저한 발전이 이루어져 왔다. 이종접합 바이폴라 트랜지스터(HBT), 공명 터널링 다이오드, 발광 다이오드(LED)와 같은 Si1 - xGex/Si 스트레인드층 소자의 훌륭한 광전자적 성질과 고속이라는 성능은 에피택셜 성장 및 열 공정 동안에 구조적 완전성의 유지 여부에 강하게 영향을 받는다. 소자에 응용하기 위해서 이러한 이종구조는 일반적으로 준안정적이며(metastable), 고온에 노출되는 동안에 Si1 - xGex/Si 계면에서 부적합 디스로케이션의 도입을 통하여 느슨(relax)해지려고 한다. (D.C. Houghton씨의 논문 "Strain relaxaion kinetics in Si1- xGex/Si heterostructures" (J. Appl. Phys. Vol.70, No 4, 15 August 1991, pages 2136-2151) 참조). On the other hand, remarkable developments have been made in optoelectronic devices and electronic devices having a strained layer heterostructure in group III-V compound semiconductors and group IV mixtures Si-Ge. The excellent optoelectronic properties and high speed performance of Si 1 - x Ge x / Si strained layer devices such as heterojunction bipolar transistors (HBTs), resonant tunneling diodes, and light emitting diodes (LEDs) provide structural integrity during epitaxial growth and thermal processes. Strongly influenced by retention. For heterogeneous applications, these heterostructures are generally metastable and attempt to relax through the introduction of incompatible dislocations at the Si 1 - x Ge x / Si interface during exposure to high temperatures. (See DC Houghton's article "Strain relaxaion kinetics in Si 1- x Ge x / Si heterostructures" (J. Appl. Phys. Vol. 70,
도1 내지 도5는 전술한 스마트-컷 공정에 의해 스트레인드 에스지오아이(Strained Silicon Germanium On Insulator) 웨이퍼를 제조하는 공정단계를 나타낸 공정단면도들이다.1 to 5 are process cross-sectional views illustrating a process step of manufacturing a strained silicon germanium on insulator (SGI) wafer by the smart-cut process described above.
도1을 참조하면, 실리콘기판(10)의 한 표면상에 그레이디드 실리콘저머늄층(graded SiGe, 12) 및 버퍼드 실리콘저머늄층(buffered SiGe, 14)이 형성된 제1 기판을 준비한다. 상기 그레이디드 실리콘저머늄층(12)은 약 1.0 내지 1.5 ㎛ 이하의 두께로 형성되며, 내부에 저머늄의 농도가 실리콘기판(10)의 표면과 접하는 부분에서 0 %로 시작하여 버퍼드 실리콘저머늄층(14)과 접하는 부분에서 설정치, 예를 들어 10%, 20%, 30% 까지 일정하게 증가하는 형태로 제공된다. 버퍼드 실리콘저머늄층(14)은 약 0.4 ㎛ 이하의 두께로 형성되며, 그 내부의 저머늄 농도는 일정하게 유지되도록 제공된다.Referring to FIG. 1, a first substrate on which a graded
도2를 참조하면, 상기 버퍼드 실리콘저머늄층(14)의 상부 표면으로부터 수소 이온을 주입하여 버퍼드 실리콘저너늄층(14)내에 수소이온 주입영역(15)을 형성한다. 상기 수소이온 주입영역(15)을 경계으로 상측으로 노출된 부분을 제1 버퍼드 실리콘저머늄층(14a), 그레이드 실리콘저너늄층(12)과 접하는 부분을 제2 버퍼드 실리콘저머늄층(14b)으로 구분한다.Referring to FIG. 2, hydrogen ions are implanted from the upper surface of the buffered
도3을 참조하면, 실리콘기판(20)의 하나의 표면상에 실리콘옥사이드층(22)이 형성된 제2 기판을 준비한 후, 상기 제1 기판의 제1 버퍼드 실리콘저머늄층(14b)과 상기 제2 기판의 실리콘옥사이드층(22)이 접하도록 제1 기판과 제2 기판을 접합시킨다. Referring to FIG. 3, after preparing a second substrate having a
도4를 참조하면, 열처리 공정을 수행하여 상기 수소이온 주입영역(15)을 벽개하여 제1 기판 및 제2 기판을 분리한다. 따라서 상기 분리 공정에 의해 제2 기판은 실리콘옥사이드층(22) 상에 제1 버퍼드 실리콘저머늄층(14a)이 잔류하게 된다. Referring to FIG. 4, the hydrogen
도5를 참조하면, 벽개된 상기 제1 버퍼드 실리콘저머늄층(14a)의 벽개면을 평탄하게 한 후, 표면상에 스트레인드 실리콘층(16)을 성장시켜서 스트레인드 실리콘층을 포함한 스트레인드 SGOI 웨이퍼를 제조한다. Referring to FIG. 5, after the cleaved surface of the cleaved first buffered
도6 내지 도8은 도5의 종래 스트레인드 SGOI 웨이퍼에서 저머늄의 농도에 따른 버퍼드(buffered) 실리콘저머늄층(14a)의 표면상태를 보여주는 AFM 사진들이다.6 to 8 are AFM photographs showing the surface state of the buffered
도6은 저머늄의 농도가 10%인 버퍼드 실리콘저머늄층(14a)의 표면을 나타내는 AFM 사진이며, 쓰레딩 디스로케이션(threading dislocation)이나 크로스해치 패턴(cross-hatch pattern)이 형성되지 않는 비교적 양호한 상태를 보여주고 있으나, 표면 거칠기인 rms값이 0.38 nm 정도가 된다. Fig. 6 is an AFM photograph showing the surface of the buffered
도7은 저머늄의 농도가 20%인 버퍼드 실리콘저머늄층(14a)의 표면을 나타내는 AFM 사진이며, 구멍처럼 보이는 위치에 쓰레딩 디스로케이션이 형성되며, 가로 및 세로 방향의 무늬를 갖는 크로스해치 패턴이 형성되어 있어 양호하지 않은 상태를 보여주며, 표면 거칠기인 rms값이 4.1 nm 정도가 된다. FIG. 7 is an AFM photograph showing the surface of the buffered
도8은 저머늄의 농도가 30%인 버퍼드 실리콘저머늄층(14a)의 표면을 나타내는 AFM 사진이며, 역시 구멍처럼 보이는 위치에 쓰레딩 디스로케이션이 형성되며, 크로스해치 패턴이 형성되어 있어 양호하지 않은 상태를 보여주며, 표면 거칠기인 rms값이 4.6 nm 정도가 된다. Fig. 8 is an AFM photograph showing the surface of the buffered
도9는 종래의 스트레인드 SGOI 웨이퍼에서 버퍼드 실리콘저머늄층(14a)의 제거 두께에 따른 쓰레딩 전위 밀도를 나타내는 그래프이다. 버퍼드 실리콘저머늄층(14a)의 제거 두께는 상온에서 세코(secco) 에칭을 통하여 버퍼드 실리콘저머늄층(14a)의 표면으로부터 제거된 두께를 나타내며, 실리콘저머늅층내에서 저머늄의 농도가 각기 10 %, 15% 및 20%인 경우에 대하여 실시하였다.FIG. 9 is a graph showing the threading dislocation density according to the removal thickness of the buffered
도9를 참조하면, 저머늄의 농도가 10%인 경우에는 버퍼드 실리콘저머늄층(14a) 내에 쓰레딩 전위가 거의 발생하지 않았지만, 저머늄의 농도가 15% 및 20%인 경우 버퍼드 실리콘저머늄층내에 쓰레딩 전위가 상당한 량으로 존재함을 알 수 있다.Referring to FIG. 9, when the germanium concentration is 10%, almost no threading dislocation occurs in the buffered
이상에서 살펴본 바와 같이 종래의 스트레인드 SGOI 웨이퍼에서는 스트레인드 실리콘층(16)과 접촉하는 버퍼드 실리콘저머늄층(14a) 내에 상당한 밀도의 쓰레딩 전위와 크로스-해치 패턴이 존재하기 때문에 표면 상태가 매우 불량하며, 그 위 에 에피택셜법에 의해 성장되는 스트레인드 실리콘층(16)도 매우 불량하게 형성된다는 문제점이 있다.As described above, in the conventional strained SGOI wafer, the surface state is very poor because there is a significant density of threading dislocations and cross-hatch patterns in the buffered
또한, 종래의 제1 기판의 버퍼드 실리콘저머늄층(14a) 내에 존재하는 쓰레딩 전위와 크로스-해치 패턴으로 인하여 제2 기판과의 접합시 제1 기판의 버퍼드 실리콘저머늄층(14a)와 제2 기판의 실리콘옥사이드층(22)과의 접합이 양호하게 이루어지지 않는다는 문제점이 있다. Further, the buffered
본 발명의 목적은 상기 종래 기술의 문제점을 극복하기 위한 것으로서, 별도로 스트레인드 실리콘층을 성장시키는 공정을 사용하지 않고도 용이하게 스트레인드 실리콘층을 형성할 수 있는 반도체 웨이퍼를 제조하는 방법을 제공하는 데 있다. An object of the present invention is to overcome the problems of the prior art, to provide a method of manufacturing a semiconductor wafer that can easily form a strained silicon layer without using a separate process for growing a strained silicon layer have.
본 발명의 다른 목적은, 쓰레딩 전위 또는 크로스-해치 패턴 등의 결함이 없는 스트레인드 실리콘층을 포함한 반도체 웨이퍼를 제조하는 방법을 제공하는 데 있다.It is another object of the present invention to provide a method of manufacturing a semiconductor wafer comprising a strained silicon layer free of defects such as threading dislocations or cross-hatch patterns.
본 발명의 또다른 목적은, 본 발명의 제조방법에 의해 제조된 스트레인드 실리콘층을 포함한 반도체 웨이퍼를 제공하는 데 있다.Another object of the present invention is to provide a semiconductor wafer including a strained silicon layer produced by the manufacturing method of the present invention.
본 발명의 또다른 목적은, 본 발명에 의해 제조된 웨이퍼를 이용한 반도체 소자를 제공하는 데 있다.Another object of the present invention is to provide a semiconductor device using the wafer manufactured by the present invention.
상기 본 발명의 목적들을 달성하기 위한 본 발명에 따른 스트레인드 실리콘 층을 포함하는 반도체 웨이퍼의 제조방법은, 단결정 실리콘층을 포함하는 제1 기판과, 일면에 절연층이 형성된 제2 기판을 준비하는 단계; 상기 제1 기판의 상기 실리콘층 상에 리랙스드 실리콘저머늄층을 형성하는 단계; 상기 제1 기판의 표면으로부터 소정 깊이에 불순물 이온을 주입하여 불순물이온 주입영역을 형성하는 단계; 상기 제1 기판 상에 형성된 상기 리랙스드 실리콘저머늄층과 상기 제2 기판상에 형성된 상기 절연층을 접촉하도록 상기 제1 기판과 제2 기판을 결합하는 단계; 열처리를 수행하여 상기 제1 기판내의 상기 불순물 이온 주입영역을 벽개하는 단계; 및 상기 리랙스드 실리콘저머늄층 상에 잔류하는 상기 실리콘층을 씨닝하여 스트레인드 실리콘층을 형성하는 단계;를 포함한다.In accordance with another aspect of the present invention, there is provided a method of manufacturing a semiconductor wafer including a strained silicon layer, the method including preparing a first substrate including a single crystal silicon layer and a second substrate having an insulating layer formed on one surface thereof. step; Forming a layer of relaxed silicon germanium on the silicon layer of the first substrate; Implanting impurity ions to a predetermined depth from a surface of the first substrate to form an impurity ion implantation region; Coupling the first substrate and the second substrate to contact the relaxed silicon germanium layer formed on the first substrate and the insulating layer formed on the second substrate; Cleaving the impurity ion implantation region in the first substrate by performing a heat treatment; And thinning the silicon layer remaining on the relaxed silicon germanium layer to form a strained silicon layer.
상기 제2 기판에 형성된 상기 절연층은 실리콘산화물층일 수 있으며, 예를 들어 열산화 공정에 의해 형성할 수 있다.The insulating layer formed on the second substrate may be a silicon oxide layer, and for example, may be formed by a thermal oxidation process.
한편, 상기 제1 기판에 형성된 상기 리랙스드 실리콘저머늄층의 두께는 10 nm 내지 200 nm 범위내인 것이 바람직하며, 상기 제1 기판에 형성된 상기 리랙스드 실리콘저머늄층 내의 저머늄의 농도는 10 내지 40 원자% 범위내인 것이 바람직하며, 상기 제1 기판에 상기 리랙스드 실리콘저머늄층 형성하는 온도는 500 내지 900 ℃ 범위내인 것이 바람직하며, 상기 리랙스드 실리콘저머늄층은 에피택시법에 의해 성장하며, 상기 단결정 실리콘층의 표면으로부터 소정의 높이까지는 스트레인드 실리콘저머늄층으로 형성될 수도 있다. 또한, 상기 불순물 이온은 수소이온이며, 30 KeV 이하의 저전압으로 주입되는 것이 바람직하다.On the other hand, the thickness of the relaxed silicon germanium layer formed on the first substrate is preferably in the range of 10 nm to 200 nm, the concentration of germanium in the relaxed silicon germanium layer formed on the first substrate is 10 to 40 It is preferable to be in the atomic% range, the temperature of forming the relaxed silicon germanium layer on the first substrate is preferably in the range of 500 to 900 ℃, the relaxed silicon germanium layer is grown by epitaxy method, It may be formed of a strained silicon germanium layer from the surface of the single crystal silicon layer to a predetermined height. In addition, the impurity ions are hydrogen ions, preferably implanted at a low voltage of 30 KeV or less.
한편, 상기 제1 기판과 상기 제2 기판을 결합하는 단계는, 상기 제1 기판과 상기 제2 기판의 가장자리에서 상기 제1 기판과 상기 제2 기판의 적어도 일부분을 접촉시킨 후 순차적으로 접촉면적을 증가시키면서 결합하는 것, 바람직하게는 상기 제1 기판과 상기 제2 기판을 수직방향의 하측의 적어도 일부분을 접촉시킨 후 순차적으로 상측방향으로 접촉면적을 증가시키면서 가압하여 결합한다.In the joining of the first substrate and the second substrate, at least a portion of the first substrate and the second substrate may be contacted at edges of the first substrate and the second substrate, and the contact area may be sequentially changed. Joining while increasing, preferably, the first substrate and the second substrate is in contact with at least a portion of the lower side in the vertical direction, and then pressurized while sequentially increasing the contact area in the upper direction.
한편, 상기 불순물 이온 주입영역을 벽개하는 단계에서, 열처리는 400℃ 이하의 저온에서 수행하는 것이 반도체 웨이퍼에 대한 써멀 버짖면에서 바람직하다.On the other hand, in the step of cleaving the impurity ion implantation region, it is preferable that the heat treatment is performed at a low temperature of 400 ° C. or lower in view of thermal insulation to the semiconductor wafer.
또한, 상기 스트레인드 실리콘층을 형성하는 단계는, 상기 벽개된 실리콘층의 표면을 1차 수소 열처리하는 단계를 포함할 수 있으며, 상기 벽개된 실리콘층의 표면을 습식 식각, 예를 들어 NH4OH, H2O2 및 H20의 혼합용액을 식각액으로 사용하여 습식 식각하는 단계를 포함할 수 있으며, 상기 습식 식각 단계 후에, 상기 식각된 실리콘층의 표면을 2차 수소 열처리하는 단계를 더 포함할 수도 있다.The forming of the strained silicon layer may include performing a first hydrogen heat treatment on the surface of the cleaved silicon layer, and wet etching the surface of the cleaved silicon layer, for example, NH 4 OH. , Wet etching using a mixed solution of H 2 O 2 and
상기 본 발명의 또다른 목적을 달성하기 위한 본 발명에 따른 반도체 웨이퍼는 전술한 본 발명에 따른 스트레인드 실리콘층을 포함하는 반도체 웨이퍼의 제조방법에 의해 제조된 반도체 웨이퍼일 수 있다.The semiconductor wafer according to the present invention for achieving another object of the present invention may be a semiconductor wafer manufactured by the method for manufacturing a semiconductor wafer comprising a strained silicon layer according to the present invention described above.
본 발명의 반도체 웨이퍼에서, 상기 제2 기판에 형성된 상기 절연층은 실리콘산화물층이며, 바람직하게는 상기 제1 기판에 형성된 상기 리랙스드 실리콘저머늄층의 두께는 10 nm 내지 200 nm 범위내이며, 상기 제1 기판에 형성된 상기 리랙스드 실리콘저머늄층 내의 저머늄의 농도는 10 내지 40 원자% 범위내이며, 상기 스트레인드 실리콘층의 두께는 10 내지 50 nm 범위내이며, 상기 스트레인드 실리콘층 의 표면 거칠기는 0,1 내지 0.5 nm 범위내이다. 한편, 상기 스트레인드 실리콘층과 접촉하는 상기 리랙스드 실리콘저머늄층은 그 접촉 부분으로부터 일정한 두께까지 스트레인드 실리콘저머늄층일 수 있다. In the semiconductor wafer of the present invention, the insulating layer formed on the second substrate is a silicon oxide layer, preferably, the thickness of the relaxed silicon germanium layer formed on the first substrate is in the range of 10 nm to 200 nm. The concentration of germanium in the relaxed silicon germanium layer formed on the first substrate is in the range of 10 to 40 atomic%, the thickness of the strained silicon layer is in the range of 10 to 50 nm, and the surface roughness of the strained silicon layer Is in the range of 0,1 to 0.5 nm. On the other hand, the relaxed silicon germanium layer in contact with the strained silicon layer may be a strained silicon germanium layer to a predetermined thickness from the contact portion.
상기 본 발명의 또다른 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 전술한 본 발명의 제조방법에 따라 제조된 스트레인드 실리콘층을 포함하는 반도체 웨이퍼; 상기 반도체 웨이퍼의 상기 스트레인드 실리콘층 상에 게이트절연층을 개재하여 형성된 게이트전극; 및 상기 게이트전극의 양 측벽에 대응하여 상기 반도체 웨이퍼의 상부에 형성된 소오스/드레인 영역;을 포함한다.According to another aspect of the present invention, there is provided a semiconductor device including: a semiconductor wafer including a strained silicon layer manufactured according to the above-described manufacturing method of the present invention; A gate electrode formed on the strained silicon layer of the semiconductor wafer via a gate insulating layer; And a source / drain region formed on the semiconductor wafer corresponding to both sidewalls of the gate electrode.
바람직하게는, 상기 제1 기판에 형성된 상기 리랙스드 실리콘저머늄층의 두께는 10 nm 내지 200 nm 범위내이며, 상기 제1 기판에 형성된 상기 리랙스드 실리콘저머늄층 내의 저머늄의 농도는 10 내지 40 원자% 범위내이며, 상기 스트레인드 실리콘층의 두께는 10 내지 50 nm 범위내이며, 상기 스트레인드 실리콘층과 접촉하는 상기 리랙스드 실리콘저머늄층은 그 접촉 부분으로부터 일정한 두께까지 스트레인드 실리콘저머늄층으로 구성될 수 있으며, 상기 소오스/드레인영역은 상기 리랙스드 실리콘저머늄층까지 연장될 수 있다.Preferably, the thickness of the relaxed silicon germanium layer formed on the first substrate is in the range of 10 nm to 200 nm, and the concentration of germanium in the relaxed silicon germanium layer formed on the first substrate is 10 to 40 atoms. %, The thickness of the strained silicon layer is in the range of 10 to 50 nm, the relaxed silicon germanium layer in contact with the strained silicon layer is composed of a strained silicon germanium layer from the contact portion to a constant thickness The source / drain region may extend to the relaxed silicon germanium layer.
이하, 첨부 도면을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
다음에 설명되는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위 해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.The embodiments described below may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings illustrating embodiments of the present invention, the thicknesses of certain layers or regions are exaggerated for clarity of specification, and like numerals in the drawings refer to like elements. In addition, where a layer is described as being "top" of another layer or substrate, the layer may be present directly on top of the other layer or substrate, with a third layer intervening therebetween.
도10 내지 도14는 본 발명의 일 실시예에 따른 스트레인드 SGOI 웨이퍼를 제조하는 공정단계를 나타내는 공정단면도들이다.10 to 14 are process cross-sectional views illustrating a process step of manufacturing a strained SGOI wafer according to an embodiment of the present invention.
도10을 참조하면, 제1 실리콘기판(50) 상에 리랙스드 실리콘저머늄층(52)이 형성된 제1 기판을 준비한다. 상기 제1 기판은 결합 웨이퍼(bonding wafer) 혹은 소자 웨이퍼(device wafer)라고도 불린다. 상기 제1 실리콘기판(50)은 단결정 실리콘 기판이며, 상기 리랙스드 실리콘저머늄층(52)은 에피택셜 성장법에 의해 성장시킨다. 단결정 실리콘의 격자상수는 5.431Å이며, 실리콘저머늄의 격자상수는 5.646Å이기 때문에 실리콘과 실리콘저머늄과의 부정합(mismatch)는 약 4.1%가 된다. 따라서 제1 실리콘기판(50)의 표면으로부터 소정의 임계두께(critical thickness)까지는 실리콘과 실리콘저머늄과의 부정합으로 인하여 스트레인드 실리콘저머늄 영역이 되며, 임계두께 이상의 두께에서는 스트레인이 해소되어 평행 격자상태인 리랙스드 실리콘저머늄 영역이 된다. 본 실시예에서는 리랙스드 실리콘저머늄층(52)에서 저머늄의 농도를 다양하게 포함시켰으며, 예를 들어 저머늄의 농도가 약 20% 정도인 경우 스트레인드 실리콘저머늄 영역은 약 30 nm 전후가 되며, 이러한 스트레인드 상태를 넘어 리랙스드 상태로 유지되는 것이 바람직하기 때문에 본 실시예에 서 적어도 이러한 임계두께 이상으로 성장시키며, 본 실시예에서는 리랙스드 실리콘저머늄층(52)의 두께는 약 200 nm 이하로 하였다.Referring to FIG. 10, a first substrate on which the relaxed
도11을 참조하면, 제1 기판에 대하여 저전압의 불순물이온, 예를 들어 수소이온을 주입한다. 본 실시예에서는 수소이온의 주입에너지는 약 25 KeV 정도의 저전압 에너지를 사용하였으며, 수소 도즈량은 약 6 x 1016 cm-2 정도가 되도록 하였다. 따라서, 리랙스드 실리콘저머늄층(52) 아래의 소정 위치, 즉 제1 실리콘기판(50)의 표면으로부터 소정의 깊이에 투영비정거리(Rp)를 갖는 수소이온 주입영역(54)가 형성되며, 이를 경계로 제1 실리콘기판(50)은 최종 웨이퍼에서 제거되는 제거 실리콘기판(50a) 및 잔류하는 잔류 실리콘기판(50b)으로 구분하기로 한다. Referring to FIG. 11, impurity ions of low voltage, for example, hydrogen ions, are implanted into the first substrate. In the present embodiment, the implantation energy of hydrogen ions was about 25 KeV low voltage energy, and the hydrogen dose was about 6 x 10 16 cm -2 . Accordingly, a hydrogen
도11에서는 수소이온 주입영역(54)를 점선으로 표시하였지만, 수소이온 주입영역은 수소이온들이 일정한 폭을 갖고 분포된 영역을 의미한다. 본 실시예에서 사용된 수소이온 주입에너지는 예시적인 것이며, 수소이온 주입에너지의 증가에 따라 △Rp 값도 증가하며, 후술하는 바와 같이 후속되는 열처리 공정에 의해 수소이온 주입영역이 벽개되는 경우 벽개된 표면의 표면 거칠기를 나타내는 Rms 값도 증가하게 된다. In FIG. 11, the hydrogen
도12를 참조하면, 제2 실리콘기판(60)한 표면에 적어도 절연층, 예를 들어 실리콘옥사이드층(62)이 형성된 제2 기판을 준비한다. 제2 기판은 기준 웨이퍼 혹은 핸들링 웨이퍼(handling wafer)라고 불리기도 한다. 상기 절연층은 통상의 다양한 방법에 의해 형성할 수 있으며, 예를 들어 열산화 공정을 수행하여 제2 실리콘 기판(60))의 표면에 산화막, 즉 실리콘옥사이드층(62)을 형성한다. 실리콘옥사이드층(62)은 스트레인드 SGOI 웨이퍼에서 매몰 산화층(Buried Oxide Layer; BOX층)의 역할을 하는 것으로서 필요에 따라 수십 내지 수천 Å 정도의 두께로 형성할 수 있다. Referring to FIG. 12, a second substrate having at least an insulating layer, for example, a
이어서, 서로 접촉하게 될 제1 기판의 리랙스드 실리콘저머늄층(52)의 표면과 제2 기판의 실리콘옥사이드층(62)의 표면을 SCI 등의 표준 세정액으로 세정하여 표면의 오염물을 제거한 후 이들 두 기판을 웨이퍼를 접착시킨다. 도12에서는 제1 기판과 제2 기판이 상하에 위치하여 서로 수평식으로 접착하는 것으로 도시되어 있으나, 수평식 이외에도 바람직하게는 제1 기판과 제2 기판이 수직 접착식으로 접착할 수도 있다. Subsequently, the surface of the relaxed
접착 방식은 리랙스드 실리콘저머늄층(52)과 실리콘 옥사이드층(62)의 적어도 일부가 먼저 접촉되면서 그 접촉면적이 한쪽 방향(수직 접착식에서는 수직 상방향)으로 증가하면서 접착되도록 한다. 이는 리랙스도 실리콘저머늄층(52)의 표면과 실리콘옥사이드층(62)의 표면이 모두 굴곡이 있다는 점과 실리콘기판(50, 60)이 탄성체라는 점을 고려하여 한쪽 방향으로 가압하면서 접착함으로써 접촉 표면이 평탄해지면서 이들 사이에 형성될 수 있는 수분등의 보이드 성분을 외측으로 밀어내어 제거하면서 접착하는 형태이기 때문에 접착면에서의 보이드가 현저히 감소되어 접착력이 향상될 수 있도록 해준다. 본 실시예에서의 접착은 상온에서 실시하는 것이 바람직하며, 이때 두 웨이퍼는 친수성(hydrophillic) 조건하에서 수소결합에 의해 상호 접착될 수 있다. The bonding method allows the relaxed
도13을 참조하면, 저온에서 열처리를 수행하여 수소이온 주입영역(54)을 벽개(cleavage)하여 제거 실리콘기판(50a)을 제거하고, 잔류 실리콘기판(50b)을 제2 기판으로 이전시킨다. 본 실시예에서 벽개 열처리는 약 400℃ 정도의 온도 이하에서 적어도 약 1분 이상 수행한다. 벽개 과정은 열처리 동안에 수소이온 주입 영역내의 버블들이 상호작용을 하여 충분한 블리스터(blister)가 형성되고 이들이 전파되면서 플레이크(flake) 현상이 일어나면서 이루어진다. Referring to FIG. 13, heat treatment is performed at a low temperature to cleavage the hydrogen ion implanted
본 발명자들은 벽개를 위한 열처리 온도와 벽개면의 Rms 값이 일정한 상관관계가 있음을 알아내었으며, 예를 들어 열처리 온도가 450℃인 경우 Rms값은 약 3.15 nm이며, 열처리 온도가 550℃인 경우 Rms값은 약 10.9 nm이며, 열처리 온도가 650℃인 경우 Rms값은 약 14.5 nm이며, 열처리 온도가 750℃인 경우 Rms값은 약 25.0 nm 이상이 되고, 또한, 열처리 온도가 550℃에서 벽개면에서 디스로케이션이 발생하고 열처리 온도의 증가와 함께 디스로케이션이 성장 및 응집함을 알 수 있었다. 이러한 벽개면에서의 디스로케이션은 후속되는 벽개면에 대한 습식 식각시 저해 요소로 작용하게 된다. 이러한 디스로케이션의 발생과 벽개면에서의 Rms 값을 고려하여 벽개 공정시 열처리 온도는 450℃ 이하의 저온으로 유지하는 것이 바람직하다. The inventors have found that there is a constant correlation between the heat treatment temperature for cleavage and the Rms value of the cleavage surface. For example, when the heat treatment temperature is 450 ° C., the Rms value is about 3.15 nm, and when the heat treatment temperature is 550 ° C. The value is about 10.9 nm, the Rms value is about 14.5 nm when the heat treatment temperature is 650 ° C, and the Rms value is about 25.0 nm or more when the heat treatment temperature is 750 ° C. It can be seen that the location occurs and the dislocation grows and aggregates with increasing heat treatment temperature. This dislocation on the cleaved surface acts as an inhibitory factor in the subsequent wet etching of the cleaved surface. In consideration of the occurrence of dislocation and the Rms value at the cleaved surface, it is preferable to maintain the heat treatment temperature at a low temperature of 450 ° C. or lower during the cleavage process.
본 출원의 발명자들은 벽개 공정시 열처리온도가 증가함에 따라 수소이온의 아웃-디퓨젼이 활발히 일어나며, 따라서, 벽개 공정시 충분한 블리스터의 발생과 플레이크 현상이 일어나기 위한 수소이온 도즈량을 유지하기 위해서는 벽개 공정시 열처리 온도가 증가함에 따라 수소이온 도즈량을 증가시켜야 하므로 생산단가가 높 아지게 되고 Rms가 나빠지게 되지만, 저온에서 열처리를 수행하게 되면 수소이온의 아웃-디퓨전이 낮아 작은 수소이온 도즈량으로도 충분히 벽개가 일어날 수 있다는 점을 알 수 있었다. The inventors of the present application actively out-diffusion of hydrogen ions as the heat treatment temperature increases during the cleaving process, and thus, in order to maintain a sufficient amount of hydrogen ion dose to generate sufficient blister and flake phenomenon during the cleaving process, As the heat treatment temperature increases during the process, the hydrogen ion dose must be increased, resulting in higher production cost and lower Rms. However, when the heat treatment is performed at low temperature, out-diffusion of hydrogen ions is low, resulting in a small amount of hydrogen ion dose. It was also found that cleavage could occur sufficiently.
도13 및 도14를 참조하면, 저온 열처리로 수소이온 주입영역(54)를 벽개한 후, 벽개된 잔류 실리콘기판(50b)을 소정의 두께로 씨닝(thinning)한다. 이러한 씨닝의 결과 잔류 실리콘기판(50b)이 소정의 임계 두께 이하로 얇아지면서 잔류 실리콘기판(50b)에 스트레인이 발생하여 스트레인드 실리콘층(50c)이 형성된다. 즉, 제1 기판에서 실리콘기판(50)에 성장되는 리랙스드 실리콘저머늄층(52)에서 실리콘기판(50)과 접하는 부분에서는 실리콘과 실리콘저머늄과의 격자상수의 부정합으로 에피택셜 성장되는 실리콘저머늄층에 스트레인인 발생하며, 이렇게 발생된 스트레인은 도13, 14에서와 같이 역으로 잔류 실리콘기판(50b)의 두께가 임계 두께 이하로 되면 잔류 실리콘기판에 스트레인을 유발시켜, 스트레인드 실리콘층(50c)을 형성하게 되는 것이다. 13 and 14, after the hydrogen
이러한 씨닝 공정은 화학기계적 연마(CMP) 공정을 통하여 수행할 수도 있으나, 본 실시예에서는 공정의 간소화와 표면 거칠기를 양호하게 유지하기 위해 수소 열처리와 습식 식각을 조합하여 수행하였다.The thinning process may be performed through a chemical mechanical polishing (CMP) process, but in this embodiment, a combination of hydrogen heat treatment and wet etching is performed to simplify the process and maintain a good surface roughness.
즉, 벽개면의 표면에 대하여 1차 수소 열처리를 수행하는 공정으로서, 수소 분위기하에서 열처리 온도는 1100 ℃ 이상에서 적어도 1분 이상 수행하였다. 수소 열처리에 따라 잔류 실리콘기판(50b)의 Rms 값은 현저히 낮아지게 된다.That is, as a step of performing the first hydrogen heat treatment on the surface of the cleaved surface, the heat treatment temperature was performed at least 1 minute at 1100 ℃ or more under hydrogen atmosphere. According to the hydrogen heat treatment, the Rms value of the
계속하여, 1차 수소 열처리를 수행한 후 벽개된 잔류 실리콘기판(50b)의 표 면에 대하여 습식 식각을 수행한다. 식각액은 NH4OH : H2O2 : H20 = 0.5 : 1 : 5인 식각액을 사용하였으며, 식각온도는 65 내지 100℃의 범위에서 수행하였으며, 식각시간 및 식각두께는 원하는 최종적으로 소자형성영역이 될 스트레인드 실리콘층(50c)의 두께를 고려하여 설정하였다. 본 발명의 식각액을 선택한 이유는 식각속도가 낮고 식각후 식각두께의 균일도가 우수하기 때문에 아주 얇은 스트레인드 실리콘층(50c)을 형성하는 데 매우 유리하기 때문이다.Subsequently, after performing the first hydrogen heat treatment, wet etching is performed on the surface of the cleaved
계속하여, 습식 식각된 스트레인드 실리콘층(50c, 본 명세서에서 실리콘층의 두께에 따라 잔류 실리콘기판과 스트레인드 실리콘층을 일부 혼용해서 사용한다)의 표면에 대하여 2차 수소 열처리 공정을 수행하여 표면 거칠기를 매우 양호하게 한다. 2차 열처리 공정은 전술한 1차 열처리 공정과 동일한 방법으로 수행한다. Subsequently, the surface of the wet etched
도15 내지 도18은 본 발명의 일 실시예에 따른 스트레인드 SGOI 웨이퍼의 제조과정에서 도13에서 실리콘기판(50)상에 성장되는 리랙스드 실리콘저머늄층(52)에 대한 저머늄의 SIMS 프로파일을 나타낸다.15 to 18 illustrate SIMS profiles of germanium for the relaxed
도15는 저머늄의 농도가 8 %(이하 at%)인 경우이며, 도16은 10 %인 경우이며, 도17은 14 %인 경우이며, 도18은 18 %인 경우를 나타낸다. 각 그래프로부터 저머늄의 농도는 두께에 따라 일정한 것을 알 수 있다.FIG. 15 shows a case where the concentration of germanium is 8% (hereinafter at%), FIG. 16 shows 10%, FIG. 17 shows 14%, and FIG. 18 shows 18%. It can be seen from each graph that the concentration of germanium is constant depending on the thickness.
도19 내지 도22는 본 발명의 일 실시예에 따른 스트레인드 SGOI 웨이퍼에서 리랙스드(relaxed) 실리콘저머늄층(52)의 표면상태를 보여주는 현미경 사진들이다. 도19는 저머늄의 농도가 8 %인 경우이며, 도20는 저머늄의 농도가 10 %인 경우이 며, 도21는 저머늄의 농도가 14 %인 경우이며, 도22는 저머늄의 농도가 18 %인 경우를 나타내며, 모든 경우 표면 상태가 매우 양호함을 알 수 있다. 즉, 도7 및 도8에서 나타난 종래의 스트레인드 SGOI 웨이퍼에서 버퍼드 실리콘층에서 나타나던 쓰레딩 전위가 발생하지 않으며, 크로스-해치 패턴도 발생하지 않음을 알 수 있다. 19 to 22 are micrographs showing the surface state of a relaxed
도23 내지 도26은 본 발명의 일 실시예에 따른 스트레인드 SGOI 웨이퍼에서리랙스드 실리콘저머늄층의 표면상태를 보여주는 AFM 사진들이다. 도23은 저머늄의 농도가 8 %인 경우로서 표면 거칠기인 rms값이 0.15 nm를 나타내며, 도24는 저머늄의 농도가 10 %인 경우로서 표면 거칠기인 rms값이 0.19 nm를 나타내며, 도25는 저머늄의 농도가 14 %인 경우로서 표면 거칠기인 rms값이 0.21 nm를 나타내며, 도26은 저머늄의 농도가 18 %인 경우로서 표면 거칠기인 rms값이 0.455 nm를 나타낸다. 즉, 도6 내지 도8에서 종래의 스트레인드 SGOI 웨이퍼에서의 표면 거칠기에 비하여 본 발명의 모든 경우 표면 거칠기 상태가 매우 양호함을 알 수 있다. 23 to 26 are AFM photographs showing a surface state of a relaxed silicon germanium layer in a strained SGOI wafer according to an embodiment of the present invention. Fig. 23 shows the rms value of surface roughness of 0.15 nm when the concentration of germanium is 8%, and Fig. 24 shows the rms value of 0.19 nm of the surface roughness when the concentration of germanium is 10%. Denotes a case where the concentration of germanium is 14%, and the rms value of surface roughness is 0.21 nm, and FIG. 26 shows an rms value of surface roughness of 0.455 nm when the concentration of germanium is 18%. That is, it can be seen from FIGS. 6 to 8 that the surface roughness is very good in all cases of the present invention compared to the surface roughness in the conventional strained SGOI wafer.
도27은 본 발명의 일 실시예 따른 스트레인드 SGOI 웨이퍼(도14 참조)에서 리랙스드 실리콘저머늄층(52)상에 스트레인드 실리콘층(50c)이 형성되는 메카니즘을 구체적으로 설명하기 위한 도면이다. 도27에서 (a)는 실리콘 격자와 격자상수를 나타내는 것으로서 실리콘의 격자상수는 5.431Å이며, (c)는 저머늄의 격자와 격자상수를 나타내는 것으로서 그 격자상수는 5.646Å이며, (b)는 실리콘 격자에 저머늄이 포함된 격자와 그 격자상수를 나타내며, 실리콘과 실리콘저머늄과의 부정합(mismatch)는 약 4.1%가 된다. (d)는 실리콘저머늄층상에 형성된 실리콘층이 실리콘저머늄층의 격자상수 보다 작기 때문에 실리콘저머늄층과 실리콘층이 접하는 부 분에서 인장 스트레인(tensile strain)이 X 및 Y 방향 모두 발생되는 것을 보여준다. 즉 도14에서 리랙스드 실리콘저머늄층(52)의 표면으로부터 소정의 임계 두께 까지 스트레인이 발생된 스트레인드 실리콘층(50c)을 형성할 수 있다는 것을 설명해준다.FIG. 27 is a view for explaining a mechanism in which the
도28은 본 발명의 일 실시예에 따른 스트레인드 SGOI 웨이퍼에서 스트레인드 실리콘층(50c)의 형성을 위한 저머늄 농도 및 임계 두께 관계를 알아보기 위해 인용한 그래프이다. 본 그래프는 여러 온도에서 실리콘저머늄층상에 스트레인드 실리콘층을 형성하기 위한 임계 두께를 나타내는 것으로서, 전술한 D.C. Houghton씨의 논문 "Strain relaxaion kinetics in Si1 - xGex/Si heterostructures" (J. Appl. Phys. Vol.70, No 4, 15 August 1991, pages 2136-2151)의 도13을 인용한 것이다. 도13의 각 그래프(이론치 또는 실험치)에서 그래프를 경계로 우측 상단은 리랙스드 상태(relaxed state)를 나타내며, 좌측 하단은 스트레인드 상태(strained state)를 나타낸다. 따라서 리랙스드 실리콘저머늄층(52) 상에 스트레인드 실리콘층(50c)을 형성하기 위해서는 실리콘저머늄층에서 저머늄의 농도(혹은 성장 온도도 고려)에 따라 실리콘층의 두께를 임계 두께 이하로 유지해야 한다. . FIG. 28 is a graph cited for determining a germanium concentration and a critical thickness relationship for forming a
도29는 본 발명의 일 실시예에 따라 제조된 스트레인드 SGOI 웨이퍼의 단면을 알 수 있는 사진이다. 즉 도14에 대응하여 제2 실리콘기판(60)상에 실리콘옥사이드층(62)이 약 200 nm로 형성되며, 실리콘옥사이드층(62) 상에 리랙스드 실리콘저머늄층(52)이 약 110 nm 로 형성되며, 리랙스드 실리콘저머늄층(52) 상에 스트레 인드 실리콘층(50c)이 약 50 nm의 두께로 형성된 것을 나타낸다. 도29로부터 리랙스드 실리콘저머늄층(52)에 쓰레딩 전위등의 결함이 발생하지 않으며, 그 위에 양호한 스트레인드 실리콘층이 형성됨을 알 수 있다.29 is a photograph showing a cross section of a strained SGOI wafer manufactured according to one embodiment of the present invention. That is, the
도30은 본 발명의 일 실시예에 따른 스트레인드 SGOI 웨이퍼를 적용할 수 있는 반도체소자로서, 모스(MOS) 트랜지스터의 일 예를 나타낸 단면도이다. 즉, 본 발명의 스트레인드 SGOI 웨이퍼에 대하여 소자분리영역(76), 예를 들어 트렌치 소자분리영역을 형성한 후 게이트산화막(70)을 형성하고 게이트전극물질을 형성한 후 패터닝하여 게이트전극(72)을 형성하고, 게이트전극 패턴을 이온주입 마스크로 불순물이온을 주입하여 소오스/드레인영역(74)을 형성한다. 소오스/드레인영역(74)의 깊이는 설계된 바에 따르며 실리콘옥사이드층(62)의 표면에 이르도록 깊게 주입할 수도 있다. 도30은 본 발명의 스트레인드 SGOI를 이용하여 제조할 수 있는 기본적인 모스 트랜지스터를 나타내지만, 본 발명은 보다 다양한 반도체 소자의 제조에 이용할 수 있음은 물론이다.30 is a cross-sectional view illustrating an example of a MOS transistor as a semiconductor device to which a strained SGOI wafer according to an embodiment of the present invention may be applied. That is, after forming the
이상에서 본 발명의 바람직한 실시예들에 대하여 상술하였지만, 본 발명은 이에 한정되는 것은 아니며, 첨부되는 특허청구범위의 기술적 사상의 범위내에서 당업자라면 다양하게 변형 실시할 수 있음은 물론이다. Although preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications may be made by those skilled in the art within the scope of the technical idea of the appended claims.
본 발명에 의하면, 별도로 실리콘저머늄층상에 스트레인드 실리콘층을 별도로 성장시키는 공정을 수행하지 않고 단지 씨닝공정을 수행함으로써 스트레인드 실리콘층을 형성할 수 있기 때문에 매우 공정이 단순화될 수 있다.According to the present invention, since the strained silicon layer can be formed by performing only a thinning process without performing a process of separately growing the strained silicon layer on the silicon germanium layer, the process can be greatly simplified.
본 발명에 의하면, 리랙스드 실리콘저머늄층의 품질 및 표면상태가 매우 양호하기 때문에 우수한 특성을 갖는 스트레인드 SGOI 웨이퍼를 제조할 수 있다.According to the present invention, a strained SGOI wafer having excellent characteristics can be manufactured because the quality and surface state of the relaxed silicon germanium layer are very good.
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