KR100675270B1 - Semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 복수개의 비트 라인들, 복수개의 상위 워드 라인들, 및 복수개의 하위 워드 라인들 각각의 사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 소정 비트의 제1로우 어드레스에 응답하여 복수개의 워드 라인 선택신호들을 발생하기 위한 로우 어드레스 디코더, 라이트 사이클에는 입력 데이터의 레벨에 따라 상위 및 하위 제어신호들중의 하나의 신호를 인에이블하고, 리드 사이클에는 상위(또는, 하위) 제어신호를 인에이블하고, 소정 비트의 제2로우 어드레스를 디코딩한 소정 개수의 디코딩 출력신호들 각각에 응답하여 상위 및 하위 제어신호들을 소정 개수의 상위 및 하위 워드 라인 제어신호들로 발생하기 위한 라이트/리드 제어회로, 및 복수개의 워드 라인 선택신호들 각각에 응답하여 인에이블되고, 소정 개수의 상위 및 하위 워드 라인 제어신호들을 입력하여 복수개의 상위 워드 라인들과 복수개의 하위 워드 라인들을 구동하기 위한 워드 라인 드라이버로 구성되어 있다. 따라서, 라이트 사이클에서 데이터를 한번만 라이트하면 됨으로써 라이트/리드 제어회로의 구성이 간단하고, 이에 따라 전력 소모가 줄어들게 된다.The present invention discloses a semiconductor memory device. The apparatus comprises a memory cell array having a plurality of bit lines, a plurality of upper word lines, and a plurality of memory cells connected between each of the plurality of lower word lines, the plurality of memory cells in response to a first row address of a predetermined bit. Row address decoder for generating four word line selection signals, one of the upper and lower control signals being enabled in the write cycle according to the level of the input data, and the upper (or lower) control signal in the read cycle. Write / lead control for enabling and generating upper and lower control signals into a predetermined number of upper and lower word line control signals in response to each of a predetermined number of decoding output signals decoded a second row address of a predetermined bit. A circuit, and enabled in response to each of the plurality of word line select signals, a predetermined number of high and Input the above word line control signal is composed of a word line driver for driving the plurality of upper word line and a plurality of sub word lines. Therefore, since the data needs to be written only once in the write cycle, the configuration of the write / read control circuit is simple, thereby reducing the power consumption.
Description
도1은 종래의 단위 비트 셀들을 구비한 반도체 메모리 장치의 구성을 나타내는 블록도이다.1 is a block diagram illustrating a configuration of a semiconductor memory device having conventional unit bit cells.
도2는 도1에 나타낸 라이트/리드 제어회로의 실시예의 회로도이다.FIG. 2 is a circuit diagram of an embodiment of the write / read control circuit shown in FIG.
도3a, b는 도2에 나타낸 라이트/리드 제어회로가 적용되는 단일 비트 셀들을 구비한 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.3A and 3B are operation timing diagrams for explaining the operation of the semiconductor memory device having single bit cells to which the write / read control circuit shown in Fig. 2 is applied.
도4는 본 발명의 단일 비트 셀들을 구비한 반도체 메모리 장치의 라이트/리드 제어회로의 실시예의 회로도이다.Figure 4 is a circuit diagram of an embodiment of a write / lead control circuit of a semiconductor memory device having single bit cells of the present invention.
도5a, b는 도4에 나타낸 라이트/리드 제어회로가 적용되는 단일 비트 셀들을 구비한 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다. 5A and 5B are operation timing diagrams for explaining the operation of the semiconductor memory device having single bit cells to which the write / read control circuit shown in Fig. 4 is applied.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 단일 비트 라인 셀들을 구비한 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a single bit line cells.
마이크로프로세서 및 디지털 신호 처리 시스템이 고속화됨에 따라, 이들 시스템에 적용되는 반도체 메모리 장치도 고속, 고집적 및 저전압의 특성이 요구되고 있다.As microprocessors and digital signal processing systems become faster, semiconductor memory devices applied to these systems also require high speed, high integration, and low voltage characteristics.
이와같은 추세에 따라 비트 셀의 면적을 줄이면서 저전압과 고속 리드/라이트 동작을 수행하기 위한 단일 비트 라인 셀들을 구비한 반도체 메모리 장치가 제안되었다.In accordance with this trend, a semiconductor memory device having single bit line cells for performing a low voltage and high-speed read / write operation while reducing the area of a bit cell has been proposed.
그런데, 종래의 단일 비트 셀들을 구비한 반도체 메모리 장치는 라이트 사이클에서 데이터를 메모리 셀에 두 번 라이트하도록 라이트/리드 제어회로가 구성되어 있었다.However, in the conventional semiconductor memory device having single bit cells, the write / read control circuit is configured to write data to the memory cells twice in a write cycle.
따라서, 종래의 단일 비트 셀들을 구비한 반도체 메모리 장치는 라이트/리드 제어회로의 구성이 복잡하고, 라이트 사이클에서 데이터가 두 번 라이트됨으로써 소모되는 전력이 증가하게 된다는 문제점이 있었다.Accordingly, the conventional semiconductor memory device having single bit cells has a problem in that the write / read control circuit is complicated in structure and power consumed by writing data twice in a write cycle increases.
본 발명의 목적은 단일 비트 셀들에 데이터를 라이트하는 경우에 라이트 동작이 간단함은 물론 라이트/리드 제어회로의 구성이 간단한 반도체 메모리 장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device having a simple write operation and a simple read / lead control circuit in the case of writing data to single bit cells.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 비트 라인들, 복수개의 상위 워드 라인들, 및 복수개의 하위 워드 라인들 각각의 사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 소정 비트의 제1로우 어드레스에 응답하여 복수개의 워드 라인 선택신호들을 발생하기 위한 로우 어드레스 디코더, 라이트 사이클에는 입력 데이터의 레벨에 따라 상위 및 하위 제어신호들중의 하나의 신호를 인에이블하고, 리드 사이클에는 상기 상위(또는, 하 위) 제어신호를 인에이블하고, 소정 비트의 제2로우 어드레스를 디코딩한 소정 개수의 디코딩 출력신호들 각각에 응답하여 상기 상위 및 하위 제어신호들을 소정 개수의 상위 및 하위 워드 라인 제어신호들로 발생하기 위한 라이트/리드 제어수단, 및 상기 복수개의 워드 라인 선택신호들 각각에 응답하여 인에이블되고, 상기 소정 개수의 상위 및 하위 워드 라인 제어신호들을 입력하여 상기 복수개의 상위 워드 라인들과 상기 복수개의 하위 워드 라인들을 구동하기 위한 워드 라인 드라이버를 구비하는 것을 특징으로 한다.The semiconductor memory device of the present invention for achieving the above object is a memory cell array having a plurality of memory cells connected between each of a plurality of bit lines, a plurality of upper word lines, and a plurality of lower word lines, A row address decoder for generating a plurality of word line selection signals in response to a first row address of a predetermined bit; in a write cycle, one of the upper and lower control signals is enabled and read according to the level of the input data. In the cycle, the upper (or lower) control signal is enabled, and the upper and lower control signals are received in predetermined numbers in response to each of a predetermined number of decoding output signals decoded a second row address of a predetermined bit. Write / read control means for generating lower word line control signals, and the plurality of words And a word line driver which is enabled in response to each of the in select signals, and inputs the predetermined number of upper and lower word line control signals to drive the plurality of upper word lines and the plurality of lower word lines. It is characterized by.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하기 전에 종래의 단일 비트 셀들을 구비한 반도체 메모리 장치의 구성 및 동작을 설명하면 다음과 같다.Hereinafter, a configuration and an operation of a semiconductor memory device having conventional single bit cells will be described with reference to the accompanying drawings.
도1은 종래의 단일 비트 라인 셀들을 구비한 반도체 메모리 장치의 구성을 나타내는 블록도로서, 2.3㎛2 단일 비트 라인 메모리 셀을 가진 16Mb CMOS SRAM(A 16-Mb CMOS SRAM with a 2.3㎛2 Single-Bit-Line Memory Cell)이란 제목으로 IEEE 학회지(IEEE journal of solid state circuits, Vol. 28, NO. 11, November 1993)에 공개되어 있다.1 is a block diagram showing the configuration of a semiconductor memory device having a conventional single bit line cell, 2.3㎛ 2 16Mb CMOS SRAM (A 16Mb CMOS SRAM with a single bit line memory cell with a 2.3㎛ 2 Single- Bit-Line Memory Cell is published in the IEEE Journal of Solid State Circuits, Vol. 28, NO. 11, November 1993.
도1에 나타낸 반도체 메모리 장치는 메모리 셀 어레이(10), 로우 어드레스 디코더(12), 워드 라인 드라이버(14), 라이트/리드 제어회로(16), 컬럼 선택 게이트 회로(18), 데이터 입출력 제어회로(20), 및 컬럼 어드레스 디코더(22)로 구성되 어 있다.The semiconductor memory device shown in Fig. 1 includes a
메모리 셀 어레이(10)는 복수개의 단일 비트 라인들(b1, b2, ..., bk), 복수개의 상위 워드 라인들(WIU, W2U, ..., WmU), 및 복수개의 하위 워드 라인들(WIL, W2L, ..., WmL) 각각의 사이에 연결된 복수개의 메모리 셀(MC)들로 구성되어 있다.The
복수개의 메모리 셀(MC)들 각각은 NMOS트랜지스터들(N1, N2), 및 인버터들(I1, I2)로 구성된 래치(LA)로 구성되어 있다. Each of the plurality of memory cells MC is configured by a latch LA formed of NMOS transistors N1 and N2 and inverters I1 and I2.
워드 라인 드라이버(14)는 워드 라인 선택신호(WL1)에 응답하여 인에이블되고 하위 워드 라인 제어신호(pW1L)를 반전하여 하위 워드 라인(W1L)을 선택하기 위한 제어신호를 발생하기 위한 인버터(I3), 워드 라인 선택신호(WL1)에 응답하여 인에이블되고 상위 워드 라인 제어신호(pW1U)를 반전하여 상위 워드 라인(W1U)을 선택하기 위한 제어신호를 발생하기 인버터(I4), 워드 라인 선택신호(WL1)에 응답하여 하위 워드 라인 제어신호(pW2L)를 반전하여 하위 워드 라인(W2L)을 선택하기 위한 제어신호를 발생하기 위한 인버터(I5), 및 워드 라인 선택신호(WL1)에 응답하여 상위 워드 라인 제어신호(pW2U)를 반전하여 상위 워드 라인(W2U)을 선택하기 위한 제어신호를 발생하기 위한 인버터(I6)로 구성되어 있다. 도시하지는 않았지만, 워드 라인 선택신호(WL1)에 응답하여 인에이블되고 상위 워드 라인 제어신호들(pW3U, pW4U)을 입력하여 상위 워드 라인(W3U, W4U)을 선택하기 위한 제어신호들을 발생하고, 하위 워드 라인 제어신호들(pW3L, pW4L)를 입력하여 하위 워드 라인들(W3L, W4L)을 선택하기 위한 제어신호들을 발생하기 위한 인버터들(미도시)로 구성되어 있다. 상술한 바와 같은 방법으로, 워드 라인 선택신호들(WL2, ..., WLm)에 응답하 여 인에이블되고 4개의 상위 및 하위 워드 라인 제어신호들((pW1L, pW1U), (pW2L, pW2U), (pW3L, pW3U), (pW4L, pW4U))을 입력하여 하위 및 상위 워드 라인들((W1L, W1U), (W2L, W2U), ..., (WmL, WmU))을 선택하기 위한 제어신호들을 각각 발생한다.The
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 1 will be described below.
메모리 셀 어레이(10)는 라이트 사이클에서, 상위 및 하위 워드 라인들(W1U, W1L)을 선택하기 위한 제어신호들에 응답하여 비트 라인들(b1, b2, ..., bk)로 전송되는 데이터를 두 번 라이트하고, 리드 사이클에서, 상위 또는 하위 워드 라인들(W1U, W1L)을 선택하기 위한 제어신호에 응답하여 래치(LA)에 저장된 데이터를 비트 라인들(b1, b2, ..., bk)로 전송한다. 로우 어드레스 디코더(12)는 로우 어드레스(Xi)를 디코딩함에 의해서 워드 라인들을 선택하기 위한 워드 라인 선택신호들(WL1, WL2, ..., WLm)을 발생한다. 워드 라인 드라이버(14)는 워드 라인 선택신호들(WL1, WL2, ..., WLm) 각각에 응답하여 인에이블되고, 워드 라인 제어신호들((pW1L, pW1U), (pW2L, pW2U), (pW3L, pW3U), (pW4L, pW4U))을 입력하여 워드 라인들((W1L, W1U), (W2L, W2U), (W3L, W3U), (W4L, W4U))을 선택하기 위한 제어신호들을 각각 발생한다. 라이트/리드 제어회로(16)는 라이트 사이클에서 어드레스 입력 변화, 리드 동작에서 라이트 동작으로 변화, 또는 입력 데이터 변화가 일어날 때마다 상위 및 하위 워드 라인 제어신호들이 발생된다. 펄스 신호들(pATD, pWE, pDIN)은 어드레스 입력 변화, 리드 동작에서 라이트 동작으로의 변화, 또는 입력 데이터 변화를 검출함에 의해서 발생된다. 또한, 데이터 라인들(미도시)과 컬 럼 선택 게이트 회로(18)사이의 입출력 데이터(Din/Dout)전송을 위한 펄스 신호(pcdin)가 발생된다. 컬럼 선택 게이트 회로(18)는 컬럼 선택 제어신호들(Y0, Y1, ..., Yk)에 응답하여 비트 라인들(b1, b2, ..., bk)을 각각 선택함에 의해서 선택된 비트 라인들(b1, b2, ..., bk)과 데이터 라인들(미도시)사이에 데이터를 전송한다. 데이터 입출력 제어회로(20)는 펄스 신호(pcdin)에 응답하여 데이터 라인들(미도시)과 컬럼 선택 게이트 회로(18)사이에 입출력 데이터(Din/Dout)를 전송한다. 컬럼 어드레스 디코더(22)는 컬럼 어드레스(Yj)를 디코딩함에 의해서 컬럼 선택 제어신호들(Y0, Y1, ..., Yk)을 발생한다.The
도2는 도1에 나타낸 라이트/리드 제어회로의 실시예의 회로도로서, 클럭신호 조합회로(30), 지연회로들(32, 34), 워드 라인 제어신호 발생회로들(36-1, 36-2, 36-3, 36-4), AND게이트(AN1), 인버터들(I7, I8, I9), NAND게이트들(NA1, NA2, NA3, NA4)로 구성되어 있다.FIG. 2 is a circuit diagram of the embodiment of the write / lead control circuit shown in FIG. 1, which includes a clock
워드 라인 제어신호 발생회로들(36-1, 36-2, 36-3, ..., 36-4) 각각은 AND게이트들(AN2, AN3), 및 인버터들(I10, I11)로 구성되어 있다.Each of the word line control signal generation circuits 36-1, 36-2, 36-3, ..., 36-4 is composed of AND gates AN2 and AN3 and inverters I10 and I11. have.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in Fig. 2 is as follows.
클럭신호 조합회로(30)는 펄스 신호들(pATD, pWE, pDin)을 조합함에 의해서 조합 펄스 신호(pSUM)를 발생한다. 라이트 사이클에서, 라이트 인에이블 신호들(WE1, WE2)은 모두 "하이"레벨이고, 리드 사이클에서, 라이트 인에이블 신호들(WE1, WE2)은 모두 "로우"레벨이다. AND게이트(AN1)는 "하이"레벨의 라이트 인에이블 신호(WE1)에 응답하여 조합 펄스 신호(pSUM)를 펄스 신호(p1)로 발생한다. 지 연 회로(32)는 펄스 신호(p1)를 소정 시간 지연하여 펄스 신호(pcdin)를 발생하고, 지연 회로(34)는 펄스 신호(p1)를 소정 시간 지연한다. 인버터들(I7, I8)은 펄스 신호들(p1, p2)을 각각 반전한다. 이때, 펄스 신호(p1)는 펄스 신호(p2)보다 앞서서 발생된다. NAND게이트들(NA1, NA3)은 펄스 신호(p1)가 "하이"레벨일 때 입력 데이터(Din)에 상관없이 "하이"레벨의 신호를 발생하고, 펄스 신호(p1)가 "로우"레벨일 때 입력 데이터(Din)가 "하이"레벨이면 "로우"레벨 및 "하이"레벨의 신호를 각각 발생하고, 입력 데이터(Din)가 "로우"레벨이면 "하이"레벨 및 "로우"레벨의 신호를 각각 발생한다. NAND게이트들(NA2, NA4)은 펄스 신호(p2)가 "로우"레벨일 때 입력 데이터(Din)가 "하이"레벨이면 "로우"레벨, 및 "하이"레벨의 신호를 각각 발생하고, 입력 데이터(Din)가 "로우"레벨이면 "하이"레벨 및 "로우"레벨의 신호를 발생한다. 그리고, NAND게이트들(NA2, NA4)은 펄스 신호(p2)가 "하이"레벨일 때 압력 데이터(Din)에 상관없이 "하이"레벨의 신호를 발생한다. AND게이트(AN2)와 인버터(I10)는 디코딩 신호(X0X1)가 "하이"레벨일 때 NAND게이트들(NA1, NA2)의 출력신호들이 "하이"레벨이면 "로우"레벨의 하위 워드 라인 제어신호(pW1L)를 발생한다. AND게이트(AN3)와 인버터(I11)는 디코딩 신호(X0X1)가 "하이"레벨일 때 NAND게이트들(NA3, NA4)의 출력신호들이 "하이"레벨이면 "로우"레벨의 상위 워드 라인 제어신호(pW1U)를 발생한다. The clock
나머지 다른 워드 라인 제어신호 발생회로들(36-2, 36-3, 36-4)은 "하이"레벨의 디코딩 신호들(XOBX1, X0X1B, X0BX1B)에 각각 응답하여 하위 워드 라인 제어신호들(pW2L, pW3L, pW4L)과 상위 워드 라인 제어신호들(pW2U, pW3U, pW4U)을 각각 발생한다. The other word line control signal generating circuits 36-2, 36-3, and 36-4 are lower word line control signals pW2L in response to the "high" level decoding signals XOBX1, X0X1B, and X0BX1B, respectively. , pW3L, pW4L) and upper word line control signals pW2U, pW3U, pW4U, respectively.
도3a, b는 도2에 나타낸 라이트/리드 제어회로가 적용되는 단일 비트 셀들을 구비한 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 도3a는 입력 데이터(Din)가 "로우"레벨인 경우의 동작 타이밍도를, 도3b는 입력 데이터(Din)가 "하이"레벨인 경우의 동작 타이밍도를 각각 나타내는 것으로, "하이"레벨의 디코딩 신호(XOX1)가 발생되는 경우의 동작 타이밍도를 나타내는 것이다.3A and 3B are operation timing diagrams for explaining the operation of a semiconductor memory device having single bit cells to which the write / read control circuit shown in Fig. 2 is applied, and Fig. 3A is a "low" level of input data Din. 3B shows an operation timing diagram when the input data Din is at the "high" level, respectively. FIG. 3B shows an operation timing diagram when the "high" level decoding signal XOX1 is generated. It represents.
도3a에서, "하이"레벨의 디코딩 신호(X0X1)가 발생되고, 라이트 사이클에서, "하이"레벨의 펄스 신호(p1)와 "로우"레벨의 펄스 신호(p2)가 발생되면, NAND게이트들(NA1, NA3)의 출력신호들은 "하이"레벨이 되고, NAND게이트들(NA2, NA4)의 출력신호들은 각각 "로우"레벨과 "하이"레벨이 된다. 그러면, AND게이트(AN2)와 인버터(I10)는 "하이"레벨의 하위 워드 라인 제어신호(pW1L)를 발생하고, AND게이트(AN3)와 인버터(I11)는 "로우"레벨의 상위 워드 라인 제어신호(pW1U)를 발생한다. 그리고, 데이터 입출력 제어신호(pcdin)는 펄스 신호(p1)를 지연함에 의해서 발생되고, "하이"레벨의 제어신호(pcdin)에 응답하여 입력 데이터(Din)가 선택된 비트 라인으로 전송된다. "로우"레벨의 상위 워드 라인 제어신호(pW1U)에 응답하여 상위 워드 라인(W1U)이 선택됨에 의해서 메모리 셀(MC)에 데이터가 한번 라이트된다.In FIG. 3A, when the "high" level decoding signal X0X1 is generated, and in the write cycle, when the "high" level pulse signal p1 and the "low" level pulse signal p2 are generated, NAND gates are generated. The output signals of (NA1, NA3) become the "high" level, and the output signals of the NAND gates NA2, NA4 become the "low" level and "high" level, respectively. Then, the AND gate AN2 and the inverter I10 generate the lower word line control signal pW1L at the "high" level, and the AND gate AN3 and the inverter I11 control the upper word line at the "low" level. Generate the signal pW1U. The data input / output control signal pcdin is generated by delaying the pulse signal p1, and the input data Din is transmitted to the selected bit line in response to the control signal pcdin of the "high" level. The data is written once to the memory cell MC by selecting the upper word line W1U in response to the upper word line control signal pW1U having a "low" level.
그 후, "로우"레벨의 펄스 신호(p1)와 "하이"레벨의 펄스 신호(p2)가 발생되면, NAND게이트들(NA2, NA4)의 출력신호들은 "하이"레벨이 되고, NAND게이트들(NA1, NA3)의 출력신호들은 각각 "하이"레벨과 "로우"레벨이 된다. 그러면, AND게이트(AN2)와 인버터(I10)는 "로우"레벨의 하위 워드 라인 제어신호(pW1L)를 발생하고, AND게이트(AN3)와 인버터(I11)는 "하이"레벨의 상위 워드 라인 제어신호(pW1U)를 발생한다. "로우"레벨의 하위 워드 라인 제어신호(pW1L)에 응답하여 하위 워드 라인(W1L)이 선택됨에 의해서 메모리 셀(MC)에 데이터가 한번 더 라이트된다.Then, when the "low" level pulse signal p1 and the "high" level pulse signal p2 are generated, the output signals of the NAND gates NA2 and NA4 become the "high" level, and the NAND gates The output signals of (NA1, NA3) become "high" level and "low" level, respectively. Then, the AND gate AN2 and the inverter I10 generate the lower word line control signal pW1L at the "low" level, and the AND gate AN3 and the inverter I11 control the upper word line at the "high" level. Generate the signal pW1U. The data is written once more to the memory cell MC by selecting the lower word line W1L in response to the "low" level lower word line control signal pW1L.
도3b에서, "하이"레벨의 디코딩 신호(X0X1)가 발생되고, "하이"레벨의 펄스 신호(p1)와 "로우"레벨의 펄스 신호(p2)가 발생되면, "로우"레벨의 하위 워드 라인 제어신호(pW1L)가 발생되고, 이에 따라 하위 워드 라인(W1L)이 선택됨에 의해서 메모리 셀(MC)에 데이터가 한번 라이트된다.In Fig. 3B, when the "high" level decoding signal X0X1 is generated, and the "high" level pulse signal p1 and the "low" level pulse signal p2 are generated, the lower word of the "low" level is generated. The line control signal pW1L is generated, and accordingly, the lower word line W1L is selected to write data to the memory cell MC once.
그 후, "로우"레벨의 펄스 신호(p1)와 "하이"레벨의 펄스 신호(p2)가 발생되면, "로우"레벨의 상위 워드 라인 제어신호(pW1U)가 발생되고, 이에 따라 상위 워드 라인(W1U)이 선택됨에 의해서 메모리 셀(MC)에 데이터가 다시 한번 라이트된다.Thereafter, when the "low" level pulse signal p1 and the "high" level pulse signal p2 are generated, the upper word line control signal pW1U of the "low" level is generated, and thus the upper word line. By selecting (W1U), data is written to the memory cell MC once again.
즉, 종래의 단일 비트 셀들을 구비한 반도체 메모리 장치는 입력 데이터(Din)가 "로우"레벨인 경우에는 상위 워드 라인(W1U)에 연결된 NMOS트랜지스터(N1)를 통하여 입력 데이터를 먼저 라이트하고, 하위 워드 라인(W1U)에 연결된 NMOS트랜지스터(N2)를 통하여 데이터를 다시 한번 라이트한다.That is, the conventional semiconductor memory device having single bit cells first writes the input data through the NMOS transistor N1 connected to the upper word line W1U when the input data Din is at the "low" level. The data is once again written through the NMOS transistor N2 connected to the word line W1U.
반면에, 입력 데이터(Din)가 "하이"레벨인 경우에는 하위 워드 라인(W1L)에 연결된 NMOS트랜지스터(N2)를 통하여 데이터를 먼저 라이트하고, 상위 워드 라인(W1U)에 연결된 NMOS트랜지스터(N1)를 통하여 데이터를 다시 한번 라이트한다.On the other hand, when the input data Din is at the "high" level, the data is first written through the NMOS transistor N2 connected to the lower word line W1L and the NMOS transistor N1 connected to the upper word line W1U. Rewrite the data once again.
리드 사이클에서는 상위 워드 라인 제어신호는 "로우"레벨로 되고, 하위 워 드 라인 제어신호는 "하이"레벨로 고정된다. 따라서, 리드 사이클에서는 상위 워드 라인들(W1U, W2U, ..., WmU)만 선택되고, 하위 워드 라인들(W1L, W2L, ..., WmL)은 선택되지 않는다.In the read cycle, the upper word line control signal becomes the "low" level, and the lower word line control signal is fixed to the "high" level. Therefore, only the upper word lines W1U, W2U, ..., WmU are selected in the read cycle, and the lower word lines W1L, W2L, ..., WmL are not selected.
즉, 종래의 단일 비트 셀들을 구비한 반도체 메모리 장치는 라이트 사이클에서 데이터를 두 번 라이트하며, 리드 사이클에서는 데이터를 한번 라이트한다. 그리고, 리드 사이클에서는 데이터를 한번 리드한다. 따라서, 라이트 동작이 단순하지 않으며, 라이트/리드 제어회로의 구성이 복잡하다는 문제점이 있었다.That is, a conventional semiconductor memory device having single bit cells writes data twice in a write cycle and writes data once in a read cycle. In the read cycle, data is read once. Therefore, there is a problem that the write operation is not simple and the configuration of the write / read control circuit is complicated.
도4는 본 발명의 단일 비트 셀들을 구비한 반도체 메모리 장치의 라이트/리드 제어회로의 실시예의 회로도로서, 클럭신호 발생회로(30), AND게이트들(AN4, AN5), 지연회로(32), NAND게이트(NA5), 및 워드 라인 제어신호 발생회로들(40-1, 40-2, 40-3, 40-4)로 구성되어 있다.4 is a circuit diagram of an embodiment of a write / read control circuit of a semiconductor memory device having single bit cells of the present invention, wherein the clock
워드 라인 제어신호 발생회로들(40-1, 40-2, 40-3, 40-4) 각각은 NAND게이트들(NA6, NA7), 및 인버터들(I12, I13)로 구성되어 있다.Each of the word line control signal generation circuits 40-1, 40-2, 40-3, and 40-4 is composed of NAND gates NA6 and NA7 and inverters I12 and I13.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in Fig. 4 is as follows.
클럭신호 발생회로(30)의 동작은 도2에 나타낸 설명을 참고로 하기 바란다. 지연회로(32)는 클럭신호 발생회로(30)의 출력신호를 지연하여 데이터 입출력 제어신호(pcdin)를 발생한다. NAND게이트(NA5)는 "하이"레벨의 라이트 인에이블 신호(WE)와 입력 데이터(Din)를 비논리곱한다. AND게이트(AN4)는 클럭신호(pSUM)와 NAND게이트(NA5)의 출력신호를 논리곱하고, AND게이트(AN5)는 클럭신호(pSUM), 입력 데이터(Din), 및 라이트 인에이블 신호(WE)를 논리곱한다. The operation of the clock
NAND게이트(NA6)와 인버터(I12)는 디코딩 신호(X0X1)와 AND게이트(AN4)의 출력신호를 논리곱하여 하위 워드 라인 제어신호(pW1L)를 발생한다. NAND게이트(NA7)와 인버터(I13)는 디코딩 신호(X0X1)와 AND게이트(AN5)의 출력신호를 논리곱하여 상위 워드 라인 제어신호(pW1U)를 발생한다.The NAND gate NA6 and the inverter I12 multiply the output signal of the decoding signal X0X1 and the AND gate AN4 to generate the lower word line control signal pW1L. The NAND gate NA7 and the inverter I13 multiply the output signal of the decoding signal X0X1 and the AND gate AN5 to generate an upper word line control signal pW1U.
도5a, b는 도4에 나타낸 라이트/리드 제어회로가 적용되는 단일 비트 셀들을 구비한 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 도5a는 입력 데이터(Din)가 "로우"레벨인 경우의 동작 타이밍도를, 도5b는 입력 데이터(Din)가 "하이"레벨인 경우의 동작 타이밍도를 각각 나타내는 것으로, "하이"레벨의 디코딩 신호(XOX1)가 발생되는 경우의 동작 타이밍도를 나타내는 것이다.5A and 5B are operation timing diagrams for explaining the operation of a semiconductor memory device having single bit cells to which the write / read control circuit shown in Fig. 4 is applied, and Fig. 5A is a "low" level of input data Din. 5B shows an operation timing diagram when the input data Din is at the "high" level, respectively. FIG. 5B shows an operation timing diagram when the "high" level decoding signal XOX1 is generated. It represents.
도5a에서, "하이"레벨의 디코딩 신호(X0X1)가 발생되고, 라이트 사이클에서, "하이"레벨의 펄스 신호(pSUM)가 발생되면, NAND게이트(NA5)는 "하이"레벨의 신호를 발생하고, AND게이트들(AN4, AN5)은 "하이"레벨, "로우"레벨의 신호를 각각 발생한다. NAND게이트(NA6)와 인버터(I12)는 "하이"레벨의 하위 워드 라인 제어신호(pW1L)를 발생하고, NAND게이트(NA7)와 인버터(I13)는 "로우"레벨의 상위 워드 라인 제어신호(pW1U)를 발생한다. 그리고, 데이터 입출력 제어신호(pcdin)는 펄스 신호(pSUM)를 지연함에 의해서 발생되고, "하이"레벨의 제어신호(pcdin)에 응답하여 입력 데이터(Din)가 선택된 비트 라인으로 전송된다.
"로우"레벨의 상위 워드 라인 제어신호(pW1U)에 응답하여 상위 워드 라인(W1U)이 선택됨에 의해서 메모리 셀(MC)에 데이터가 라이트된다.
도5b에서, "하이"레벨의 디코딩 신호(X0X1)가 발생되고, "하이"레벨의 펄스 신호(pSUM)가 발생되면, NAND게이트(NA5)는 "로우"레벨의 신호를 발생하고, AND게이트들(AN4, AN5)은 "로우"레벨, "하이"레벨의 신호를 각각 발생한다. NAND게이트(NA6)와 인버터(I12)는 "로우"레벨의 하위 워드 라인 제어신호(pW1L)를 발생하고, NAND게이트(NA7)와 인버터(I13)는 "하이"레벨의 상위 워드 라인 제어신호(pW1U)를 발생한다. 그리고, 데이터 입출력 제어신호(pcdin)는 펄스 신호(pSUM)를 지연함에 의해서 발생되고, "하이"레벨의 제어신호(pcdin)에 응답하여 입력 데이터(Din)가 선택된 비트 라인으로 전송된다. "로우"레벨의 하위 워드 라인 제어신호(pW1L)에 응답하여 하위 워드 라인(W1L)이 선택됨에 의해서 메모리 셀(MC)에 데이터가 라이트된다.In FIG. 5A, when the "high" level decoding signal X0X1 is generated, and in the write cycle, when the "high" level pulse signal pSUM is generated, the NAND gate NA5 generates a "high" level signal. The AND gates AN4 and AN5 generate signals of the "high" level and the "low" level, respectively. The NAND gate NA6 and the inverter I12 generate the lower word line control signal pW1L at the "high" level, and the NAND gate NA7 and the inverter I13 are the upper word line control signal at the "low" level ( pW1U). The data input / output control signal pcdin is generated by delaying the pulse signal pSUM, and the input data Din is transmitted to the selected bit line in response to the control signal pcdin of the "high" level.
The data is written to the memory cell MC by selecting the upper word line W1U in response to the upper word line control signal pW1U having a "low" level.
In Fig. 5B, when the "high" level decoding signal X0X1 is generated and the "high" level pulse signal pSUM is generated, the NAND gate NA5 generates a "low" level signal, and the AND gate AN4 and AN5 generate signals of "low" level and "high" level, respectively. The NAND gate NA6 and the inverter I12 generate the lower word line control signal pW1L at the "low" level, and the NAND gate NA7 and the inverter I13 generate the upper word line control signal at the "high" level ( pW1U). The data input / output control signal pcdin is generated by delaying the pulse signal pSUM, and the input data Din is transmitted to the selected bit line in response to the control signal pcdin of the "high" level. The data is written to the memory cell MC by selecting the lower word line W1L in response to the lower word line control signal pW1L having the "low" level.
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즉, 본 발명의 단일 비트 셀들을 구비한 반도체 메모리 장치는 라이트 사이클에서, "로우"레벨의 입력 데이터(Din)가 인가되면 상위 워드 라인이 선택되어 데이터가 라이트되고, "하이"레벨의 입력 데이터(Din)가 인가되면 하위 워드 라인이 선택되어 데이터가 라이트된다.That is, in the semiconductor memory device having the single bit cells of the present invention, when the "low" level input data Din is applied in the write cycle, the upper word line is selected to write the data, and the "high" level input data. When (Din) is applied, the lower word line is selected to write data.
그리고, 리드 동작시에는 AND게이트(AN5)는 "로우"레벨의 신호를 발생하고, AND게이트(AN4)는 입력 데이터(Din)에 관계없이 AND게이트(AN4)의 출력신호가 항상 "하이"레벨이 됨으로써 상위 워드 라인만 선택되어 데이터가 리드된다.In the read operation, the AND gate AN5 generates a "low" level signal, and the AND gate AN4 always outputs a "high" level signal regardless of the input data Din. As a result, only the upper word line is selected and data is read.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
따라서, 본 발명의 단위 비트 셀들을 구비한 반도체 메모리 장치는 라이트 사이클에서 데이터를 한번만 라이트하면 됨으로써 라이트/리드 제어회로의 구성이 간단하고, 이에 따라 전력 소모가 줄어들게 된다.Therefore, in the semiconductor memory device having the unit bit cells of the present invention, since the data is written only once in a write cycle, the configuration of the write / read control circuit is simple, thereby reducing power consumption.
Claims (4)
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