KR100673118B1 - Data Output Buffer - Google Patents

Data Output Buffer Download PDF

Info

Publication number
KR100673118B1
KR100673118B1 KR1020000037044A KR20000037044A KR100673118B1 KR 100673118 B1 KR100673118 B1 KR 100673118B1 KR 1020000037044 A KR1020000037044 A KR 1020000037044A KR 20000037044 A KR20000037044 A KR 20000037044A KR 100673118 B1 KR100673118 B1 KR 100673118B1
Authority
KR
South Korea
Prior art keywords
pull
data
control signal
signal
output
Prior art date
Application number
KR1020000037044A
Other languages
Korean (ko)
Other versions
KR20020002758A (en
Inventor
조주환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000037044A priority Critical patent/KR100673118B1/en
Publication of KR20020002758A publication Critical patent/KR20020002758A/en
Application granted granted Critical
Publication of KR100673118B1 publication Critical patent/KR100673118B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 반도체 소자의 데이터 출력 버퍼회로에 관한 것으로, 출력 데이터 핀이 한 개 또는 그 이상 존재하는 디램(DRAM)에 있어서 각각의 데이터가 동시에 같은 방향으로 천이될 때 파워라인(power line)에 생기는 노이즈를 보상하기 위하여 출력되는 데이터와 위상이 반대인 데이터를 버퍼링하는 노이즈 보상 회로부를 포함하는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a data output buffer circuit of a semiconductor device, wherein in a DRAM having one or more output data pins, a power line occurs when each data is simultaneously shifted in the same direction. And a noise compensation circuit unit for buffering data whose phase is opposite to that of the output data to compensate for the noise.

Description

데이터 출력 버퍼회로{Data Output Buffer}Data Output Buffer Circuit {Data Output Buffer}

도 1 은 종래 기술에 따른 데이터 출력버퍼의 회로도.1 is a circuit diagram of a data output buffer according to the prior art.

도 2 는 상기 도1 의 데이터 출력 버퍼회로의 시뮬레이션(Simulation)도.FIG. 2 is a simulation diagram of the data output buffer circuit of FIG. 1. FIG.

도 3 은 본 발명의 데이터 출력버퍼의 제1 실시예를 도시한 회로도.Fig. 3 is a circuit diagram showing a first embodiment of the data output buffer of the present invention.

도 4 는 본 발명의 제1 실시예에 따른 데이터 출력버퍼회로의 시뮬레이션도.4 is a simulation diagram of a data output buffer circuit according to the first embodiment of the present invention.

도 5 는 본 발명의 데이터 출력 버퍼의 제2 실시예를 도시한 회로도.Fig. 5 is a circuit diagram showing a second embodiment of the data output buffer of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

11, 21 : 풀업 제어신호 발생부 11, 21: pull-up control signal generator

12, 22 : 풀다운 제어신호 발생부 12, 22: pull-down control signal generator

13, 23 : 풀업 및 풀다운 구동부13, 23: pull up and pull down drive

20 : 노이즈 보상 회로부 OE :인에이블 신호20: noise compensation circuit section OE: enable signal

30 : 제1 출력버퍼 40 : 제2 출력버퍼30: first output buffer 40: second output buffer

50 : 제1 전송부 60 : 제2 전송부50: first transmission unit 60: second transmission unit

PE : 8핀 선택신호PE: 8-pin select signal

본 발명은 메모리 소자의 데이터 출력 버퍼회로에 관한 것으로서, 특히 출력되는 데이터와 위상이 반대인 데이터를 버퍼링하는 노이즈 보상회로부를 구비함으로써, 데이터의 신호레벨이 동시에 하이상태에서 로우상태 또는 로우상태에서 하이상태로 천이될 때 출력단을 통해 생기는 큰 노이즈를 감소시킬 수 있는 데이터 출력 버퍼회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output buffer circuit of a memory device. In particular, the present invention provides a noise compensating circuit for buffering data that is out of phase with data to be output. It relates to a data output buffer circuit that can reduce the large noise generated through the output stage when the transition to the state.

일반적으로 디램(DRAM) 소자에 있어서 동작이 진행되는 동안에 전류가 많이 흐르는 대표적인 구간은 디램 셀의 데이터를 센싱하는 구간과 데이터를 외부로 출력하는 구간이며, 실제적으로 가장 많은 양의 전류가 흐르는 구간은 데이터를 외부로 출력하는 구간이라고 볼 수 있는데, 이 영역에서는 전류의 흐름이 전원 전압과 접지 전압에서 동시에 일어나고, 디램 소자의 내부에는 전원 전압과 접지 전압 사이에 많은 기생 캐패시턴스가 존재하므로 두 개의 전원선 즉, 전원 전압과 접지 전압의 노이즈는 서로 상쇄되어 노이즈의 크기는 작아지고 또, 이 노이즈에 의한 입력 버퍼에서의 문제는 두 전원선의 노이즈를 대칭으로 만드는 경우에는 별로 심각한 문제는 아니다. In general, a typical section in which a large amount of current flows during operation of a DRAM device is a section in which data of a DRAM cell is sensed and a data is output to the outside. In this area, current flows simultaneously in the supply voltage and the ground voltage, and there are many parasitic capacitances between the supply voltage and the ground voltage in the DRAM device. In other words, the noise of the power supply voltage and the ground voltage cancels each other, and the amount of noise becomes smaller, and the problem in the input buffer caused by this noise is not a serious problem when the noise of the two power supply lines is made symmetrical.

그러나, 데이터를 외부로 출력하는 경우에 있어서는, 전원 전압과 접지 전압 중에서 한 곳으로만 전류가 흐르게 되고, 소자의 내부에 존재하는 전원 전압과 접지 전압 사이의 기생 캐패시턴스로 인하여 두 개의 전원선이 대칭적이 아닌 같은 방향으로 움직이게 되므로 출력 전압 레벨의 불안정을 초래하여 출력 데이터의 안정성에도 나쁜 영향을 미친다.However, in the case of outputting data externally, current flows to only one of the supply voltage and the ground voltage, and the two power lines are symmetrical due to the parasitic capacitance between the supply voltage and the ground voltage existing inside the device. Since they move in the same direction rather than the enemy, they cause instability of the output voltage level, which adversely affects the stability of the output data.

특히, 디램 소자가 발전하면서 동시에 많은 데이터를 출력하는 경우(×4, ×8, ×16과 같은 와이드 비트(Wide Bit)의 경우)에 있어서, 출력되는 데이터가 모두 동일한 경우에는 전원선에서 발생하는 노이즈의 문제는 더욱 심각해진다. 이러한 노이즈를 줄이기 위해 종래에는 전원전압(Vddq)과 접지전압(Vssq) 사이에 디커플링-캡(decoupling cap)을 사용하거나 데이터가 출력되는 슬로프(slope)를 느리게 함으로써 노이즈를 줄여왔다.In particular, in the case where the DRAM device generates power and outputs a large amount of data at the same time (in the case of wide bits such as × 4, × 8, and × 16), when the output data is all the same, The problem of noise is even worse. In order to reduce such noise, noise has been conventionally reduced by using a decoupling cap between the power supply voltage Vddq and the ground voltage Vssq, or by slowing a slope from which data is output.

도 1 은 종래 기술에 따른 데이터 출력버퍼의 회로도를, 도2 는 종래의 기술에 따른 데이터 출력 버퍼회로의 시뮬레이션도를 나타낸 것이다.1 shows a circuit diagram of a data output buffer according to the prior art, and FIG. 2 shows a simulation diagram of a data output buffer circuit according to the prior art.

도 1 을 참조하면, 종래의 데이터 출력 버퍼회로는 데이터(Data)를 입력받아 풀업 및 풀다운 제어신호를 발생하는 제1 풀업 제어신호 발생부(11) 및 제1 풀다운 제어신호 발생부(12)와, 상기 풀업 제어신호 발생부(11)로부터의 풀업 신호(Pu1) 및 상기 풀다운 제어신호 발생부(12)로부터의 풀다운 신호(Pd1)에 응답하여 풀업 또는 풀다운 구동하여 출력단자(DQD)를 통해 출력하는 제1 풀업 및 풀다운 구동부(13)로 구성된다.Referring to FIG. 1, a conventional data output buffer circuit includes a first pull-up control signal generator 11 and a first pull-down control signal generator 12 that receive data and generate pull-up and pull-down control signals. In response to the pull-up signal Pu1 from the pull-up control signal generator 11 and the pull-down signal Pd1 from the pull-down control signal generator 12, pull-up or pull-down driving is performed and output through the output terminal DQD. It consists of a first pull-up and pull-down driving unit (13).

제1 풀업 제어신호 발생부(11)는 데이터(Data)와 인에이블 신호(OE)를 두 입력단자로 하는 낸드 게이트(NAD1)로 구성된다.The first pull-up control signal generator 11 includes a NAND gate NAD1 having two input terminals of data Data and an enable signal OE.

제1 풀다운 제어신호 발생부(12)는 일측 입력단자에 데이터(Data)가, 타측 입력단자에 인에이블 신호(OE)가 인버터(INV)에 의해 반전된 신호가 인가되는 노어 게이트(NOR1)로 구성된다.The first pull-down control signal generator 12 is a NOR gate NOR1 to which data Data is applied to one input terminal and a signal in which an enable signal OE is inverted by the inverter INV is applied to the other input terminal. It is composed.

또한, 제1 풀업 및 풀다운 구동부(13)는 전원전압(Vddq) 및 접지전압(Vssq) 사이에 직렬 연결되어 각각의 게이트에 풀업 제어신호 발생부(11)에서 발생한 풀업 신호(Pu1)와 풀다운 제어신호 발생부(12)에서 발생한 풀다운 신호(Pd1)를 인가받는 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)로 구성된다.In addition, the first pull-up and pull-down driver 13 is connected in series between the power supply voltage Vddq and the ground voltage Vssq so that the pull-up signal Pu1 and the pull-down control generated by the pull-up control signal generator 11 are connected to the respective gates. The PMOS transistor P1 and the NMOS transistor N1 are configured to receive the pull-down signal Pd1 generated by the signal generator 12.

이와 같이 구성된 종래의 데이터 출력 버퍼회로의 동작을 살펴보면 다음과 같다.The operation of the conventional data output buffer circuit configured as described above is as follows.

먼저, 데이터 출력 버퍼 인에이블 신호(OE)가 인에이블된 상태에서 데이터(Data)가 로우레벨인 경우 풀-업 신호(Pu1)를 발생시키는 낸드게이트(NAD1)로 구성된 제1 풀업 제어신호 발생부(11)의 출력은 하이가 되고 상기 풀-업 트랜지스터(P1)의 게이트에 인가된다. 따라서 풀-업 트랜지스터(P1)는 턴-오프된다. 한편, 풀-다운 신호(Pd1)를 발생시키는 노어게이트(NOR)로 구성된 제1 풀다운 제어신호 발생부(12)의 출력은 하이 신호가 출력되고 상기 풀-다운 트랜지스터(N1)의 게이트에 인가되어 풀-다운 트랜지스터(N1)를 턴-온시키므로 로우 신호가 데이터 출력 버퍼(13)를 통해 출력된다. First, a first pull-up control signal generator including a NAND gate NDA1 that generates a pull-up signal Pu1 when the data Data is at a low level while the data output buffer enable signal OE is enabled. The output of (11) goes high and is applied to the gate of the pull-up transistor P1. Thus, the pull-up transistor P1 is turned off. On the other hand, the output of the first pull-down control signal generator 12 including the NOR gate NOR generating the pull-down signal Pd1 is a high signal and is applied to the gate of the pull-down transistor N1. Since the pull-down transistor N1 is turned on, a low signal is output through the data output buffer 13.

상기 데이터 출력 버퍼 인에이블 신호(OE)가 인에이블된 상태에서 데이터(Data)가 하이레벨인 경우에는 풀-업 신호(Pu1)를 발생시키는 낸드게이트(NAD1)로 구성된 제1 풀업 제어신호 발생부(11)의 출력은 로우가 되고 상기 풀-업 트랜지스터(P1)의 게이트에 인가된다. 따라서 풀-업 트랜지스터(P1)는 턴-온된다. 한편, 풀-다운 신호(Pd1)를 발생시키는 노어게이트(NOR1)로 구성된 제1 풀-다운 제어신호 발생부(12)의 출력은 로우 신호가 출력되고 상기 풀-다운 트랜지스터(N1)의 게이트에 인가되어 풀-다운 트랜지스터(N1)를 턴-오프시키므로 하이 신호가 데이터 출력 버퍼(13)를 통해 출력된다. A first pull-up control signal generator including a NAND gate NDA1 for generating a pull-up signal Pu1 when the data Data is at a high level when the data output buffer enable signal OE is enabled The output of (11) goes low and is applied to the gate of the pull-up transistor P1. Therefore, the pull-up transistor P1 is turned on. On the other hand, the output of the first pull-down control signal generator 12 including the NOR gate NOR1 generating the pull-down signal Pd1 is outputted to the gate of the pull-down transistor N1. A high signal is output through the data output buffer 13 because it is applied to turn off the pull-down transistor N1.                         

그런데 이러한 구조하에서는 슬로프(slope)를 느리게 함으로써 잡음을 줄일 수는 있었으나 스피드를 떨어뜨리는 문제점이 있었다. 또한 데이터의 신호레벨이 동시에 하이상태에서 로우상태 또는 로우상태에서 하이상태로 천이될 때 출력단을 통해 생기는 큰 노이즈를 감소시킬 수가 없는 문제점이 있었다. However, under such a structure, although the noise can be reduced by slowing the slope, there is a problem of lowering the speed. In addition, when the signal level of the data is simultaneously transitioned from the high state to the low state or from the low state to the high state, there is a problem that can not reduce the large noise generated through the output stage.

따라서 본 발명은 상기한 문제점을 해결하기 위하여 창안된 것으로 출력 데이터 핀이 다수개 존재하는 디램(DRAM)에 있어서, 데이터 출력시 발생되는 노이즈를 줄이기 위하여 데이터와 위상이 반대인 데이터를 버퍼링하는 노이즈 보상회로부를 구동시켜 파워 라인을 안정화시키는 출력버퍼를 제공하는 것을 그 목적으로 한다.Accordingly, the present invention was devised to solve the above-described problem. In a DRAM having a plurality of output data pins, noise compensation for buffering data having a phase opposite to the data in order to reduce noise generated during data output It is an object of the present invention to provide an output buffer for driving a circuit section to stabilize a power line.

삭제delete

삭제delete

상기 목적 달성을 위한 본 발명의 데이터 출력 버퍼회로는 인에이블 신호 및 데이터를 입력받아 논리조합하여 제1 풀업 및 제1 풀다운 제어신호를 발생하는 제1 풀업 제어신호 발생수단 및 제1 풀다운 제어신호 발생수단; 제1 풀업 및 제1 풀다운 제어신호에 응답하여 풀업 또는 풀다운 구동하여 입력된 데이터를 버퍼링하여 출력하는 제1 풀업 및 풀다운 구동수단; 및 제1 풀업 및 제1 풀다운 제어신호에 따라 제1 풀업 및 풀다운 구동수단으로부터 출력된 데이터의 위상과 반대의 위상을 갖는 데이터를 버퍼링하는 노이즈 보상회로 수단으로 구성된 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다. 여기서 도1 과 동일한 참조부호는 동일한 기능을 하는 동일수단을 나타낸다.The data output buffer circuit of the present invention for achieving the above object is an enable signal and First pull-up control signal generating means and first pull-down control signal generating means for receiving data and performing logical combination to generate first pull-up and first pull-down control signals; First pull-up and pull-down driving means for buffering and outputting input data by driving pull-up or pull-down in response to the first pull-up and first pull-down control signals; And noise compensating circuit means for buffering data having a phase opposite to that of data output from the first pull-up and pull-down driving means according to the first pull-up and first pull-down control signals.
Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; Here, the same reference numerals as in Fig. 1 denote the same means having the same function.

제3 도는 본 발명의 일실시예에 따른 데이터 출력 버퍼의 회로도로서, 상기 노이즈 보상회로부(20)는 낸드 게이트(NAD1)로 구성된 상기 제1 풀업 제어신호 발생부(11)에서 발생되는 풀-업 제어신호(Pu1)와 노어 게이트(NOR1)로 구성된 상기 제1 풀다운 제어신호 발생부(12)에서 발생되는 풀-다운 제어신호(Pd1)를 각각 입력으로 하여 풀-다운 노이즈를 보상하기 위한 풀-업 제어신호(Pu2)를 발생시키는 낸드게이트(NAD2)로 구성된 제2 풀업 제어신호 발생부(21)와 풀-업 노이즈를 보상하기 위한 풀-다운 제어신호(Pd2)를 발생시키는 노어게이트(NOR2)로 구성된 제2 풀다운 제어신호 발생부(22)가 각각 풀-업 트랜지스터(P2)의 게이트와 풀-다운 트랜지스터(P2)의 게이트에 연결되어 상기 풀-업 트랜지스터(P2)와 상기 풀-다운 트랜지스터(N2)가 전원전압(Vddq)과 접지전압(Vssq) 사이에 직렬로 연결되어 구성된다. 3 is a circuit diagram of a data output buffer according to an exemplary embodiment of the present invention, wherein the noise compensation circuit unit 20 is a pull-up generated by the first pull-up control signal generator 11 including a NAND gate NDA1. A pull-down for compensating for the pull-down noise by inputting the pull-down control signal Pd1 generated by the first pull-down control signal generator 12 including the control signal Pu1 and the NOR gate NOR1, respectively; The second pull-up control signal generator 21 configured as the NAND gate NDA2 for generating the up control signal Pu2 and the NOR gate for generating the pull-down control signal Pd2 for compensating the pull-up noise. A second pull-down control signal generator 22 connected to the gate of the pull-up transistor P2 and the gate of the pull-down transistor P2, respectively, to form the pull-up transistor P2 and the pull-down. Transistor N2 between power supply voltage Vddq and ground voltage Vssq Connected in series is formed.

상기와 같은 본 발명의 데이터 출력 버퍼회로의 동작을 살펴본다.The operation of the data output buffer circuit of the present invention as described above will be described.

먼저, 데이터 출력 버퍼 인에이블 신호(OE)가 인에이블된 상태에서 데이터(Data)가 로우인 경우 제1 풀업 제어신호 발생부(11)의 출력은 하이가 되고 상기 풀-업 트랜지스터(P1)의 게이트에 인가된다. 따라서 풀-업 트랜지스터(P1)는 턴-오프된다. 한편, 제1 풀다운 제어신호 발생부(12)의 출력은 하이 신호가 출력되고 상기 풀-다운 트랜지스터(N1)의 게이트에 인가되어 풀-다운 트랜지스터(N1)를 턴-온시키므로 로우 신호가 데이터 출력 버퍼단(DQD)으로 출력된다. 이때 노이즈를 보상하기 위한 노이즈 보상회로부(20)의 동작을 살펴보면 상기 제1 풀업 제어신호 발생부(11)에서 출력된 하이신호와 상기 제1 풀다운 제어신호 발생부(12)에서 출력된 하이신호의 조합에 의해 낸드게이트(NAD2)로 구성된 상기 제2 풀업 제어신호 발생부(21)의 출력이 로우가 되고 노어게이트(NOR2)로 구성된 상기 제2 풀다운 제어신호 발생부(22)의 출력 또한 로우가 되어 상기 풀-업 트랜지스터(P2)를 턴-온시키므로 하이 신호가 버퍼링된다. 즉, 데이터(Data)가 하이에서 로우로 천이시 발생되는 노이즈의 위상과 반대되는 위상을 가지게 되어 피크 노이즈(peak noise)가 줄게 된다.First, when the data Data is low when the data output buffer enable signal OE is enabled, the output of the first pull-up control signal generator 11 becomes high and the pull-up transistor P1 Is applied to the gate. Thus, the pull-up transistor P1 is turned off. On the other hand, the output of the first pull-down control signal generator 12 outputs a high signal and is applied to the gate of the pull-down transistor N1 to turn on the pull-down transistor N1, so that the low signal outputs data. Output to the buffer stage DQD. In this case, the operation of the noise compensation circuit unit 20 for compensating the noise may be described as the high signal output from the first pull-up control signal generator 11 and the high signal output from the first pull-down control signal generator 12. By combination, the output of the second pull-up control signal generator 21 configured as the NAND gate NDA2 is low, and the output of the second pull-down control signal generator 22 configured by the NOR gate NOR2 is also low. The high signal is buffered by turning on the pull-up transistor P2. That is, data has a phase opposite to that of noise generated when the data transitions from high to low, thereby reducing peak noise.

다음, 상기 데이터 출력 버퍼 인에이블 신호(OE)가 인에이블된 상태에서 데이터(Data)가 하이인 경우 제1 풀업 제어신호 발생부(11)의 출력은 로우가 되고 상기 풀-업 트랜지스터(P1)의 게이트에 인가된다. 따라서 풀-업 트랜지스터(P1)는 턴-온된다. 한편, 제1 풀다운 제어신호 발생부(12)의 출력은 로우 신호가 출력되고 상기 풀-다운 트랜지스터(N1)의 게이트에 인가되어 풀-다운 트랜지스터(N1)를 턴-오프시키므로 하이 신호가 데이터 출력 버퍼단자(DQD)를 통해 출력된다.Next, when the data is high when the data output buffer enable signal OE is enabled, the output of the first pull-up control signal generator 11 is low and the pull-up transistor P1 is turned on. Is applied to the gate of. Therefore, the pull-up transistor P1 is turned on. On the other hand, the output of the first pull-down control signal generator 12 outputs a low signal and is applied to the gate of the pull-down transistor N1 to turn off the pull-down transistor N1 so that the high signal outputs the data. It is output through the buffer terminal (DQD).

이때 노이즈를 보상하기 위한 노이즈 보상회로부(20)의 동작을 살펴보면 상기 제1 풀업 제어신호 발생부(11)에서 출력된 로우신호와 상기 제1 풀다운 제어신호 발생부(12)에서 출력된 로우신호의 조합에 의해 낸드게이트(NAD2)로 구성된 상기 제2 풀업 제어신호 발생부(21)의 출력이 하이가 되고 노어게이트(NOR2)로 구성된 상기 제2 풀다운 제어신호 발생부(22)의 출력 또한 하이가 되어 상기 풀-다운 트랜지스터(N2)를 턴-온시키므로 로우 신호가 버퍼링된다. 즉, 데이터(Data)가 로 우에서 하이로 천이시 발생되는 노이즈의 위상과 반대되는 위상을 가지게 되어 피크 노이즈(peak noise)가 줄게 된다. In this case, the operation of the noise compensating circuit unit 20 for compensating for the noise may be described as the low signal output from the first pull-up control signal generator 11 and the low signal output from the first pull-down control signal generator 12. By combination, the output of the second pull-up control signal generator 21 composed of the NAND gate NDA2 becomes high, and the output of the second pull-down control signal generator 22 composed of the NOR gate NOR2 also becomes high. The low signal is buffered by turning on the pull-down transistor N2. That is, data has a phase opposite to that of noise generated when the signal transitions from low to high, thereby reducing peak noise.

도4 는 본 발명에 따른 데이터 출력 버퍼회로의 시뮬레이션도를 나타낸 것으로 도2 의 종래기술에 따른 데이터 출력 버퍼의 시뮬레이션도와 비교하여 보면 전원전압과 접지전압 사이의 노이즈가 서로 상쇄되어 피크 노이즈가 현저히 줄어든 것을 알 수 있다. 4 shows a simulation diagram of the data output buffer circuit according to the present invention. Compared with the simulation diagram of the data output buffer according to the prior art of FIG. 2, the noise between the power supply voltage and the ground voltage cancels each other, and the peak noise is significantly reduced. It can be seen that.

도5 는 본 발명의 데이터 출력 버퍼회로의 제2 실시예를 도시한 회로구성도이다. Fig. 5 is a circuit arrangement drawing showing a second embodiment of the data output buffer circuit of the present invention.

이를 살펴보면, 16개의 데이터 출력핀을 갖는 반도체 메모리 장치를 예를 들어, 인에이블 신호(OE) 및 제1 데이터(Data 〈0〉)를 입력받아 풀업 또는 풀다운 구동하여 버퍼링하는 제1 출력버퍼(30), 상기 제1 데이터(Data 〈0〉)가 반전된 신호를 8핀 선택신호(PE)에 의해 선택적으로 전송하는 제1 전송수단(50), 제2 데이터(Data 〈1〉)를 8핀 선택신호(PE)에 의해 선택적으로 전송하는 제2 전송수단(60)과 상기 인에이블 신호(OE) 및 제1, 제2 전송수단(50, 60)에 의해 선택적으로 전송된 데이터를 입력받아 풀업 또는 풀다운 구동하여 버퍼링하는 제2 출력버퍼(40)로 구성된다.In this regard, a first output buffer 30 that buffers a semiconductor memory device having sixteen data output pins, for example, by receiving an enable signal OE and first data Data <0> and driving them up or down. ), The first transmission means 50 for selectively transmitting the signal in which the first data Data <0> is inverted by the 8-pin selection signal PE, and the second data (Data <1>) for 8 pins. The second transmission means 60 selectively transmits the selection signal PE, the enable signal OE, and the data selectively transmitted by the first and second transmission means 50 and 60. Or a second output buffer 40 that is buffered by a pull-down drive.

상기와 같이 구성된 본 발명의 제2 실시예에 따른 데이터 출력 버퍼회로의 동작을 살펴본다.The operation of the data output buffer circuit according to the second embodiment of the present invention configured as described above will be described.

먼저, 제1 데이터(Data 〈0〉)가 하이레벨이 되면 인에이블신호(OE)와 낸드게이트(31)에 의해 조합되어 PMOS트랜지스터(P3)의 게이트에 로우레벨의 풀업 제어 신호(Pu3)가 인가되어 PMOS트랜지스터(P3)가 턴-온된다. 또한 인버터(33)에 의해 반전된 인에이블신호와 하이레벨의 데이터가 노어게이트(32)에 의해 조합되어 NMOS트랜지스터(N3)의 게이트에 로우레벨의 풀다운 제어신호(Pd3)가 인가되어 NMOS트랜지스터(N3)가 턴-오프된다. 즉, 하이레벨을 갖는 버퍼링된 신호가 출력된다.First, when the first data Data <0> is at the high level, the enable signal OE and the NAND gate 31 are combined to form a low level pull-up control signal Pu3 at the gate of the PMOS transistor P3. The PMOS transistor P3 is turned on. In addition, the enable signal inverted by the inverter 33 and the high level data are combined by the NOR gate 32 so that the low level pull-down control signal Pd3 is applied to the gate of the NMOS transistor N3 to provide an NMOS transistor ( N3) is turned off. That is, a buffered signal having a high level is output.

이때 노이즈를 보상하기 위한 제2 출력버퍼(40)의 동작을 살펴보면 8핀 선택신호(PE)가 인에이블된 상태에서 인버터(53)에 의해 반전된 로우레벨의 데이터가 전송게이트(52)에 의해 전송된다. At this time, the operation of the second output buffer 40 for compensating the noise is low level data inverted by the inverter 53 while the 8-pin selection signal PE is enabled by the transfer gate 52. Is sent.

여기서 제2 전송부(60)는 턴-오프되므로 낸드게이트(41)와 노어게이트(42)의 각 입력 일측단자에는 상기 전송게이트(52)에 의해 전송된 로우레벨의 데이터가 입력된다. 이어서 전송된 로우레벨의 데이터와 인에이블신호(OE)가 낸드게이트(41)에 의해 조합되어 하이레벨의 풀업 제어신호(Pu4)를 출력하고 출력된 하이레벨의 풀업 제어신호(Pu4)는 PMOS트랜지스터(P4)의 게이트에 인가되어 PMOS트랜지스터(P4)는 턴-오프된다. In this case, since the second transmitter 60 is turned off, low-level data transmitted by the transmission gate 52 is input to one input terminal of the NAND gate 41 and the NOR gate 42. Subsequently, the transmitted low-level data and the enable signal OE are combined by the NAND gate 41 to output a high-level pull-up control signal Pu4, and the output high-level pull-up control signal Pu4 is a PMOS transistor. Applied to the gate of P4, the PMOS transistor P4 is turned off.

또한 인버터(43)에 의해 반전된 인에이블신호와 로우레벨의 데이터가 노어게이트(42)에 의해 조합되어 NMOS트랜지스터(N4)의 게이트에 하이레벨의 풀다운 제어신호(Pd4)가 인가되어 NMOS트랜지스터(N4)가 턴-온되어 로우 신호가 제2 출력버퍼(40)로 버퍼링된다. 즉, 사용하지 않는 출력핀을 가진 제2 출력버퍼에 상기 제1 출력버퍼의 출력과 반대의 위상을 갖는 데이터를 버퍼링함으로써 노이즈를 보상해주는 보상 출력버퍼의 동작을 수행하게 된다.In addition, the enable signal inverted by the inverter 43 and the low level data are combined by the NOR gate 42, and a high level pull-down control signal Pd4 is applied to the gate of the NMOS transistor N4, whereby the NMOS transistor ( N4) is turned on so that the low signal is buffered into the second output buffer 40. That is, the second output buffer having an unused output pin buffers data having a phase opposite to that of the first output buffer to compensate for noise.

다음, 제1 데이터(Data 〈0〉)가 로우레벨이 되면 인에이블신호(OE)와 낸드 게이트(31)에 의해 조합되어 PMOS트랜지스터(P3)의 게이트에 하이레벨의 신호가 인가되어 PMOS트랜지스터(P3)가 턴-오프된다. 또한 인버터(33)에 의해 반전된 인에이블신호와 로우레벨의 데이터가 노어게이트(32)에 의해 조합되어 NMOS트랜지스터(N3)의 게이트에 하이레벨의 신호가 인가되어 NMOS트랜지스터(N3)가 턴-온된다. 즉, 로우 레벨을 갖는 버퍼링된 신호가 출력된다.Next, when the first data Data <0> is at the low level, the enable signal OE and the NAND gate 31 are combined to apply a high level signal to the gate of the PMOS transistor P3, thereby providing a PMOS transistor ( P3) is turned off. In addition, the enable signal inverted by the inverter 33 and the low level data are combined by the NOR gate 32 so that a high level signal is applied to the gate of the NMOS transistor N3 so that the NMOS transistor N3 is turned on. Is on. That is, a buffered signal having a low level is output.

이때 노이즈를 보상하기 위한 제2 출력버퍼(40)의 동작을 살펴보면 8핀 선택신호(PE)가 인에이블된 상태에서 인버터(53)에 의해 반전된 하이레벨의 데이터가 전송게이트(52)에 의해 전송된다.In this case, the operation of the second output buffer 40 for compensating the noise is shown by the transfer gate 52 of the high level data inverted by the inverter 53 while the 8-pin selection signal PE is enabled. Is sent.

여기서 제2 전송부(60)는 턴-오프되므로 낸드게이트(41)와 노어게이트(42)의 각 입력 일측단자에는 상기 전송게이트(52)에 의해 전송된 하이레벨의 데이터가 입력된다. In this case, since the second transmitter 60 is turned off, the high level data transmitted by the transmission gate 52 is input to one input terminal of the NAND gate 41 and the NOR gate 42.

이어서 전송된 하이레벨의 데이터와 인에이블신호(OE)가 낸드게이트(41)에 의해 조합되어 로우레벨의 데이터를 출력하고 출력된 로우레벨의 데이터는 PMOS트랜지스터(P4)의 게이트에 인가되어 PMOS트랜지스터(P4)는 턴-온된다. 또한 인버터(43)에 의해 반전된 인에이블신호와 하이레벨의 데이터가 노어게이트(42)에 의해 조합되어 NMOS트랜지스터(N4)의 게이트에 로우레벨의 신호가 인가되어 NMOS트랜지스터(N4)가 턴-오프되어 하이 신호가 제2 출력버퍼로 버퍼링된다. 즉, 사용하지 않는 출력핀을 가진 제2 출력버퍼(40)에 상기 제1 출력버퍼의 출력과 반대의 위상을 갖는 데이터를 버퍼링함으로써 노이즈를 보상해주는 보상 출력버퍼의 동작을 수행하게 된다.Subsequently, the transmitted high-level data and the enable signal OE are combined by the NAND gate 41 to output low-level data, and the output low-level data is applied to the gate of the PMOS transistor P4 to supply the PMOS transistor. P4 is turned on. In addition, the enable signal inverted by the inverter 43 and the high level data are combined by the NOR gate 42 so that a low level signal is applied to the gate of the NMOS transistor N4 so that the NMOS transistor N4 is turned on. Off to buffer the high signal to the second output buffer. That is, the buffered data having a phase opposite to that of the output of the first output buffer is buffered in the second output buffer 40 having the unused output pin to perform the operation of the compensation output buffer.

본 발명의 데이터 출력 버퍼회로를 실시함으로 다음과 같은 효과를 얻을 수 있다. By implementing the data output buffer circuit of the present invention, the following effects can be obtained.

디램(DRAM)동작시 출력되는 데이터와 위상이 반대인 데이터를 버퍼링하는 노이즈 보상 회로부를 형성함으로 데이터가 동시에 같은 방향으로 천이될 때 생기는 노이즈를 최소화할 수 있고 파워라인을 안정화시키는 효과가 있다.By forming a noise compensation circuit that buffers data that is out of phase with the data output during the DRAM operation, noise generated when data is simultaneously shifted in the same direction can be minimized and power lines can be stabilized.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다. In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims (7)

인에이블 신호 및 데이터를 입력받아 논리조합하여 제1 풀업 및 제1 풀다운 제어신호를 발생하는 제1 풀업 제어신호 발생수단 및 제1 풀다운 제어신호 발생수단; First pull-up control signal generating means and first pull-down control signal generating means for receiving the enable signal and data and logically combining the first pull-up and first pull-down control signals; 상기 제1 풀업 및 제1 풀다운 제어신호에 응답하여 풀업 또는 풀다운 구동하여 입력된 상기 데이터를 버퍼링하여 출력하는 제1 풀업 및 풀다운 구동수단; 및First pull-up and pull-down driving means for buffering and outputting the input data by driving pull-up or pull-down in response to the first pull-up and first pull-down control signals; And 상기 제1 풀업 및 제1 풀다운 제어신호에 따라 상기 제1 풀업 및 풀다운 구동수단으로부터 출력된 데이터의 위상과 반대의 위상을 갖는 데이터를 버퍼링하는 노이즈 보상회로 수단Noise compensating circuit means for buffering data having a phase opposite to that of the data output from the first pull-up and pull-down driving means in accordance with the first pull-up and first pull-down control signals 을 포함하는 것을 특징으로 하는 데이터 출력 버퍼회로.Data output buffer circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 노이즈 보상회로 수단은 The noise compensation circuit means 상기 제1 풀업 제어신호와 상기 제1 풀다운 제어신호를 입력받아 논리조합하여 풀다운 노이즈를 보상하기 위한 제2 풀업 제어신호를 발생시키는 제2 풀업 제어신호 발생수단;Second pull-up control signal generating means for receiving the first pull-up control signal and the first pull-down control signal and logically combining the first pull-up control signal to generate a second pull-up control signal for compensating pull-down noise; 상기 제1 풀업 제어신호와 상기 제1 풀다운 제어신호를 입력받아 논리조합하여 풀업 노이즈를 보상하기 위한 제2 풀다운 제어신호를 발생시키는 제2 풀다운 제어신호 발생수단;및Second pull-down control signal generation means for receiving the first pull-up control signal and the first pull-down control signal and logically combining the first pull-up control signal to generate a second pull-down control signal for compensating for pull-up noise; and 상기 제2 풀업 및 제2 풀다운 제어신호에 응답하여 풀업 또는 풀다운 구동하여 상기 입력된 데이터와 위상이 반대인 데이터를 버퍼링하는 제2 풀업 및 풀다운 구동수단으로 이루어진 것을 특징으로 하는 데이터 출력 버퍼회로.And second pull-up and pull-down driving means for buffering data having a phase opposite to that of the input data by driving pull-up or pull-down in response to the second pull-up and second pull-down control signals. 제 2 항에 있어서,The method of claim 2, 상기 제2 풀업 제어신호 발생수단은 낸드 게이트로 이루어진 것을 특징으로 하는 데이터 출력 버퍼회로.And said second pull-up control signal generating means comprises a NAND gate. 제 2 항에 있어서,The method of claim 2, 상기 제2 풀다운 제어신호 발생수단은 노어 게이트로 이루어진 것을 특징으로 하는 데이터 출력 버퍼회로.And said second pull-down control signal generating means comprises a NOR gate. 2N 개의 데이터 출력핀을 갖는 반도체 메모리 장치에 있어서,In a semiconductor memory device having 2 N data output pins, 인에이블 신호에 의해 풀업 또는 풀다운 구동하여 제1 데이터를 버퍼링하여 출력하는 제1 출력버퍼;A first output buffer configured to buffer and output first data by driving pull-up or pull-down by an enable signal; 상기 제1 데이터가 반전된 신호를 2N-1 핀 선택신호에 의해 선택적으로 전송하는 제1 전송수단;First transmission means for selectively transmitting a signal in which the first data is inverted by a 2N-1 pin selection signal; 제2 데이터를 2N-1 핀 선택신호에 의해 선택적으로 전송하는 제2 전송수단; 및Second transmission means for selectively transmitting second data by a 2N-1 pin selection signal; And 상기 인에이블 신호 및 제1, 제2 전송수단에 의해 선택적으로 전송된 데이터를 입력받아 풀업 또는 풀다운 구동하여 버퍼링하는 제2 출력 버퍼로 구성되는데,And a second output buffer configured to receive the enable signal and data selectively transmitted by the first and second transmission means, and to pull up or pull down the buffer to drive the buffer. 상기 제1 전송수단은 상기 2N-1 핀 선택신호가 인에이블 되었을 때 턴-온되고,The first transmission means is turned on when the 2 N-1 pin select signal is enabled, 상기 제2 전송수단은 상기 2N-1 핀 선택신호가 인에이블 되었을 때 턴-오프되는 것을 특징으로 하는 데이터 출력 버퍼회로.And said second transfer means is turned off when said 2 N-1 pin select signal is enabled. 제 5 항에 있어서,The method of claim 5, 상기 제1 출력버퍼는 상기 제1 데이터와 인에이블 신호를 입력받아 논리조합하여 풀업 제어신호를 발생하는 풀업 제어신호 발생수단;The first output buffer includes a pull-up control signal generating means for receiving the first data and the enable signal and logically combining the first output buffer to generate a pull-up control signal; 상기 제1 데이터와 인에이블 신호가 반전된 신호를 입력받아 논리조합하여 풀다운 제어신호를 발생하는 풀다운 제어신호 발생수단;및A pull-down control signal generating means for receiving a signal in which the first data and the enable signal are inverted and logically combining the same to generate a pull-down control signal; and 전원전압과 접지전압 사이에 직렬로 연결되며 각각의 게이트로 상기 풀업 제어신호 및 상기 풀다운 제어신호에 응답하여 풀업 또는 풀다운 구동하여 출력 데이터를 출력하는 풀업 및 풀다운 구동수단으로 구성된 것을 특징으로 하는 데이터 출력 버퍼회로. A data output, comprising a pull-up and pull-down driving means connected in series between a power supply voltage and a ground voltage and outputting output data by driving pull-up or pull-down in response to the pull-up control signal and the pull-down control signal to respective gates; Buffer circuit. 제 5 항에 있어서,The method of claim 5, 상기 제2 출력버퍼는 상기 전송된 제1 데이터의 반전 데이터 또는 제2 데이터와 인에이블 신호를 입력받아 논리조합하여 풀업 제어신호를 발생하는 풀업 제어신호 발생수단;The second output buffer includes a pull-up control signal generating means for receiving a logical combination of the inverted data or the second data and the enable signal of the transmitted first data to generate a pull-up control signal; 상기 전송된 제1 데이터의 반전 데이터 또는 제2 데이터와 인에이블 신호가 반전된 신호를 입력받아 논리조합하여 풀다운 제어신호를 발생하는 풀다운 제어신호 발생수단; 및Pull-down control signal generation means for generating a pull-down control signal by logically receiving the inverted data of the transmitted first data or a signal in which the second data and the enable signal are inverted; And 전원전압과 접지전압 사이에 직렬로 연결되며 각각의 게이트로 상기 풀업 제어신호 및 상기 풀다운 제어신호에 응답하여 풀업 또는 풀다운 구동하여 상기 전송된 제1 데이터의 반전 데이터 또는 제2 데이터를 버퍼링하는 풀업 및 풀다운 구동수단으로 구성된 것을 특징으로 하는 데이터 출력 버퍼회로.A pull-up connected in series between a power supply voltage and a ground voltage and driving pull-up or pull-down in response to the pull-up control signal and the pull-down control signal to respective gates to buffer the inverted data or the second data of the transmitted first data; A data output buffer circuit comprising a pull-down driving means.
KR1020000037044A 2000-06-30 2000-06-30 Data Output Buffer KR100673118B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000037044A KR100673118B1 (en) 2000-06-30 2000-06-30 Data Output Buffer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000037044A KR100673118B1 (en) 2000-06-30 2000-06-30 Data Output Buffer

Publications (2)

Publication Number Publication Date
KR20020002758A KR20020002758A (en) 2002-01-10
KR100673118B1 true KR100673118B1 (en) 2007-01-22

Family

ID=19675307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000037044A KR100673118B1 (en) 2000-06-30 2000-06-30 Data Output Buffer

Country Status (1)

Country Link
KR (1) KR100673118B1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4638187A (en) * 1985-10-01 1987-01-20 Vtc Incorporated CMOS output buffer providing high drive current with minimum output signal distortion
JPH08298452A (en) * 1995-03-23 1996-11-12 At & T Corp Noise resistance low-voltage buffer
KR19980022177A (en) * 1996-09-20 1998-07-06 문정환 Data output buffer
KR20000020303A (en) * 1998-09-19 2000-04-15 김영환 Output buffer circuit
KR20000045903A (en) * 1998-12-30 2000-07-25 김영환 Data output buffer of output speed compensating type

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4638187A (en) * 1985-10-01 1987-01-20 Vtc Incorporated CMOS output buffer providing high drive current with minimum output signal distortion
US4638187B1 (en) * 1985-10-01 1993-03-02 Cypress Semiconductor Minnesot
JPH08298452A (en) * 1995-03-23 1996-11-12 At & T Corp Noise resistance low-voltage buffer
KR19980022177A (en) * 1996-09-20 1998-07-06 문정환 Data output buffer
KR20000020303A (en) * 1998-09-19 2000-04-15 김영환 Output buffer circuit
KR20000045903A (en) * 1998-12-30 2000-07-25 김영환 Data output buffer of output speed compensating type

Also Published As

Publication number Publication date
KR20020002758A (en) 2002-01-10

Similar Documents

Publication Publication Date Title
US5959474A (en) Output buffer for memory circuit
US6501306B1 (en) Data output circuit for semiconductor device with level shifter and method for outputting data using the same
US8004311B2 (en) Input/output circuit and integrated circuit apparatus including the same
KR100238247B1 (en) High speed low power signal line driver and semiconductor memory device using thereof
US8334709B2 (en) Level shifter
US6937173B2 (en) Serializer and method of serializing parallel data into serial data stream
US6445226B2 (en) Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus
GB2261088A (en) Address input buffer
KR100533384B1 (en) Semiconductor Memory Device including Global IO line driven by Low Amplitude Voltage Signal
JPH04219012A (en) Semiconductor integrated circuit
US5703500A (en) Threshold voltage scalable buffer with reference level
KR100673118B1 (en) Data Output Buffer
US6803788B2 (en) SSTL voltage translator with dynamic biasing
KR100422821B1 (en) Output buffer
US6777987B2 (en) Signal buffer for high-speed signal transmission and signal line driving circuit including the same
KR20010004652A (en) Data output buffer
KR100486200B1 (en) Bit line voltage generator for semiconductor device
KR100192929B1 (en) Data output buffer
KR0150160B1 (en) Semiconductor apparatus having loading compensating circuit of bus line
KR100427714B1 (en) Level shifter for semiconductor memory device
KR20000020303A (en) Output buffer circuit
KR100321182B1 (en) Counter circuit for data prefetch
KR100295065B1 (en) Output device for semiconductor memory device
US20070291573A1 (en) Semiconductor integrated circuit having data input/output circuit and method for inputting data using the same
KR20000073200A (en) Input/Output Control Multiplexer for Semiconductor Memory Device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee