KR100672764B1 - Test pattern of semiconductor memory device and method for fabricating the same - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 신뢰성있는 제조를 위해 형성하게 되는 테스트 패턴중에 프로파일을 고르게 가지지 어려운 막이 포함되더라도, 그 상부의 층들은 프로파일을 고르게 가질 수 있는 반도체 메모리 장치의 테스트 패턴 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 메모리 장치가 형성될 제1 영역과 상기 메모리 장치의 테스트 패턴용 제2 영역을 나누는 단계와, 상기 제1 영역에는 게이트 하드마스크를, 상기 제2 영역에 테스트용 게이트 하드마스크를 동시에 형성하는 단계와, 상기 게이트 하드마스크 상에 BPSG막을, 상기 테스트용 게이트 하드마스크 상에 테스트용 BPSG막을 동시에 형성하는 단계와, 상기 테스트 패턴용 BPSG막을 관통하여 상기 테스트용 게이트 패턴과 접속되는 적어도 하나 이상의 테스트 패턴용 비아를 형성하는 단계와, 상기 BPSG막 상에 비트라인을, 테스트용 BPSG막 상에 테스트용 비트라인을 동시에 형성하는 단계를 포함하는 반도체 메모리 장치의 테스트 패턴 제조방법을 제공한다.The present invention provides a test pattern of a semiconductor memory device and a method of manufacturing the same, even if a layer having a difficult profile having a profile is included among the test patterns formed for the reliable manufacture of the semiconductor memory device. To this end, the present invention comprises the steps of: dividing a first region in which a memory device is to be formed on a substrate from a second region for a test pattern of the memory device, a gate hard mask in the first region, and a second region; Simultaneously forming a test gate hard mask, forming a BPSG film on the gate hard mask, and simultaneously forming a test BPSG film on the test hard mask, and passing the test pattern BPSG film through the test pattern BPSG film. For at least one test pattern connected to the gate pattern A method of manufacturing a test pattern of a semiconductor memory device includes forming a via, and simultaneously forming a bit line on the BPSG film and a test bit line on a test BPSG film.

반도체, 메모리, 토폴리지, 비아, 두께측정Semiconductor, Memory, Topology, Via, Thickness Measurement

Description

반도체 메모리 장치의 테스트 패턴 및 그의 제조방법{TEST PATTERN OF SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME} TEST PATTERN OF SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME             

도1은 종래기술에 의한 반도체 메모리 장치의 테스트 패턴의 단면을 나타내는 전자현미경사진.1 is an electron micrograph showing a cross section of a test pattern of a semiconductor memory device according to the prior art;

도2는 도1에 도시된 X부분을 나타내는 전자현미경 사진.FIG. 2 is an electron micrograph showing the portion X shown in FIG. 1; FIG.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 테트스 패턴의 다면을 나타내는 도면.Fig. 3 is a view showing the multi-sided surface of the test pattern of the semiconductor memory device according to the preferred embodiment of the present invention.

도4는 도3에 도시된 테스트용 BPSG막(12)에 들어가는 비아 패턴을 나타내는 도면.FIG. 4 is a view showing via patterns entering the test BPSG film 12 shown in FIG.

도5는 도3에 도시된 테스트용 BPSG막(12)에 들어가는 또다른 비아 패턴을 나타내는 도면.
Fig. 5 shows another via pattern entering the test BPSG film 12 shown in Fig. 3;

* 도면의 주요부분에 대한 부호설명 ** Explanation of Signs of Major Parts of Drawings *

11 : 테스트용 게이트 하드마스크11: Test Gate Hard Mask

12 : 테스트용 BPSG막12: test BPSG film

12a : 테스트용 패턴용 비아 12a: Test pattern via                 

13 : 테스트용 비트라인13: bit line for test

14 : 테스트용 비트라인 하드마스크14: Test bit line hard mask

15 : 테스트용 HDP 산화막
15 HDP oxide film for test

본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 반도체 메모리장치의 테스트 패턴에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a test pattern of a semiconductor memory device.

반도체 메모리 장치는 기판부터 최상상의 페시베이션막까지 절연층과 도전층얼 포함하는 다수의 층이 적층되어 형성된다.A semiconductor memory device is formed by stacking a plurality of layers including an insulating layer and a conductive layer from a substrate to a top passivation film.

먼저 게이트 패턴에 대하여 살펴보면, 게이트용 절연막/게이트 도전막/게이트용 하드마스크를 적층한 다음 패터닝하여 형성한다.First, the gate pattern will be formed by stacking and patterning a gate insulating film / gate conductive film / gate hard mask.

또한 그 상부에는 층간절연막이 형성되고, 그 상부에 비트라인이 형성되는데, 비트라인의 상부에는 비트라인용 하드마스크가 형성되는 것이 일반적이다.In addition, an interlayer insulating film is formed on the upper part, and a bit line is formed on the upper part, and a hard mask for the bit line is generally formed on the upper part of the bit line.

여기서 게이트용 하드마스크나 비트라인 하드마스크는 그 상부에 형성되는 산화막계열의 절연막과는 식각선택비가 다른 질화막계열로 형성된다. 하드마스크막을 형성하는 이유는 디자인룰이 매우 작아짐에 따라 게이트 패턴의 양측면 또는 비트라인의 양측면에 콘택홀을 정확하게 형성하기 어려워서, 자기정렬식으로 콘택홀을 형성하게 되는데, 이 때 게이트 도전막 또는 비트라인이 노출되는 것을 보호하 기 위함이다.The gate hard mask and the bit line hard mask may be formed of a nitride film series having an etching selectivity different from that of the oxide film insulating layer formed thereon. The reason why the hard mask layer is formed is that as the design rule becomes very small, it is difficult to form contact holes accurately on both sides of the gate pattern or both sides of the bit line, thereby forming contact holes in a self-aligned manner. This is to protect the line from being exposed.

비트라인의 상부에는 캐패시터가 형성되며, 그 상부에는 금속배선이 다층으로 형성되며, 각각의 층을 절연하기 위해 절연막을 형성하며, 최상부에는 페시베이션막이 형성된다.A capacitor is formed on the upper part of the bit line, and a metal wiring is formed on the upper part of the bit line, an insulating film is formed to insulate each layer, and a passivation film is formed on the upper part.

전술한 바와 같이 메모리 장치의 제조가 완료되기 위해서는 많은 층을 형성해야 하느데, 각 층이 형성되는 두께는 위치에 따라 절연을 위한 것인지 도전성을 위한 것인지에 따라 다르다.As described above, in order to complete the manufacture of the memory device, many layers must be formed, and the thickness of each layer is formed depending on whether it is for insulation or for conductivity.

반도체 메모리 장치의 제조시에 각 층들이 원하는 두께로 제대로 형성되고 있는지를 테스트하기 위해서, 반도체 메모리 장치가 제조되지 않는 기판상에 테스터 패턴을 적층한 다음 각 층의 두께를 측정하여 실제 메모리 장치에서 각 층이 형성된 두께를 예측하고 있다.In order to test whether each layer is properly formed to a desired thickness during fabrication of a semiconductor memory device, a tester pattern is laminated on a substrate on which the semiconductor memory device is not manufactured, and then the thickness of each layer is measured to determine the thickness of each layer in the actual memory device. The thickness of the layer formed is predicted.

통상, 메모리 장치의 제조시에 한 샷이 찍히는 곳마다 하나의 테스트 패턴을 두고 있다. 여기서 한 샷이란 포토 장치등에서 한번에 기판상에 제조할 수 있는 영역을 말한다.Usually, one test pattern is provided for each shot where a shot is taken in the manufacture of a memory device. Here, one shot refers to an area that can be produced on a substrate at a time in a photo device or the like.

따라서 한 샷에 4개의 반도체 메모리 장치가 제조되고, 기판상에 100개의 반도체 메모리 장치가 제조된다면, 25개의 테스트 패턴이 형성되는 것이다. Therefore, if four semiconductor memory devices are manufactured in one shot, and 100 semiconductor memory devices are manufactured on the substrate, 25 test patterns are formed.

같은 층을 형성시키더라도 각 샷마다 형성되는 두께가 다를 수 있기 때문에 하나의 샷마다 테스트 패턴을 형성하는 것이다.Even if the same layer is formed, the thickness formed for each shot may be different, so the test pattern is formed for each shot.

테스트 패턴은 별도의 마스크가 필요없이 반도체 메모리 장치가 제조되는 층이 순차적으로 적층된다. The test pattern is sequentially stacked layers in which the semiconductor memory device is manufactured without a separate mask.                         

도1은 종래기술에 의한 반도체 메모리 장치의 테스트 패턴의 단면을 나타내는 전자현미경사진이다.1 is an electron micrograph showing a cross section of a test pattern of a semiconductor memory device according to the prior art.

도1에는 전술한 테스트 패턴을 나타낸 전자현미경 사진이 도시되어 있는데, 여기서 10번은 메모리 장치에서 게이트용 도전막이 형성될 때에 같이 형성된 테스트층이고, 11번은 게이트 하드마스크막이 형성될 때에 같이 형성된 테스트층이며, 12번은 게이트 패턴과 비트라인의 사이에 구비되는 층간절연막으로 사용된 BPSG(Boro-Phospho-Silicate Glass)막이 형성될 때에 같이 형성된 테스트층이다.FIG. 1 shows an electron micrograph showing the above test pattern, wherein 10 is a test layer formed when a gate conductive film is formed in a memory device, and 11 is a test layer formed when a gate hard mask film is formed. , No. 12 is a test layer formed when a BPSG (Boro-Phospho-Silicate Glass) film used as an interlayer insulating film provided between the gate pattern and the bit line is formed.

또한 13번은 비트라인 텅스텐막이 형성될 때에 같이 형성된 테스트층이고, 14는 비트라인 하드마스크막이 형성될 때에 같이 형성된 테스트층이고, 15는 절연막으로 사용된 HDP(High density Plasma) 산화막이 형성될 때에 같이 형성된 테스트층이며, 16은 HDP(High density Plasma) 산화막상에 형성된 절연막이 형성될 때에 형성되는 테스트층이다.13 is a test layer formed together when the bit line tungsten film is formed, 14 is a test layer formed together when the bit line hard mask film is formed, and 15 is the same as when the HDP (High density Plasma) oxide film used as the insulating film is formed. 16 is a test layer formed, and 16 is a test layer formed when an insulating film formed on an HDP (High density Plasma) oxide film is formed.

도2는 도1에 도시된 X부분을 나타내는 전자현미경 사진이다.FIG. 2 is an electron micrograph showing the portion X shown in FIG.

도2에는 도1에 도시된 X부분을 자세히 찍은 전자현미경 사진으로서, 테스트용 BPSG막(12)은 그 막의 특성상 단차, 프로파일(profile)이 고르지 못하고 울퉁불통하게 형성된다. 통상 BPSG막을 형성한 다음 리플로우를 위해 열처리를 하게 되는데, 이 때 단차가 있는 부분에도 BPSG막이 매립이 되어 그 상부에는 평탄화가 되는 것이다.FIG. 2 is an electron microscope photograph of the X part shown in FIG. 1 in detail, and the test BPSG film 12 is unevenly formed with irregularities and profiles due to the characteristics of the film. In general, the BPSG film is formed and then heat treated for reflow. At this time, the BPSG film is buried in the stepped portion, and the top of the BPSG film is flattened.

즉, BPSG막은 리플로우 능력이 뛰어나 굴골이 있는 부분에 형성하여도 평탄화가 매우 쉬운 장점이 있다. 그러나 BPSG막은 단차가 있는 지역에 평탄화에는 좋 으나 단차가 없는 넓은 지역에서는 오히려 리플로우시 서로간의 스트레스를 받음으로 인하여, 굴곡이 발생되는 것이다.In other words, the BPSG film has an excellent reflow ability and is very easy to planarize even if it is formed in a curved portion. However, the BPSG film is good for flattening in the stepped area, but in the large area without the step, the bending occurs due to the stress of each other during reflow.

따라서 테스트용 BPSG막(12) 상에 형성되는 테스트용 텅스텐 비트라인(13)과 그 상부에 형성되는 테스트용 비트라인 하드마스크 역시 프로파일이 고르지 못하고 단차가 발생하게 된다.Therefore, the test tungsten bit line 13 formed on the test BPSG film 12 and the test bit line hard mask formed on the upper part of the test BPSG film 12 also have an uneven profile and a step is generated.

그러므로 테스트용 BPSG막(12) 보다 높은 곳에 형성되는 테스트 패턴용 막의 두께를 정확게 측정하기가 매우 어려운 문제가 발생하게 된다.Therefore, a problem arises that it is very difficult to accurately measure the thickness of the test pattern film formed above the test BPSG film 12.

테스트 패턴의 두께를 측정하여 실제 메모리 장치가 제대로 제조되고 있는지 판단하게 되는데, 테스트 패턴의 두께를 측정하기가 매우 어렵게 되면, 실제 메모리 장치의 제조상의 신뢰성을 확보하기가 매우 어려운 것이다.
It is determined whether the actual memory device is properly manufactured by measuring the thickness of the test pattern. If the thickness of the test pattern becomes very difficult, it is very difficult to secure manufacturing reliability of the actual memory device.

본 발명은 전술한 문제점을 해결하기 위하여, 반도체 메모리 장치의 신뢰성있는 제조를 위해 형성하게 되는 테스트 패턴중에 프로파일을 고르게 가지지 어려운 막이 포함되더라도, 그 상부의 층들은 프로파일을 고르게 가질 수 있는 반도체 메모리 장치의 테스트 패턴 및 그 제조 방법을 제공함을 목적으로 한다.
In order to solve the above problems, the present invention is directed to a semiconductor memory device in which the layers on the top of the semiconductor memory device may have an even profile even if a film having a difficult profile is unevenly included in the test pattern formed for the reliable manufacture of the semiconductor memory device. An object of the present invention is to provide a test pattern and a method of manufacturing the same.

본 발명은 기판 상에 메모리 장치가 형성될 제1 영역과 상기 메모리 장치의 테스트 패턴용 제2 영역을 나누는 단계와, 상기 제1 영역에는 게이트 하드마스크를, 상기 제2 영역에 테스트용 게이트 하드마스크를 동시에 형성하는 단계와, 상기 게이트 하드마스크 상에 BPSG막을, 상기 테스트용 게이트 하드마스크 상에 테스트용 BPSG막을 동시에 형성하는 단계와, 상기 테스트 패턴용 BPSG막을 관통하여 상기 테스트용 게이트 패턴과 접속되는 적어도 하나 이상의 테스트 패턴용 비아를 형성하는 단계와, 상기 BPSG막 상에 비트라인을, 테스트용 BPSG막 상에 테스트용 비트라인을 동시에 형성하는 단계를 포함하는 반도체 메모리 장치의 테스트 패턴 제조방법을 제공한다.The present invention comprises the steps of: dividing a first region in which a memory device is to be formed on a substrate from a second region for a test pattern of the memory device, a gate hard mask in the first region, and a test gate hard mask in the second region; Forming a BPSG film on the gate hard mask, and simultaneously forming a test BPSG film on the test gate hard mask, and through the test pattern BPSG film to be connected to the test gate pattern. A method of manufacturing a test pattern of a semiconductor memory device, the method comprising: forming at least one test pattern via and simultaneously forming a bit line on the BPSG film and a test bit line on the test BPSG film. do.

또한 본 발명은 메모리 장치가 형성될 제1 영역과 상기 메모리 장치의 테스트 패턴용 제2 영역을 가지는 기판과, 상기 제1 영역에 게이트용 도전막과, 상기 게이트용 도전막 상에 형성된 게이트 하드마스크와, 상기 게이트용 하드마스크 상에 형성된 BPSG막과, 상기 BPSG막 상에 형성된 비트라인과, 상기 BPSG막을 관통하여 상기 비트라인과 상기 게이트용 도전막을 접속하는 비아와, 상기 제2 영역에 상기 게이트 하드마스크와 동시에 형성된 테스트용 게이트 하드마스크와, 상기 테스트용 게이트 하드마스크 상에 상기 제1 영역의 BPSG막과 동시에 형성된 테스트용 BPSG막과, 상기 테스트용 BPSG막 상에 상기 제1 영역의 비트라인과 동시에 형성된 테스트용 비트라인과, 상기 테스트용 BPSG막을 관통하여 상기 테스트용 게이트 하드마스크와 테스트용 비트라인을 접속시키는 상기 제1 영역의 비아와 동시에 형성된 적어도 하나 이상의 테스트 패턴용 비아를 구비하는 반도체 메모리 장치의 테스트 패턴을 제공한다.The present invention also provides a substrate having a first region where a memory device is to be formed and a second region for a test pattern of the memory device, a gate conductive film in the first region, and a gate hard mask formed on the gate conductive film. And a BPSG film formed on the gate hard mask, a bit line formed on the BPSG film, a via penetrating the BPSG film to connect the bit line and the gate conductive film, and the gate to the second region. A test gate hard mask formed simultaneously with the hard mask, a test BPSG film formed simultaneously with the BPSG film of the first region on the test gate hard mask, and a bit line of the first region on the test BPSG film. And the test bit line formed at the same time as the test bit line, and the test gate hard mask and the test bit line penetrate through the test BPSG film. A test pattern of a semiconductor memory device having at least one test pattern via formed at the same time as the via of the first region to belong to is provided.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 테트스 패턴의 다면을 나타내는 도면이다.FIG. 3 is a diagram illustrating a multi-sided surface of a test pattern of a semiconductor memory device according to an exemplary embodiment of the present invention.

도3에 도시된 바와 같이 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 테스트 패턴은 먼저, 반도체 메모리 장치의 게이트 하드마스크가 형성될 때에 같이 형성되는 테스트용 게이트 하드마스크(11)을 형성한다.As shown in FIG. 3, a test pattern of a semiconductor memory device according to a preferred embodiment of the present invention first forms a test gate hard mask 11 that is formed when a gate hard mask of the semiconductor memory device is formed.

이어서, 게이트 패턴과 그 상부에 형성될 비트라인과의 절연을 위한 층간절연막인 BPSG막을 형성될 때에 같이 형성되는 테스트용 BPSG막(12)을 형성한다.Subsequently, a test BPSG film 12 is formed which is formed when the BPSG film, which is an interlayer insulating film for insulating the gate pattern and the bit line to be formed thereon, is formed.

이어서 테스트용 BPSG막(12)을 선택적으로 제거한 비아홀을 다수 형성한 다음, 도전성물질을 비아홀에 매립하여 테스트용 BPSG막(12)을 관통하여 테스트용 게이트 하드마스크(11)에 연결되는 다수의 테스트패턴용 비아(12a)를 형성한다.Subsequently, a plurality of via holes formed by selectively removing the test BPSG film 12 are formed, and then a plurality of tests are formed in which a conductive material is embedded in the via holes and penetrated through the test BPSG film 12 to be connected to the test gate hard mask 11. Patterned vias 12a are formed.

여기서 비아(12a)는 테스트 패턴용 BPSG막에 삽입되는 것으로서, 따로 제조되는 것이 아니라 반도체 메모리 장치에서 게이트 패턴과 비트라인간에 연결을 위해, 게이트 패턴과 비트라인의 사이에 관통하여 형성된 비아과 같은 공정으로 형성되는 것이다.Here, the via 12a is inserted into the BPSG film for the test pattern, and is not manufactured separately. Instead, the via 12a is formed in a semiconductor memory device in a process such as a via penetrating between the gate pattern and the bit line. It is formed.

본 실시에에 따른 반도체 메모리 장치의 테스트 패턴은 테스트용 BSPG막(12)에 테스트패턴용 비아(12a)를 삽입하여 테스트용 BPSG막(12)만으로 형성될 때에 프로파일이 고르지 못한 문제를, 중간중간에 삽입되는 테스트 패턴용 비아(12a) 때문 에 BPSG막(12)의 프로파일을 고르게 하여 해결하였다.The test pattern of the semiconductor memory device according to the present embodiment has a problem that an uneven profile is formed when only the test BPSG film 12 is formed by inserting the test pattern via 12a into the test BSPG film 12. This was solved by making the profile of the BPSG film 12 even because of the test pattern vias 12a inserted in it.

이어서 테스트 패턴용 비아(12a)가 다수 삽입된 테스트용 BSPG막(12)상에 반도체 메모리 장치에서 텅스테 비트라인이 형성될 때에 같이 형성되는 테스트용 텅스텐 비트라인(13)을 형성한다.Subsequently, a test tungsten bit line 13 is formed on the test BSPG film 12 having a plurality of test pattern vias 12a inserted therein, when the tungsten bit line is formed in the semiconductor memory device.

이어서 테스트용 텅스텐 비트라인(13)상에 비트라인용 하드마스크가 형성될 때에 같이 형성되는 테스트용 비트라인 하드마스크(15)를 형성한다.Subsequently, a test bit line hard mask 15 is formed on the test tungsten bit line 13 when the bit line hard mask is formed.

이어서 테스트용 비트라인 하드마스크(15)상에 층간절연막으로 HDP 산화막이 형성될 때에 같이 형성되는 테스트용 HDP 산화막(15)를 형성하고, 그 상부에 테스트용 층간절연막(16)을 형성한다.Subsequently, a test HDP oxide film 15 is formed on the test bit line hard mask 15 as an interlayer insulating film, and a test interlayer insulating film 16 is formed thereon.

이상과 같이 반도체 메모리 장치의 테스트 패턴을 형성하게 되면, BPSG막처럼 그 막의 특성상 프로파일이 좋지 않더라도, 그 상부에 형성되는 테스트 패턴의 프로파일은 좋아져 실제 반도체 메모리 장치의 제조공정의 상태를 판단하는데 신뢰성을 가질 수 있다.When the test pattern of the semiconductor memory device is formed as described above, even if the profile is not good due to the characteristics of the film as in the BPSG film, the profile of the test pattern formed on the upper part is improved, so that reliability in determining the state of the actual manufacturing process of the semiconductor memory device is improved. Can have

도4는 도3에 도시된 테스트용 BPSG막(12)에 들어가는 비아 패턴을 나타내는 도면이고,도5는 도3에 도시된 테스트용 BPSG막(12)에 들어가는 또다른 비아 패턴을 나타내는 도면이다.4 is a view showing a via pattern entering the test BPSG film 12 shown in FIG. 3, and FIG. 5 is a view showing another via pattern entering the test BPSG film 12 shown in FIG.

도4에 도시된 바와 같이, 테스트용 BPSG막(12)에 구비되는 비아는 엇갈리게 형성시킬 수도 있고, 도5에 도시된 바와 같이,일렬로 정렬시켜 형성시킬 수도 있다.As shown in FIG. 4, the vias provided in the test BPSG film 12 may be alternately formed, or as shown in FIG. 5, aligned in a line.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 의해서 BPSG막처럼 유동성이 큰 막을 테스트 패턴으로 사용하더라도, 그 상부에 형성되는 테스트 패턴용 막들의 두께 측정을 용이하게 할 수 있다. 따라서 반도체 메모리 장치의 제조공정상의 신뢰성을 크게 향상시킬 수 있다.According to the present invention, even if a film having a high fluidity such as a BPSG film is used as a test pattern, it is possible to easily measure the thickness of the test pattern films formed thereon. Therefore, the reliability in the manufacturing process of the semiconductor memory device can be greatly improved.

Claims (7)

기판 상에 메모리 장치가 형성될 제1 영역과 상기 메모리 장치의 테스트 패턴용 제2 영역을 나누는 단계;Dividing a first region in which a memory device is to be formed on a substrate and a second region for a test pattern of the memory device; 상기 제1 영역에는 게이트 하드마스크를, 상기 제2 영역에 테스트용 게이트 하드마스크를 동시에 형성하는 단계;Simultaneously forming a gate hard mask in the first region and a test hard mask in the second region; 상기 게이트 하드마스크 상에 BPSG막을, 상기 테스트용 게이트 하드마스크 상에 테스트용 BPSG막을 동시에 형성하는 단계;Simultaneously forming a BPSG film on the gate hard mask and a test BPSG film on the test gate hard mask; 상기 테스트 패턴용 BPSG막을 관통하여 상기 테스트용 게이트 패턴과 접속되는 적어도 하나 이상의 테스트 패턴용 비아를 형성하는 단계; 및Forming at least one test pattern via penetrating the test pattern BPSG layer and connected to the test gate pattern; And 상기 BPSG막 상에 비트라인을, 테스트용 BPSG막 상에 테스트용 비트라인을 동시에 형성하는 단계Simultaneously forming a bit line on the BPSG film and a test bit line on the test BPSG film 를 포함하는 반도체 메모리 장치의 테스트 패턴 제조방법.Test pattern manufacturing method of a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 테스트 패턴용 비아는The test pattern via is 상기 제1 영역의 비트라인과 게이트를 접속시키는 비아를 형성할 때에 동시에 형성하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 패턴 제조방법.And simultaneously forming the vias connecting the bit lines and gates of the first region to each other. 제 1 항에 있어서,The method of claim 1, 상기 테스트 패턴용 비아는 방사형으로 다수 배치되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 패턴 제조방법.And a plurality of vias for test patterns are disposed radially. 제 1 항에 있어서,The method of claim 1, 상기 테스트 패턴용 비아는 X, Y방향 모두 일렬로 다수 배치되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 패턴 제조방법.And a plurality of the test pattern vias are arranged in a line in both X and Y directions. 메모리 장치가 형성될 제1 영역과 상기 메모리 장치의 테스트 패턴용 제2 영역을 가지는 기판;A substrate having a first region where a memory device is to be formed and a second region for a test pattern of the memory device; 상기 제1 영역에 게이트용 도전막;A gate conductive film in the first region; 상기 게이트용 도전막 상에 형성된 게이트 하드마스크;A gate hard mask formed on the gate conductive film; 상기 게이트용 하드마스크 상에 형성된 BPSG막;A BPSG film formed on the gate hard mask; 상기 BPSG막 상에 형성된 비트라인;A bit line formed on the BPSG film; 상기 BPSG막을 관통하여 상기 비트라인과 상기 게이트용 도전막을 접속하는 비아;A via penetrating the BPSG film to connect the bit line and the gate conductive film; 상기 제2 영역에 상기 게이트 하드마스크와 동시에 형성된 테스트용 게이트 하드마스크;A test gate hard mask formed simultaneously with the gate hard mask in the second region; 상기 테스트용 게이트 하드마스크 상에 상기 제1 영역의 BPSG막과 동시에 형성된 테스트용 BPSG막;A test BPSG film formed on the test gate hard mask simultaneously with the BPSG film in the first region; 상기 테스트용 BPSG막 상에 상기 제1 영역의 비트라인과 동시에 형성된 테스트용 비트라인; 및A test bit line formed on the test BPSG film simultaneously with the bit line of the first region; And 상기 테스트용 BPSG막을 관통하여 상기 테스트용 게이트 하드마스크와 테스트용 비트라인을 접속시키는 상기 제1 영역의 비아와 동시에 형성된 적어도 하나 이상의 테스트 패턴용 비아At least one test pattern via formed simultaneously with the via in the first region through the test BPSG layer to connect the test gate hard mask and the test bit line 를 구비하는 반도체 메모리 장치의 테스트 패턴.A test pattern of a semiconductor memory device having a. 제 5 항에 있어서,The method of claim 5, 상기 테스트 패턴용 비아는 방사형으로 다수 배치되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 패턴.And a plurality of vias for test patterns are disposed radially. 제 5 항에 있어서,The method of claim 5, 상기 테스트 패턴용 비아는 X, Y방향 모두 일렬로 다수 배치되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 패턴.And a plurality of test pattern vias are disposed in a line in both X and Y directions.
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* Cited by examiner, † Cited by third party
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KR20000045454A (en) * 1998-12-30 2000-07-15 김영환 Method for forming test pattern structure of semiconductor device

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